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基于DSP的软件锁相环

一种基于DSP的软件锁相环模型与实现

随着大规模集成电路及高速数字信号处理器的发展，通信领域的信号处理越来越多地在数字域付诸实现。软件锁相技术是随着软件无线电的发展和高速DSP的出现而开展起来的一个研究课题。在软件无线电接收机中采用的锁相技术是基于数字信号处理技术在DSP等通用可编程器件上的实现形式，由于这一类型锁相环的功能主要通过软件编程实现，因此可将其称为软件锁相环（software PLL）［1］。

尽管软件锁相环采用的基本算法思想与模拟锁相环和数字锁相环相比并没有太大变化，然而其实现方式却完全不同。本文将建立软件锁相环的Z 域模型，分析软件锁相环中的延时估计、捕获速度及多速率条件下的软件锁相环模型问题［1］。　

1软件锁相环的基本模型

在模拟锁相环的基础上，利用数字、模拟系统彼此之间的联系，以二阶二型锁相环为例建立软件锁相环的Z 域模型。文献［2］详细给出了锁相环的基本模型和原理。

如果将锁相环的基本部件采用软件编程的形式实现，就可以得到软件锁相环的基本组成，如图1所示。

首先从模拟锁相环的S域模型出发得到软件锁相环的Z 域模型（二阶二型模拟锁相环的S 域模型请参阅文献［2］）。由于双线性变换是联系模拟系统与数字系统的一个重要方法，具有转换简单且表达式清晰明了的特点［3］，因此本文选择双线性变换法作为模拟锁相环与软件锁相环之间的转换基础。　

式(1)是双线性变换法的复频域表达式：

其中：T是联系数字系统与模拟系统的采样时间间隔，1/T表示采样频率。根据该转换关系，对S域模型各部分对应的数字复频域表达式进行转换，可以得到如图2所示的复频域模型。　

在实际应用中，二阶线性系统常采用阻尼因子ξ、无阻尼振荡频率ωn描述。在二阶二型锁相环中，τ1，τ2 ，K 与ξ，ωn之间的对应关系如下：

在式(1)和式(2)的基础上对图2进行等效变换，可以得到软件锁相环的另一个线性相位Z域模型，如图3所示。　

在模型Ⅰ中，参数τ1，τ2和K与实现电路功能的电阻、电容、压控振荡器密切相关。而实现软件锁相功能的却是乘法器、加法器与寄存器，因此采用模型Ⅱ表征软件锁相环线性相位Z域模型显得更有实际意义。　

2软件锁相环的数学模型

数字鉴相器的Z域模型如下：

实现数字鉴相器的方法之一就是借助信号的正交分解，图4是该方法的原理框图。　

其中：LPF表示低通滤波，A是低通滤波器带来的常数增益。因此鉴相器的输出：

经过反Z变换得到数字环路滤波器的时域表达式为：

通过反Z变换得到数控振荡器的时域表达式：

变量u c (nT)数值较小且变化不会太快,因此式(14)成立：

综合式(11)、式 (12)和式(13)，得到NCO输出信号的表达式：　

如果以数字频率描述数控振荡器，则称其数字中心频率为ω0T ，数字偏置频率为ω

n 2

·u c (nT)·T 。因此，该数控振荡器的灵敏度与数字灵敏度分别为·T。

3多速率条件下的软件锁相环

在数字化接收机中，经常碰到多速率条件下的抽样率转换问题。所谓多速率系统是指在

一个数字系统中存在2个或2个以上的抽样率［4］。构成软件锁相环鉴相器的混频器通常工

作在系统采样频率上。在满足奈奎斯特采样定律的前提下，数字化接收机的系统采样率一般高达数10 M 。而数字鉴相器组成部分的反正切表，由于混频之后的数据经过多倍抽取，工作频率已经下降到与信号波特率相近的水平。数据抽取同时也降低DSP的运算量，由DSP完成的环路滤波的处理速度近似等于信号波特率。此外由于软件锁相环中的数控振荡器需要给混频器提供同样速率的正交载波，其工作速率与混频器相等，需要进行内插来调整速率。为了合理利用DSP有限的计算资源，总是在满足同步需要的前提下尽可能地降低环路滤波的工作速率，也就是通常所说的环路频率。环路频率是软件锁相环的一个重要参数，他同时决定着锁相环算法的计算量与捕获速度。环路频率过高将带来额外的计算负担，环路频率太低又不能满足捕获速度的需要，在应用中通常取系统波特率作为环路频率的大小。该扩展模型对应的线性相位Z域模型如图5所示。　

其中：D表示数据抽取，I表示数据内插。数据在抽取之前先要进行抗混叠滤波，可用于抗混叠滤波的FIR滤波器有CIC滤波器、半带滤波器等。

实际情形中，由于零阶保持内插几乎不需要额外的运算量，因此经常被采用。实际上环路频率f L 总是能够跟上环路滤波器输出信号的变化速率。换言之，对环路滤波器输出信号按

照f L 的速率进行采样保留了他的全部信息，

因此零阶保持内插对系统性能不会有太大影响［4］。

结合上述软件锁相环的基本原理，下面借助Matlab仿真观察软件锁相环的系统响应。本

文以频率阶跃信号作为输入，观察软件锁相环的系统响应从而进一步验证本文建立的一系列软件锁相环模型。

设定系统采样频率为1 MHz，仿真时间0.1 s，信号中心频率125 kHz，起始相位-π／4，输入频率阶跃100 Hz，起始点为0.02 s，抽取因子为8。一般情况下，都希望环路工作在欠阻尼状态，取阻尼因子ξ=0.707，ωn由2πΔF（快捕带宽）决定［2］，分别取2π*40，2π*50，2π*100。仿真出相位误差响应曲线、NCO偏置频率曲线和频率阶跃信号的相位曲线，如图6所示。

从图6可以看出，软件锁相环在［0，0.02］区间内相位误差为0，处于锁定状态。在t=0.02 s时刻，输入信号频率产生了大小为100 Hz的阶跃，导致软件锁相环进入捕获过程。由于软件锁相环的校正作用，当ωn=2π*50时，系统在t=0.05 s时刻重又进入同步状态，相位误差依旧为0。由相位误差响应曲线可以看到，锁相环可以无相差的跟踪频率阶跃信号，同时表明虽然锁相环鉴相误差为0，但是由于环路滤波器的理想积分作用其输出的控制信号并不为0，由该控制信号产生的100 Hz偏置频率保证了NCO输出与输入信号的同步。当快捕带宽发生变化导致改变时，锁相环的捕获速度也发生了变化，快捕带宽越宽，捕获速度越快。　

4软件锁相环的DSP实现

在宽带数字化接收机的实现中，数字下变频采用通用可编程下变频器HSP50214B。在实现载波同步、码元同步软件锁相环的整个反馈环路中，数控振荡器、鉴相器由HSP50214B

完成，环路滤波在TMS320C6X中完成。DSP实现框图如图7所示。

环路延时是一个应该重视的因素。带来软件锁相环环路延时主要有以下2种原因：

(1)环路内FIR滤波器带来的延时；

(2)数据等待处理带来的额外延时。

在数字化接收机中，采用粗同步与细同步两级。粗同步环路时延大，反应速度慢；细同步环路时延小，反应速度快，粗同步保证有效信号落在滤波器的通带之内，细同步可以在粗同步基础上获得较大捕获带和同步带。此外还采用抛弃若干采样点，消除不必要的环路延时。

可以看出，软件锁相环具有处理灵活的优点，他摆脱了复杂的硬件电路设计，解决了许多模拟环遇到的难题。目前，由于DSP功能越来越强大，工作速度越来越高，也为软件锁相技术的发展创造了必要的条件。　

基于定点DSP的软件锁相环的设计和实现

论文报告

摘要：软件锁相环是软件接收机中执行载波恢复功能的关键部分。提出了一种48位定点扩展精度的算法，可以有效地实现软件锁相环。与浮点算法比较，能极大地降低DSP的运算量，降低功耗，同时保证动态范围运算精度。

低轨道卫星软件接收机软件锁相环定点扩展精度算法

关键词：低轨小卫星通信是近年来卫星通信应用中一个方兴未艾的重要领域，"创新一号"

小卫星是我国研制的具有完全自主知识产权的存储与转发通信小卫星，cascom手持终端是专门为这颗小卫星研制的低功耗地面手持通信终端，支持调制数据速率达76．8kbps的BPSK窄带信道。基于TI公司的低功耗16位定点数字信号处理器TMS320VC5510(最高运算能力为200MIPS)，完全用软件实现低中频数字接收机，其中包括执行载波恢复功能的软件锁相环SPLL(Soft-ware Phase-Locked Loops)。在用浮点算法实现软件锁相环时，由于TMS320VC5510是一个定点DSP处理器；没有浮点处理单元，只能用编译器产生模拟浮点运算的指令，运算量需要67．2MIPS，效率很低，因此需要一种能在

TMS320VC5510上执行的定点算法，有效地降低运算量。本文提出了一种48位定点扩展精度算法实现SPLL，提高了效率，减少了运算量，同时保证了环路计算的精度和动态范围。

1 软件锁相环

1．1 软件锁相环的结构

图1表示软件数字接收机中的解调器。它包括由改进的costas环路构成的载波跟踪环路。采样后的中频信号经过数字混频，滤掉高频分量，通过改进的costas环路产生控制信号，控制数控振荡器(NCO)得到新的本振参考信号。其中的相位检测器和环路滤波器结构如图2所示。

1．2 软件锁相环的设计

由图2可见，SPLL的计算由计算相位误差和更新环路中间变量、输出控制信号两部分组成。算法描述可用伪码白表示：

//中断发生

{

//读取基带数据

I_baseband=I(n)

Q_baseband=Q(n)

//计算相相位误差d(n)

d(n)=sign(I_baseband)×K_norm**×Q_baseband//更新环路中间变量s_pll(n)

s_pll(n)=C2×d(n)+s_pll(n-1)

//输出控制信号Δf(n)

Δf(n)=C1×d(n)+s_pll(n)

//设置NCO载波频率f(n)

f(n)=Δf(n)+f0***

}//end

注：**K_norm是归一化因子，由I_baseband和Q_baseband和初始值决定：

***f0是固定的NCO中心频率

算法描述中的中断周期就是环路采样时间间隔。

中断发生后，第一步读取基带同相项数据和正交项数据

I_baseband=I(n)=Acosθe (1)

Q_baseband=Q(n_=Asinθe (2)

A是基带信号幅度，θe是相位误差。第二步计算硬判决的同相数据乘以相位误差。

d(n)=sign(I_baseband)×θe (3)

其中硬判决函数如式（4），

以及θe≈sinθe. (5)

由式（1）和（2）得：

由式（3）、（5）和（6）得：

即把同相数据硬判决后结果乘以正交项数据后再乘以归一化因子K_norm。K_norm初始值由I_baseband和Q_baseband的初始值决定，

由于定时恢复环路和AGC(自动增益控制)环路的作用，K_norm在解调过程中近似保持恒定。第三步更新环路中间变量s_pll(n)，

s_pll(n)=C2×d(n)+s_pll(n) (9)

第五步设置NCO载波频率f(n),

f(n)=Δf(n)+f0 (10)

fo是固定的NCO中心频率。至此，一次完整的SPLL计算完成。

在第三步和第四步计算中，环路滤波器系数Cl，C2可以通过环路采样时间间隔T(或者环路更新时间间隔)、环路自由频率ωn及环路阻尼系数ξ确定，如下两式：

C1=(1/K0Kd)(8ξωnT)(4+4ωnT+(ωnT) 2 (11)

C2=1/K0Kd(4(ωnT)2/(4+4ξωnT+(ωnT )2 (12)

Kd为相位检测器的增益，由于在实现软件锁相环时，基带信号的同相和正交分量都经过归一化处理，故Kd=1；K0为数控振荡器的增益，K0=2πT。T为调制数据速率的倒数(1／76800)，ξ一般取0．707。在启动载波恢复之前有一个频率捕获过程，通过1024点的FFT，可保证接收的中频信号与本振信号之间的频率差△f0最大.

2 48位定点扩展精度算法

图3描述的算法在TMS320VC5510上用C语言直接利用浮点运算实现时，只能通过C 编译器产生模拟浮点运算的定点指令。这种方法效率很低，每次环路计算需花费875个指令周期。在调制数据速率为76．8kbps的数字接收机中，需要67．2MIPS的运算量。为了降低环路计算的运算量，同时保持浮点运算具有动态范围大、精度高的优点，笔者提出了一种48位定点扩展精度计算的方法。参加运算的每个操作数由三个16位定点数W2、W1、W0级联表示，其中高16位为二进制补码的整数部分，低32位为二进制补码的小数部分，符号位在最高位，又可称为Q15．32格式，如图3所示。

一个Q15．32 数的表示范围是（-32768，32768），小数分辨率是1/232（2﹒3283e-10），远远超过16位定点表示的精度，即3e-5（1/2^15-1）。以下用加（ADD_ 48）、减(SUB_48)、乘(MULT_48)三种基本运算来说明定点扩展精度算法。操作数X由X2、X1、X0构成，操作数Y由Y2、Y1、Y0构成，结果W由W2、W1、W0构成。执行48位加法运算时，W2W1W0=X2X1X0十Y2Y1Y0，首先把小数部分X1X0和Y1Y0相加，结

果保存到W1W0中，

产生的进位位CARRY与X2、Y2相加，结果保存到W2。执行48位减法运算时，

W2W1W0=X2X1X0－Y2Y1Y0，首先X1X0减去Y1Y0，结果保存到W1W0，产生借位位BORROW，再由X2减去Y2和借位位BORROW，结果保存到W2。两个Q15．32

数相乘时，乘积是一个Q30．64数，出于前面实现SPLL时对动态范围和计算精度的要求，该Q30．64数可以双向截位为Q15．32的48位定点数。具体做法是保留符号位和整数部分的低15位以及小数部分的高32位。48位定点数的乘法由图4所示。

除了以上加、减、乘三种基本运算外，48位窄点扩展精度算法还包括取负(NEC-48)、数据拷贝(MOVE_48)两种操作。取负操作即将X1X0取负，结果保存到W1W0，产生借位位BORROW，再用0减去X2和借位位BORROW，结果保存到w2；数据拷贝，即把X1X0拷贝到W1W0，X2拷贝到W2。

在TMS320VC5510可编程DSP的基础上，利用48位定点扩展精度算法实现SPLL。在实现过程中，采取了模块化的思路。首先，把SPLL整个环路计算封装成一个可调用的C 语言函数。函数参数包括C1、C2、K_norm、基带信号的I及Q分量、环路中间变量、调整频率。DSP的中断例程(ISR)可以直接调用环路计算函数，而且通过输入不同的Cl、C2，适用于不同的载波恢复环路中。另外，在函数内部用汇编语言进行编程，以充分利用DSP的计算能力，把48位定点扩展精度算法的五个基本操作封装成用汇编指令写的宏(macro)，对照计算流程，调用这些宏，完成SPLL的核心计算部分。经统计，每次环路计算需132个指令周期，总的运算量10．1MIPS，是浮点算法运算量(67．2MIPS)的14％。用48位扩展精度算法实现软件接收机中的SPLL，解决了浮点算法运算量大的问题，同时还具备浮点算法动态范围大、精度高的优点，已经成功应用于"创新一号"小卫星地面手持低功耗通信终端中。另外，本文提出的SPLL实现算法，通过修改环路滤波器系数，也可

以应用在其他软件接收机中，具有很好的扩展性

数字下变频器HSP50214B在中频数字接收机中的应用

软件无线电技术在侦察接收机中的应用越来越广泛，新型雷达和通信侦察装备的数字接收机大多由软件无线电技术实现。软件无线电的目标是将数字化技术应用于接近天线的器件上，从而在其输出端直接数字化射频信号，提高系统的灵活性。超高速A／D采样器件为实现完全数字化的无线电技术提供了可能，但同时对DSP(数字信号处理器)的处理速度提出过高的要求。因此，将射频信号变频到中频再进行采样，数字信号经专用数字下变频器DDC(Digital Down Converter)完成信号下变频和抽样处理后再送给DSP处理，则可大大减轻DSP的信号处理负担。这里介绍专用数字下变频器HSP50214B在中频数字接收机中的应用。

2 数字下变频器HSP50214B的内部结构

HSP50214B是Intersil公司生产的可编程数字下变频器件。该器件可将数字信号的载波频率进一步降低，甚至降到基带(即载波频率为0 Hz)；还可抽取输入的数字信号，在允许限度内可降低数据量，使信号能够被DSP实时有效的处理，功能强大。其输出信号直接送至DSP进行后续处理，包括解调、解码和协议控制等。图1为HSP50214B数字下变频器的结构框图。HSP50214B数字下变频器的主要功能单元：

(1)输入单元其电平检测单元选取一定长度的数据，比较并累积该段数据的绝对值与预设门限电平的误差，该误差累积量可由外部接口读出，进行外部自动增益控制。

(2)载波NCO单元该单元输出具有一定频率和初始相位的正、余弦两路信号，实现对输入信号的正交混频。产生I／O通道数据。

(3)滤波抽取单元级联积分梳状(CIC)滤波抽取组、半带(HB)滤波抽取组、255阶FIR滤波器组成抽取／低通滤波器，实现低通滤波和数据抽取；重采样多相滤波器进行分数倍采样的转换，使整个抽取系统的输出速率能满足特殊场合的要求。

(4)增益控制单元AGC为内部增益控制，检测DDC幅度输出和预设门限之间的误差，从而调整FIR滤波器的输出增益，以提高小信号的增益并减少多级抽取造成的幅度衰减。(5)坐标变换单元直坐标到极坐标转换器和数字鉴频器共同完成对各类幅度、频率和相位调制信号的解调。

(6)输出单元有直接串行输出、直接并行输出和先入先出(FIFO)3种输出方式，可提供同相分量、正交分量、瞬时幅度、瞬时相位和瞬时频率等5种输出数据类型，可根据调制方式和DSP的接口方式选择合适的输出方式。

(7)控制接口单元通过接口数据总线C[7：0]、地址总线A[2：0]和读，写信号WR／RD 实现控制字及相应参数的写入和内部寄存器内容及状态信息的读出。

3 HSP50214B电路设计及接口配置

在侦察接收机中实现数字中频滤波，数字下变频器是关键部分，嵌入式处理器可配置中频数字接收机中的数字下变频器并接收数据。接收机系统首先预处理中频信号，然后经A/D 采样器进行中频带通采样，采样信号通过HSP50214B实现数字下变频，将中频信号搬移到基带，最后送给DSP处理器进行解调、解扩。图2为数字下变频器HSP50214B的主要接口电路。

经前端预处理后的模拟中频信号(IF信号)送至A／D采样器进行转换采样，采用ANALOG公司的AD9245A／D采样器，其输出是14位，最高采样速率可达80 MHz，输入范围大，功耗低，性价比高。由于HSP50214B的输入为14位，所以将AD9245的14位输出接到HSP50214B的14位输入即可。HSP50214B的CLKIN引脚与AD9245的时钟相连，每个CLKIN时钟到达就对其输入数据采样1次。CLKIN的时钟信号可达65 MHz，PROCLK时钟是混频后的处理时钟最高不能超过CLKIN时钟。

采用CPLD电路控制数据的读出、写入、寄存器选择等信号。8位控制接口数据总线C[7：0]接TMS320VC5402型DSP的D端口，3位寄存器地址线A[2：0]接CPLD的P1．2～P1．0。

CPLD是Ahera公司MAX7000系列中的EPM7128器件，可将I／O设置在3．3 V或5 V电源下工作，从而实现电平转换，同时满足5 V器件HSP50214B和3．3 V器件

TMS320VC5402的电压要求。

设置HSP50214B为并行直接输出模式，输出I、Q两路正交分量，16位并口AOUT[15：0]输出同相分量，BOUT[15：0]输出正交分量。 DATARDY丙引脚通过CPLD与

TMS320VC5402的中断引脚INTO相连，当AOUT端口产生新的数据时，DATARDY产生的负脉冲触发 DSP产生中断信号，由其中断服务程序接收并处理数据。DSP响应数字下变频器产生的中断时，分时并行接收数据，依次在下变频器的AOUT和BOUT两个输出端接收同相与正交分量。这两个端口分别被映射为I／O空间的两个地址，当DSP对这两个地址读操作，通过CPLD进行译码，分别使能AOUT和 BOUT，数据即可顺利被DSP 读取，从而进行各种后续的基带处理。

4 HSP50214B控制字的设置

HSP50214B共有256个32位的控制字寄存器，其偏移地址是000H~0FFH，控制字决定各功能模块的参数设置，如载波中心频率、滤波器阶数、 255阶FIR滤波器系数、抽取因子、输出格式与方式的选择等。用户通过控制接口可写入控制字，也可读出某些内部寄存器的内容及状态信息，如电平检测是否完成等。TMS320VC5402通过HSP50214B 的微处理器接口设置内部寄存器参数。HSP50214B通过写入控制字实现解调，每个控制字是 32位，每次只能通过数据总线接口C[7：0]写入8位控制字，需通过地址线A[2：0]

选择写入控制字的高低位，连续写4次，图3为其加载时序。对控制字写操作的步骤为：

(1)按字节由低到高的顺序，把32位的控制字分为4组，每组8位数据，在每次写选通(WR)信号的上升沿到来时，依次把4组数据装载到 HSP50214B主控制器的相应位上，对应地址用二进制表示分别为000、001、010、011(000：保持寄存器1．001：保持寄存器2， 010：保持寄存器3，011：保持寄存器4)；

(2)在写选通(WR)信号的第5个上升沿到来时，将主控制器中接收到的数据装入目标寄存器并锁存，此时，装载目标寄存器的地址到100，即A(2：0)=100；

(3)写完1个控制字后，必须等待4个处理时钟才能写下一个控制字，以保证数据装载成功。只有控制字被正确写入，HSP50214B参数选择合理，解调的信号才不会严重失真。

5 测试分析

实际应用可根据侦察接收机接收信号类型需求，设置各寄存器的参数，包括CIC、AGC、串并口、输出格式、滤波器的系数等，灵活设置下变频。模块加电时，DSP初始化过程中将各寄存器的参数设置到HSP50214B的目的寄存器。可对不同调制方式信号实现灵活解调分析，具有适应性强、软件升级方便等优点。通过DSP仿真器进行硬件仿真测试，其结果符合理论计算数值，在1．3 MHz的带宽范围内，镜像抑制比均在110 dB以上；当镜像抑制比为110 dB时，I、Q两路所对应幅度的相对误差小于0．25％，相位正交性误差小于0．1°，可满足高端侦察接收机高性能信号处理的要求。

6 结束语

HSPS0214B数字下变频器在软件无线电中具有结构开放、软件可编程及功能多样等特点，在军事及民用数字接收机中都有巨大的应用潜力，它可使接收机系统具有良好的灵活性及可扩展性。

锁相环的基本原理和模型

1.锁相环的基本原理和模型在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。图1-1 基本锁相环结构鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

基于DSP的软件锁相环

一种基于DSP的软件锁相环模型与实现随着大规模集成电路及高速数字信号处理器的发展，通信领域的信号处理越来越多地在数字域付诸实现。软件锁相技术是随着软件无线电的发展和高速DSP的出现而开展起来的一个研究课题。在软件无线电接收机中采用的锁相技术是基于数字信号处理技术在DSP等通用可编程器件上的实现形式，由于这一类型锁相环的功能主要通过软件编程实现，因此可将其称为软件锁相环（software PLL）［1］。尽管软件锁相环采用的基本算法思想与模拟锁相环和数字锁相环相比并没有太大变化，然而其实现方式却完全不同。本文将建立软件锁相环的Z 域模型，分析软件锁相环中的延时估计、捕获速度及多速率条件下的软件锁相环模型问题［1］。　 1软件锁相环的基本模型在模拟锁相环的基础上，利用数字、模拟系统彼此之间的联系，以二阶二型锁相环为例建立软件锁相环的Z 域模型。文献［2］详细给出了锁相环的基本模型和原理。如果将锁相环的基本部件采用软件编程的形式实现，就可以得到软件锁相环的基本组成，如图1所示。首先从模拟锁相环的S域模型出发得到软件锁相环的Z 域模型（二阶二型模拟锁相环的S 域模型请参阅文献［2］）。由于双线性变换是联系模拟系统与数字系统的一个重要方法，具有转换简单且表达式清晰明了的特点［3］，因此本文选择双线性变换法作为模拟锁相环与软件锁相环之间的转换基础。　式(1)是双线性变换法的复频域表达式：其中：T是联系数字系统与模拟系统的采样时间间隔，1/T表示采样频率。根据该转换关系，对S域模型各部分对应的数字复频域表达式进行转换，可以得到如图2所示的复频域模型。　在实际应用中，二阶线性系统常采用阻尼因子ξ、无阻尼振荡频率ωn描述。在二阶二型锁相环中，τ1，τ2 ，K 与ξ，ωn之间的对应关系如下：在式(1)和式(2)的基础上对图2进行等效变换，可以得到软件锁相环的另一个线性相位Z域模型，如图3所示。

飞思卡尔锁相环

备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY 这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0 即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率) 在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR 时钟合成寄存器、REFDV 时钟分频寄存器、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构 VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00 VCO的频率与VCOFRQ[1:0]对应表

锁相环的组成和工作原理

锁相环的组成和工作原理时间：2011-11-23 来源：作者：关键字：锁相环工作原理 1．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为：

式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc（t）随时间而变。因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压uc（t）的变化而变化。该特性的表达式上式说明当uc（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。 8．4．2锁相环的应用 1．锁相环在调制和解调中的应用（1）调制和解调的概念为了实现信息的远距离传输，在发信端通常采用调制的方法对信号进行调制，收信端接收到信号后必须进行解调才能恢复原信号。所谓的调制就是用携带信息的输入信号ui来控制载波信号uC的参数，使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。调幅波的特点是频率与载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度与载波信号的幅度相等，频率随输入信号幅度的变化而变化；调相波的特点是幅度与载波信号的幅度相等，相位随输入信号幅度的变化而变化。调幅波和调频波的示意图如图8-4-4所示。

DSPc55x锁相环初始化程序的理解

锁相环初始化程序的理解 1、ioport关键字用于对I/O空间进行寻址 2、dsp_lk=12 3、phase locked的意思是相位同步的意思；锁相技术：对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。 4、PLL init（）函数的理解 #include "5509.h" #include "util.h" DSPCLK dspclk; void PLL_Init(int freq) { int i; DSPCLK dspclk; //这是一个结构体类型，在#include "util.h"文件中有DSPCLK的定义 ioport unsigned int *clkmd; ioport unsigned int *sysr; clkmd=(unsigned int *)0x1c00; //时钟产生寄存器CLKMD的地址是0x1C00 sysr=(unsigned int *)0x07fd; //这个寄存器用于控制某些特定设备的功能，它的地址为0x7fd // Calculate PLL multiplier values (only integral multiples now) dspclk.clkin = DSP_CLKIN; //dspclk_clkin=12 dspclk.pllmult = (freq *2)/ dspclk.clkin; //pllmult=freq*2/12关于这个问题 //因此freq=pllmult*12/2，此时我们可以对照发现PLL DIV 默认值为1，而input frequency在util.h文件中给出值为12，但为什么一开始PLL DIV=1呢？下面这张图是spru317g的关于Reset Values of CLKMD Bits and The Effects，我们看到PLL DIV初始值是00，难道是和sysr寄存器中的CLK DIV有关？可sprs205文档中并未说明CLK DIV究竟复位后值为几。但看下面的代码可知，PLL DIV是被置1的。刚刚所看的文件是DSP被复位后的初始值，而PLL DIV=1是此函数PLL_Init（int freq）的设置值，所以PLL DIV被认为是1 if(dspclk.pllmult>= 32)dspclk.pllmult=31; //如果倍频值超过最大的31，则将其视为31倍频 // Turn the PLL off使PLL处于旁路模式 *clkmd &= ~0x10; //pll enable = 0;旁路模式，就是PLL通过BYPASS DIV对输入信号进行分频 for(i=*clkmd&1; i!= 0 ;i=*clkmd&1); //查询clkmd的LOCK位，如果为1，PLL 工作于锁定模式，则继续等待，直到LOCK=0，PLL被旁路， // 初始化锁相环的一些标识位

锁相环常见问题解答要点

ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 https://www.wendangku.net/doc/00953381.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？

?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？问题：参考晶振有哪些要求？我该如何选择参考源？答案：波形：可以使正弦波，也可以为方波。功率：满足参考输入灵敏度的要求。

PLL锁相环程序

飞思卡尔XS128系列（一）PLL锁相环通俗点说，设置PLL锁相环就相当于超频，单片机超频的原因和PC机是一个道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY，这也和PC机南北桥的原理类似。相对来说，PLL锁相环的设置还是比较简单的，因为东西很死，完全可以照搬。只是大家也不要太贪，设置太高相对来说不够稳定，进行过PC机超频的应该很有体会，一般我们现在用的XS128我觉得设置在80MHz是比较合适的，相比前几届比赛用的DG128，这个频率已经蛮高的了。还有就是SYNR,REFDV只有在CLKSEL_PLLSEL=0的情况下才能写入，不过这是系统默认状态。多半大家可能还会有以下几点疑问： 1.PLL锁相环怎么设置？答：通过写REFDV（CRG参考分频寄存器）和SYNR（CRG合成器寄存器）进行设置 2.代码里while(!CRGFLG_LOCK);这句是干什么的？答：时钟校正同步 3.为什么代码中会有多多少少的几句空语句？答：锁相环从设定到最后稳定还是需要一点点时间的，所以需要加几条空指令 /*************************************************************************** ***********

------------------------------------ Code Warrior 5.0 Target : MC9S12XS128 Crystal: 16.000Mhz ============================================ 本程序主要包括以下功能：设定系统工作在xxMHZ bus clock时钟下; by:庞辉 **************************************************************************** *************/ #include /*common defines and macros*/ #include /*derivative information*/ #pragma LINK_INFO DERIVATIVE "mc9s12xs128" void SetBusCLK_16M(void) { CLKSEL=0X00; //disengage PLL to system PLLCTL_PLLON=1; //turn on PLL SYNR=0x00 | 0x01; //VCOFRQ[7:6];SYNDIV[5:0] //fVCO= 2*fOSC*(SYNDIV + 1)/(REFDIV + 1) //fPLL= fVCO/(2 × POSTDIV) //fBUS= fPLL/2 //VCOCLK Frequency Ranges VCOFRQ[7:6] //32MHz <= fVCO <= 48MHz 00 //48MHz < fVCO <= 80MHz 01 //Reserved 10 //80MHz < fVCO <= 120MHz 11 REFDV=0x80 | 0x01; //REFFRQ[7:6];REFDIV[5:0] //fREF=fOSC/(REFDIV + 1) //REFCLK Frequency Ranges REFFRQ[7:6] //1MHz <= fREF <= 2MHz 00 //2MHz < fREF <= 6MHz 01 //6MHz < fREF <= 12MHz 10 //fREF > 12MHz 11 //pllclock=2*osc*(1+SYNR)/(1+REFDV)=32MHz; POSTDIV=0x00; //4:0, fPLL= fVCO/(2xPOSTDIV) //If POSTDIV = $00 then fPLL is identical to fVCO (divide by one). _asm(nop); //BUS CLOCK=16M _asm(nop);

数字锁相环逆变器程序

//DSPIC30F2010 单相逆变带数字锁相环程序 #include //中断优先级还没设置，先t2，t1，spwm，其他 #include #include #include "lcd.h" #define _T1ON T1CONbits.TON #define _T2ON T2CONbits.TON _FOSC(CSW_FSCM_OFF & XT_PLL8); _FWDT(WDT_OFF); _FBORPOR( RST_PWMPIN& PWMxH_ACT_HI& PWMxL_ACT_HI&PBOR_OFF & MCLR_EN); _FGS(CODE_PROT_OFF); void IC2_INI(void); void T2_INI(void); void PWM_INI(void); void AD_INI(void); void T1_INI(void); void PWM_CAL(unsigned int ,unsigned int k,unsigned int a ); void IOUT_PROTECT(void); void US_PROTECT(void); void PROTECT_RE(void); void PID_CAL(void); void smooth_test(unsigned int ,unsigned int ); void smooth_3_test(unsigned int a,unsigned int b,unsigned int c); unsigned int IC2_0,IC2_1; //捕捉周期用，前后相减 unsigned long CAP_T,CAP_T_0; //捕捉得到的周期，不过有分频，记得<<3 unsigned int CAP_N,PWM_N,AD_N,T1_N; unsigned int AD0,AD1; //ADCBUF的结果读到这里来，采样满64次后，转存并清空，记得清空 unsigned int UD,US,AD_N_200,AD_N_50; //AD转存的数据，供外部计算用,64次计数到位 unsigned int AD2,AD3,IOUT,UO; //正弦波采样采用均方根的方法要用32位变量来存，ad结果和转存数 unsigned int Kp,Ki,Ud0,Ud1,Us0,Us1; //pid环节数，和2次处理的采样电压数据 unsigned int UD_10,US_10,IOUT_10,UO_10; //采样结果，转换为10位的有效值，unsigned int RE_DELAY; //保护后延迟计数，计数1时，等于一个周波50个约

锁相环路matlaB程序

锁相环路matlaB程序 % PLL illustration using MATLAB clear all； % close all； % 定义初始相位偏移和输入连续波频率以及采样频率 theta = 60*pi/180; f=1e3; fs=100e3; % 生成未调制连续波的实部和虚部 k=1:1:1000; delf=f/20; cpx1=exp(j*(2*pi*k*(f+delf)/fs+theta))+.01*(rand(1,1000)+j*rand(1,1000)); %初始化锁相环 phi_hat(1)=30; e(1)=0; phd_output(1)=0; nco(1)=0 % 定义环路滤波器参数 kp=0.15; % 比例常数 ki=0.1; % 积分常数 % 锁相环的实现 for n=2:length(cpx1) nco(n)=conj(exp(j*(2*pi*n*f/fs+phi_hat(n-1)))); % 数控振荡器 phd_output(n)=imag(cpx1(n)*nco(n)); % 鉴相 e(n)=e(n-1)+(kp+ki)*phd_output(n)-ki*phd_output(n-1); %滤波 some(n)=(kp+ki)*phd_output(n)-ki*phd_output(n-1); phi_hat(n)=phi_hat(n-1)+e(n); % 更新数控振荡器 end; % 绘图 index_stop=200; figure subplot(211),plot(1:index_stop, phd_output(1:index_stop)),ylabel('Ph. Det.') subplot(212),plot(1:index_stop, phi_hat(1:index_stop)*180/pi),ylabel('Est. Phs.') figure, index_stop=200; subplot(211),plot(1:index_stop,real(nco(1:index_stop)),1:index_stop, real(cpx1(1:index_stop))), ylabel('RE-PLL') subplot(212),plot(1:index_stop,imag(nco(1:index_stop)),1:index_stop, imag(cpx1(1:index_stop))), ylabel('IM-PLL')

锁相环分析

几种常见锁相环分析并网变换器对锁相环的基本要求：（1）电网电压经常发生跌落、闪变等动态电能质量问题，并且这些异常的出现均是不可预计而且需要及时补偿的。所以要求并网变换器能够对电网电压相位的变化在ms级的时间内能做出快速的响应，即要求并网变换器的锁相方法要有良好的动态性能，保证当电压跌落和骤升时不对锁相性能造成太大影响。（2）三相电压不平衡时，要求电力电子装置的锁相方法能够捕获正序基波分量的相位，对三相不平衡情况有很强的抑制作用。（3）锁相环应该能快速检测到电网电压发生相位、频率突变等问题。（4）要求锁相方法对畸变电压要有很强的抑制作用。（5）对于一些电力补偿装置如动态电压恢复器，锁相方法不仅要实时检测网侧电压的相位，而且要实时监测网侧电压的幅值变化状况用来判断并决定电力补偿装置的工作模式 1、基于低通滤波器的锁相方法 Karimi-Ghartemani.M和Reza Iravani.A提出了基于低通滤波器的锁相方法，其原理如图所示。三相电网电压从三相静止坐标系转换为两相静止坐标系，利用常见的低通滤波器滤除电网中的谐波干扰，然后对信号进行标么化处理，从而得到电网电压的相位，旋转矩阵R用于补偿滤波器所造成的相位滞后。原理及R 优点：避免检测过零点带来的问题缺点：1、在设计低通滤波器时，需要在系统滤波器的鲁棒性和动态响应之间做出折中的选择，较低的截止频率可以抑制系统谐波对相位检测的干扰，但是也相应的降低了系统的响应速度。2、这种方法需求得反三角函数值，计算速度较慢，尤其在系统频率变动和三相电压不平衡时，对畸变电压的抑制作用弱，因此无法正确锁相。参考文献Method for Synchronization of Power Electronic Converters in Polluted and Variable-Frequency 2、基于空间矢量滤波器(SVF)的锁相方法空间矢量滤波器是一种用于空间矢量滤波的新型滤波器，它是基于电网电压的αβ分量相互关系相互影响的基础上提出的。这时候电压矢量可以视为以恒定的幅值和频率旋转，有两个输入量原理

锁相环基本原理

锁相环基本原理一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1， Ud = Kd (θi –θo) U F = Ud F （s ） θi θo 图1 一．鉴相器（PD ）构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。异或门的逻辑真值表示于表1，图2是逻辑符号图。表1图2 从表1可知，如果输入端A 和B 分别送 2π 入占空比为50%的信号波形，则当两者存在相位差?θ时，输出端F 的波形的占空比与?θ有关，见图3。将F 输出波形通过积分器平滑，则积分器输出波形的平均值，它同样与?θ有关，这样，我们就可以利用异或门来进行相位到电压 ?θ 的转换，构成相位检出电路。于是经积图3 分器积分后的平均值（直流分量）为： U U=Vdd*?θ/π (1) Vcc 不同的?θ，有不同的直流分量Vd 。 ?θ与V 的关系可用图4来描述。从图中可知，两者呈简单线形关 1/2Vcc 系： Ud = Kd *?θ (2) 1/2ππ?θ Kd 为鉴相灵敏度图4 F O o U K dt d =θV PD LPF VCO Ui Uo V A B F __F = A B + A B F B A

2．边沿触发鉴相器前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信号进行鉴相，对输入信号的占空比不作要求。二．压控振荡器（VCO ）压控振荡器是振荡频率ω0受控制电压U F （t ）控制的振荡器，即是一种电压——频率变换器。VCO 的特性可以用瞬时频率ω0（t ）与控制电压U F （t ）之间的关系曲线来表示。未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO 的振荡频率，称为自由振荡频率ωom ，或中心频率，在VCO 线性控制范围内，其瞬时角频率可表示为： ωo （t ）= ωom + K 0U F （t ）式中，K 0——VCO 控制特性曲线的斜率，常称为VCO 的控制灵敏度，或称压控灵敏度。三．环路滤波器这里仅讨论无源比例积分滤波器如图5。其传递函数为： 1 )(1 )()()(212+++== τττs s s U s U s K i O F 式中：τ1 =R1C τ2 = R2 C 图5 四．锁相环的相位模型及传输函数图6 图6为锁相环的相位模型。要注意一点，锁相环是一个相位反馈系统，在环路中流通的是相位，而不是电压。因此研究锁相环的相位模型就可得环路的完整性能。由图6可知： R1 0640 V Kd KF(s)Ko/s i o e A -+

简述锁相环

南京机电职业技术学院毕业设计(论文) 题目 40MHz简易锁相环的设计系部电子工程系专业电子信息技术工程姓名王鑫学号 G1210145 指导教师吕彬森 2015 年 04 月09日

摘要在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。关键词：锁相环；鉴相器；压控振荡器

Abstract（外语专业的需要）【英文摘要正文输入】 In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications. This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop. Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband

锁相环的相位噪声

锁相环倍频器的一个最主要的难点就是降低相位噪声。早射干扰具有随机性，具体分析计算极其困难。虽然我们可借助像AGINENT 的ADS 等仿真软件和MATHCAD 等大型计算软件进行分析，但我们必须借助PLL 的线性相位模型开始研究（图2）其中 F （s ）为环路滤波器的传递函数；K Φ和vco K 分别为鉴相器的鉴相灵敏度和压控振荡器的压控灵敏度 1/R K () F s VCO K 1/N OUT F 上图的PLL 的相位噪声模型可得其前向增益和反向增益分别为 () ()vco s S K K F G s Φ= (3-1) 1 H N = (3-2) 其中R 为分频器分频比。 () s F 为环路滤波器传递函数。利用现代控制理论，可得出锁相环环路各部件的噪声源对环路噪声的贡献的传递函数。表图为各类噪声源及其对应的传递函数噪声部件传递函数晶体振荡器 ()()11S S G R G H + R 分频器 ()()1S S G G H + N 分频器 ()()1S S G G H + 鉴相器 ()()1 1S S G K G H φ+ VCO ()()1S S G G H + 从上表我们可以看出，鉴相器、N 分频器、R 分频器和参考晶体的噪声传递函数都有一个共同的因子 () () 1s s G G +。以上的噪声源统称为带内噪声。

晶体振荡器的相位噪声晶体振荡器的相位噪声()i S Φ 对输出相位噪声 0()s Φ 的影响为 ()0() ()() 1s i s G s NM S G Φ= Φ+ (4) 由式( 4 ) 中可以看出，晶振中心频率ω的相位噪声全部由环路输出，大于环路谐振频率 n ω的相位噪声将被衰减。由于分频次数N 与倍频次数M 受输出频率和跳频点数限制，故主要考虑 ()i S Φ 。晶体振荡器等效电路中的放大器固有噪声功率FKTB 经放大器后通过带宽为i B 的晶体滤波器与信号功率s P 一起加到输入端，0m 形成相位噪声，为放大器输出端的基底噪声，可写成 010g g s FKTB L m L P = （5）压控振荡器( VCO) 的相位噪声压控振荡器VCO) 的相位噪声对 0()s Φ 的影响为 ()0() ()() 1s vco s G s s G Φ= Φ+ （6） ()vco s Φ 0()s Φ 对的影响具有高通特性，低于的分量环路有很强的抑制作用，高于n ω的相位噪声分量将全部输出。因此频率合成器远端的相位噪声主要决定 ()vco s Φ ,()vco s Φ 降低是降低频率合成器远端相位噪声的主要方法。环路滤波器的相位噪声影响相位噪声的另一个重要因素是环路滤波器。环路滤波器对最终性能有很大影响，这是因为它决定拐点频率( 在拐点频率处来自电路不同部分的噪声开始影响输出，如图所示)。在环路带宽内，鉴相器强迫VCO 跟踪参考频率，将参考频率源的相位噪声带到VCO 上。由于鉴相器噪声基底通常比参考频率源的相位噪声高,因此这一过程受到鉴相器噪声基底的支配。由于补偿频率高于环路带宽，环路就不能很好的跟踪参考频率，总的相位噪声等于 V C O 的相位噪声,因此要将环路带宽设置在鉴相器噪声基底与VCO 自由振荡时相位噪声的交叉点上。过宽和过窄的环路带宽虽然对VCO 的相位噪声有一定的改善，但不能很好地提高PLL 的相位噪声性能。