计数器及时序电路fpga

实验一MAX+PLUSⅡ软件的使用

一、实验目的：

1、掌握用VHDL 语言进行简单组合逻辑电路的设计方法。

2、了解并掌握M A X P L U S2软件的使用。

3、掌握组合逻辑电路的仿真方法。

二、实验设备：

1、PC 机

2、M A X P L U SⅡ软件。

三、实验内容：

1、用VHDL 语言输入法设计一个二选一，并进行仿真测试。

2、用VHDL 语言输入法设计一个四舍五入判别电路，要求当输入大于或等于5

时，判别电路输出为1；反之为0。

四、实验步骤：

1、采用文本编辑器输入VHDL 语言源程序，建立工程。

2、编译。

3、导入波形文件，保存后，设置数据后进行仿真,验证结果。

五、程序清单及仿真结果：

（一）、二选一

library ieee;

use ieee.std_logic_1164.all;

entity mux21 is

port(a,b:in std_logic;

s:in std_logic;

y:out std_logic);

end mux21;

architecture mux_artch of mux21 is

begin

y<=a when s='0' else

b when s='1' ;

end mux_arch;

Maxplus2环境下操作过程：

仿真结果：

（二）、四舍五入判别电路：

方法一：其输入为十进制数

library ieee;

use ieee.std_logic_1164.all;

entity mu45 is

port(din:in std_logic_vector(3 downto 0);

q:out std_logic);

end mu45;

architecture mu45_arch of mu45 is

begin

q<='1' when din>=5 else

'0';

end mu45_arch;

仿真结果：

说明：输入为0~4时，输出y为低电平，输入为 5时输出为高电平，实现了四舍五入的功能。

方法二：其输入为8421BCD 码，

library i eee;

use ieee.std_logic_1164.all;

entity sswr is

port(input:in std_logic_vector(3 downto 0);

y:out bit);

end sswr;

architecture art of sswr is

begin

process(input)

begin

case input is

when "0000"=>y<='0';

when "0001"=>y<='0';

when "0010"=>y<='0';

when "0011"=>y<='0';

when "0100"=>y<='0';

when "0101"=>y<='1';

when "0110"=>y<='1';

when "0111"=>y<='1';

when "1000"=>y<='1';

when "1001"=>y<='1';

when others=>null;

end case;

end process;

end art;

仿真结果：

说明：输入为0~4时，输出y为低电平，输入为5~F时输出为高电平，实现了四舍五入的功能。

实验二组合逻辑电路的设计

一、实验目的：

1、掌握用VHDL 语言进行简单组合逻辑电路的设计方法。

2、了解并掌握M A X P L U S2软件的使用。

3、掌握组合逻辑电路的仿真方法。

二、实验设备：

1、PC 机

2、M A X P L U S2软件。

三、实验内容：

1、用VHDL 语言输入法设计三人表决器，并进行仿真测试。

2、用VHDL 语言输入法设计一个8—3编码器，并进行仿真测试。

四、实验步骤：

1、采用文本编辑器输入VHDL 语言源程序，建立工程。

2、编译。

3、导入波形文件，保存后，设置数据后进行仿真。

五、VHDL源程序及仿真结果：

（一）、三人表决器

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity elc31 is

port (m:in std_logic_vector(2 downto 0);

y:out std_logic);

end;

architecture beha of elc31 is

begin

process (m)

begin

if m="000" then y<='0';

elsif m="001"then y<='0';

elsif m="010"then y<='0';

elsif m="011"then y<='1';

elsif m="100"then y<='0';

elsif m="101"then y<='1';

elsif m="110"then y<='1';

elsif m="111"then y<='1';

end if;

end process;

end beha;

Maxplus2环境下操作过程：

○1采用文本编辑器输入VHDL 语言源程序，建立工程

○2导入波形文件，保存后，设置数据后进行仿真。

○3仿真结果：

说明：用3位二进制数分别表示三人表决情况，“0”表示反对，“1”表示赞同。当三人中有两人以上（包括两人）赞同时表示结果通过。

(二)8—3优先编码器的VHDL源程序

library ieee;

use ieee.std_logic_1164.all;

entity encoder83 is

port(d:in std_logic_vector(7 DOWNTO 0);

y:out std_logic_vector(2 downto 0));

end encoder83;

architecture arc of encoder83 is

begin

process(d)

begin

if d(7)='0' then y<="111";

elsif d(6)='0' then y<="110";

elsif d(5)='0' then y<="101";

elsif d(4)='0' then y<="100";

elsif d(3)='0' then y<="011";

elsif d(2)='0' then y<="010";

elsif d(1)='0' then y<="001";

else y<="000";

end if;

end process;

end arc;

仿真结果：

实验三计数器及时序电路

一、实验目的：

1、了解时序电路的VHDL 语言设计方法。

2、了解异步计数器的使用方法。

3、理解时序电路和异步计数器加译码电路的联系，设计任意编码计数器。

二、实验设备：

1、PC 机

2、MAX+PLUSⅡ软件

三、实验内容：

1、用VHDL语言输入法设计一个六进制异步计数器。

2、用VHDL语言输入法设计一个十进制同步(或异步)计数器。

3、将六进制异步计数器和十进制同步(或异步)计数器进制计数器通过元件例化语句搭建一个六十进制计数器。

四、实验步骤：

1、采用文本编辑器输入VHDL 语言源程序，之后建立工程。

2、编译。

3、仿真。

五、VHDL源程序及仿真结果：

1、用VHDL 语言输入法设计六进制异步计数器。

port(clk,clr, en:in std_logic;

carry:out std_logic;

q:out std_logic_vector(2 downto 0));

end count6;

architecture beha of count6 is

signal cntout:std_logic_vector(2 downto 0);

begin

q<=cntout;

process(clk,clr,en)

begin

if clr='1' then

cntout<="000";

carry<='0';

elsif clk'event and clk='1' then

if en='1' then

if cntout="101" then

cntout<="000";

carry<='1';

else

cntout<=cntout+'1';

carry<='0';

end if;

end if;

end if;

end process;

end beha;

输出仿真波形图：

说明：当使能信号en=1，清零信号clr=0时，在时钟信号的控制下计数输出0-5六个数，实现了六进制异步计数器功能。

2、用VHDL语言输入法设计一个十进制异步计数器。

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity count10 is

port(clk,clr,en:in std_logic;

q:out std_logic_vector(3 downto 0);

carry: out std_logic );

end count10 ;

architecture beha of count10 is

signal m:std_logic_vector(3 downto 0);

begin

process(clk,clr,en)

begin

if clr='1' then

m<="0000";

elsif clk'event and clk='1' then

if en='1' then

if m="1001" then

m<="0000";

carry<='1';

else

m<=m+1;carry<='0';

end if;

end if;

end if;

end process;

q<=m;

end;

输出仿真波形图：

说明：当使能信号en=1，clr=0时，在时钟信号的控制下输出0-9十个数，实现了十进制异步计数器功能

3、将六进制异步计数器和十进制异步计数器进制计数器通过元件例化语句搭建一个六十进制计数器。

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity count60 is

port(clk,clr,en: in std_logic;

carry: out std_logic;

q: out std_logic_vector(6 downto 0));

end count60;

architecture beha of count60 is

component count10

port(clk,clr,en: in std_logic;

carry: out std_logic;

q: out std_logic_vector(3 downto 0));

end component;

component count6

port(clk,clr,en: in std_logic;

carry: out std_logic;

q: out std_logic_vector(2 downto 0));

end component;

signal tempqa: std_logic_vector(3 downto 0);

signal tempqb: std_logic_vector(2 downto 0);

signal tempca: std_logic;

Begin

u0:count10 port map(clk,clr,en,tempca,tempqa);

u1:count6 port map(clk,clr,tempca,carry,tempqb);

q<=tempqb&tempqa;

end beha;

输出仿真波形图：

触发器和时序逻辑电路习题答案

第21章 触发器和时序逻辑电路 191、触发器按其工作状态是否稳定可分为( b )。 (a)RS 触发器，JK 触发器，D 触发器，T 触发器； (b)双稳态触发器，单稳态触发器，无稳态触发器； (c)主从型触发器，维持阻塞型触发器。 192、逻辑电路如图所示，当A=“1”时，基本RS 触发器( c )。 (a)置“1”； (b)置“0”； (c)保持原状态。 ≥1A ""1R D Q Q S D 193、 逻辑电路如图所示，分析C ，S ，R 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( c )。 (a)1t ； (b)2t ； (c)3t 。 C S R t 1t 2t 3S C R D R S D Q Q 194、 某主从型JK 触发器，当J=K=“1”时，C 端的频率f=200Hz ，则Q 的频率为( c )。 (a)200Hz ； (b)400Hz ； (c)100Hz 。 195、逻辑电路如图所示，当A=“1”时，C 脉冲来到后JK 触发器( a )。 (a)具有计数功能； (b)置“0”； (c)置“1”。 ≥1 A J C R D K S D Q Q "" 1""1 196、 逻辑电路如图所示，A=“0”时，C 脉冲来到后D 触发器( b )。 (a)具有计数器功能； (b)置“0”； (c)置“1”。

D C Q Q & A 197、逻辑电路如图所示，分析C 的波形，当初始状态为“0”时，输出Q 是“0”的瞬间为( a )。 (a) 1t ； (b)2t ； (c)3t 。 D C Q Q C t 1t 2t 3 198、逻辑电路如图所示，它具有( a )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 1 199、逻辑电路如图所示，它具有( b )。 (a)D 触发器功能； (b)T 触发器功能； (c)T'触发器功能。 J C R D K S D Q Q 200、时序逻辑电路与组合逻辑电路的主要区别是( c )。 (a)时序电路只能计数，而组合电路只能寄存； (b)时序电路没有记忆功能，组合电路则有； (c)时序电路具有记忆功能，组合电路则没有。 201、寄存器与计数器的主要区别是( b )。 (a)寄存器具有记忆功能，而计数器没有； (b)寄存器只能存数，不能计数，计数器不仅能连续计数，也能存数； (c)寄存器只能存数，计数器只能计数，不能存数。 202、移位寄存器与数码寄存器的区别是( a )。 (a)前者具有移位功能，后者则没有； (b)前者不具有移位功能，后者则有； (c)两者都具有移位功能和计数功能。

实验四 计数器电路设计

实验四、计数器电路的设计 一、实验目的 1、掌握计数器电路的设计方法； 2、进一步掌握电路的设计、编译、仿真和下载测试的方法。 二、实验要求 1、基本要求 1)设计一个具有异步复位和同步使能的4位二进制加法计数器 2)设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器 3)设计一个具有异步复位和同步使能的BCD码加法计数电路， 2、扩展要求 1）设计一个具有异步复位和同步使能的六十进制加法计数电路 2）设计一个具有异步复位和同步使能的二十四进制加法计数电路 三、实验原理 四、实验内容及步骤 1、建立一个工程项目，路径如：D:\A0512301\forth，项目名和顶层实体名为count。 2、设计一个具有异步复位和同步使能的4位二进制计数器，并进行编译仿真与下载测试； 3、设计一个具有异步复位和同步使能、并行置数的加减可控的8位二进制计数器，并进行编译仿真与下载测试； 4、设计一个具有异步复位和同步使能的十进制加法计数电路，并进行编译仿真与下载测 试； 五、参考程序 1、四位加法计数器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= Q1 + 1 ; END IF; END PROCESS ; Q <= Q1 ; END bhv; 2、异步复位，同步使能十进制加法计数器 LIBRARY IEEE;

EDA实验报告-实验3计数器电路设计(DOC)

暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）

集成计数器及寄存器的运用 实验报告

电子通信与软件工程 系2013-2014学年第2学期 《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、 实验名称:集成计数器及寄存器的运用 二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。 三、 实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。 四、 五、 图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。

图8、2 十进制计数器 2、计数器级连 分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。 图8、3 74LS90 实现七进进制计数方法 （1）按图8、3接线,进行验证。 （2）设计一个九进制计数器并接线验证。 （3）记录上述实验的同步波形图。 四、实验结果:

基于FPGA的计数器的程序的设计方案

基于FPGA的计数器的程序设计方案 1.1 FPGA简介 FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了 原有可编程器件门电路数有限的缺点。 自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至 今,FPGA 已经历了十几年的历。在这十几年的过程中,可编程器件有了惊人的发展: 从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开 发周期短、开发软件投入少、芯片价格 不断降低。由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多 等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。 1.2 硬件描述语言VHDL特点 功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描

数字电路设计--------二十四进制计数器

数字电路设计 姓名：*** 学号：****************** 班级：电信111 专业：电子信息科学与技术 一．设计题目 二十四进制计数器的设计 二．设计要求 （1）要求学生掌握74系列的芯片和LED的原理和使用方法。 （2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。三．设计任务 （1）完成一个二十四进制的计数器。 （2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。23显示后，又从00重新开始计数。 四．设计思路与原理 （一）设计思路框图 →→→ → （二）LED简介 LED是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。七段发光管分别称为a、b、c、d、e、f，g，构成字型“8”，如图（a）

所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。不加电压则变暗，为了保护各段LED不被损坏，需外加限流电阻。 其真值表如下：

（三）原件总汇表：计数器74LS00D(U7A,U7B)，74HC390N-6V(U3A,U6A),74LS47N(U1，U5)；与门：时钟脉冲：显示器：发光二极管：电感：电容：电源 五．电路图仿真 二十四进制计数器电路仿真

六．心得体会 通过这一次的数字电路设计，是我更深的了解到了数字电路的基础知识，电路分析与计算的方法。利用仿真软件对电路进行一系列的分析仿真，更加抽象的将理论知识与实际电路结合在一起，加深了对数电一些基本定理的理解与运用。虽然在这学期中，数字电子技术基础学的不是很好，但是在这次的课程设计中通过同学的帮组还是完成了。虽然做的不是很好，但是从中也让我明白了：要想做好这个课程设计，就必须认认真真地去做，不要怕麻烦，遇到不懂的问题就要主动去问同学或者老师。和查阅材料，保持着一个积极向上的心态，发挥我们自己的主观能动性和创造了才能让我们做的更好。在这次课程设计中让我学到了很多东西，在经过我们一个学期的数字电子技术基础课后，我们已经对数字电子技术有一定的了解，让我们有了一定的基础可以独立完成数字电子技术基础课程设计了，不过当中还是遇到许多不懂的问题。

产品计数器课设1

燕山大学课程设计说明书 产 品 计 数 器

光电计数器的设计 摘要 本系统采用的是以单片机STC89c52为核心的自动计数器。采用反射式光电传感器，将激光发射管与接收管相邻安放，每当物体通过一次，激光就被物体遮挡一次，光电接收管的输出电压就发生一次变化，这个变化的电压信号通过放大和处理后，形成计数脉冲，输入至STC89c52单片机的P1口，通过软件控制用LED 加以显示，便可实现对物体的计数统计。本计数器可将机械或人工计数方式变为电子计数，并且采用LED数码管显示，可适用于诸多行业，以满足现代生产、生活方式的需求。 所谓的光电式传感器是将光信号转化为电信号的一种传感器。它的理论基础是光电效应。这类效应大致可分为三类。第一类是外光电效应，即在光照射下，能使电子逸出物体表面。利用这种效应所做成的器件有真空光电管、光电倍增管等。第二类是内光电效应，即在光线照射下，能使物质的电阻率改变。这类器件包括各类半导体光敏电阻。第三类是光生伏特效应，即在光线作用下，物体内产生电动势的现象，此电动势称为光生电动势。这类器件包括光电池、光电晶体管等。光电效应都是利用光电元件受光照后，电特性发生变化。敏感的光波长是在可见光附近，包括红外波长和紫外波长。市场上的光电计数器采用的光电传感器有摄像头、光电管等，采用的光的种类有普通光和激光，可见光和不可见光等。光电传感器一般由光源、光学通路和光电元件三部分组成。光电式传感器是以光电器件作为转换元件的传感器，光电检测方法具有精度高、应用快、非接触等优点，而可测参数多，光电传感器的结构简单，形式灵活多变因此，光电式传感器在检测和控制中应用非常广泛。 【关键词】计数器光电传感器单片机数码管

第21章习题 触发器和时序逻辑电路

第21章时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为。因此，在电路结构上一般由 组合而成。 解： 组合逻辑电路，门电路 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为。 解： 组合逻辑电路，时序逻辑电路。 S13102I 在同步计数器中，各触发器的CP输入端应接时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13104B 个逻辑电路，如果某一给定时刻t的输出不仅决定于该时刻t的输入，而且还决定于该时刻前电路所处的状态，则这样的电路称为电路。 解： 时序 S13105B 一个逻辑电路，如果某一给定时刻t的稳态输出仅决定于该时刻的输入，而与t前的状态无关，则这样的电路称为电路。 解： 组合 S13106B 按触发器状态更新方式划分，时序电路可分为和两大类。 解： 同步、异步 S13108B 计数器中有效状态的数目，称为计数器的。 解： 模或长度

S13106N 如图所示电路是 步 进制计数据。 解： 异，十六 S13107N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，加 S13108N 在如图所示电路中，若将第二级、第三级触发器的CP 改接在21Q Q 、上，则该电路是 步，长度为 的 法计数器。 解： 异，8，减 S13110N 如图所示电路是 步，长度为 的 法计数器。 解： 异，4，加 S13111N 如图所示电路是 步，长度为 的 法计数器。 解： 异，8，减

生产线产品产量自动计数器电路设计

毕业设计说明书（论文） 课题名称：生产线产品产量自动计数器电路设计 航空电子设备维修专业081331班 学生姓名：赵繁学号29 指导老师：姚卫华技术职称______________ 2011年 4 月 2 日

毕业设计（论文）任务书 学生姓名：赵繁班级：081331 1.毕业设计（论文）题目： 生产线产品产量自动计数器电路设计 2.毕业设计（论文）使用的原始资料数据及设计技术要求： 1、电子技术基础实验； 2、数字电子技术基础 本设计要求发光器件和光接收器件之间的距离大于1m，最大计数值为99，每计数100，用灯闪烁2s指示一下，LED数码管显示计数值，可上电自动复位和外部手动人工复位。 3.毕业设计（论文）工作内容及完成时间： 此设计采用组合与时序逻辑电路,采用模块化方法设计电路图。每计数一百LED灯闪烁2s，同时蜂鸣器发出响声作为提示音。 日期：自2010年12月15日至2011年4月2日 指导老师评语： _____________________________________________________________________________ _____________________________________________________________________________ _____________________________________________________________________________ _____________________________________________________________________________ _________________________________________________________ 指导老师：_______________ 系主任：____________

实验五--时序逻辑电路实验报告

实验五时序逻辑电路(计数器和寄存器)-实验报告 一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。 二、实验设备 设备：THHD-2型数字电子计数实验箱、示波器、信号源 器件：74LS163、74LS00、74LS20等。 三、实验原理和实验电路 1．计数器 计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。 表5.1 74LSl61（74LS163）的功能表 清零预置使能时钟预置数据输入输出 工作模式R D LD EP ET CP A B C D Q A Q B Q C Q D 0 ××××（）××××0 0 0 0 异步清零 1 0 ××D A D B D C D D D A D B D C D D同步置数 1 1 0 ××××××保持数据保持 1 1 ×0 ×××××保持数据保持 1 1 1 1 ××××计数加1计数3．集成计数器的应用——实现任意M进制计数器 一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路： 十进制计数器 同步清零法 同步置数法

推荐-基于FPGA的计数器的程序设设计 精品

郑州轻工业学院 电子技术课程设计 题目 _基于FPGA的计数器设计___ _________________________ 学生姓名 _ XXX_________________ 专业班级 _电子信息工程10-01班____ 学号 _5401001030XXX__________ 院（系）电气信息工程学院___ ____ 指导教师 _杜海明耿鑫____________ 完成时间20XX年06月22日_______

郑州轻工业学院 课程设计任务书 题目基于FPGA的计数器的程序设设计_______________ 专业、班级电子信息工程学号姓名 _____ 主要内容、基本要求、主要参考资料等： 主要内容： 要求学生使用硬件描述语言（Verilog 或者VHDL）设计基于FPGA的计数器的 源程序。实现如下功能：显示1个0-9999的四位计数器；四位七段数码管的译码与 显示。理解数码管的译码原理，同时需要做一个分频器，理解时钟分频的原理及意 义。 基本要求： 1、学会quartusII的使用，掌握FPGA 的程序设计方法。 2、掌握硬件描述语言语法。 3、程序设计完成后要求在quartusII中实现功能仿真。 主要参考资料： 1、. [M]..20XX,4 2、陈怀琛.MATLAB及在电子信息课程中的应用[M].北京：电子工业出版 社.20XX,1 完成期限：20XX.6.21—20XX.6.25 指导教师签名： ________________ 课程负责人签名： ___________________ 20XX年6月18日

目录

基于FPGA的计数器的程序设设计 摘要 本文介绍了一种基于FPGA的，由顶层到底层设计的数字频率计。本文主要包括该频率计的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路。计数器设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字频率计性能优异，软件设计语言灵活，硬件简单，速度快。 关键词FPGA 计数器 VHDL

数字电路实验 计数器的设计

数字电路与逻辑设计实验报告实验七计数器的设计 姓名：黄文轩 学号：17310031 班级：光电一班

一、实验目的 熟悉J-K触发器的逻辑功能，掌握J-K触发器构成异步计数器和同步计数器。 二、实验器件 1.数字电路实验箱、数字万用表、示波器。 2.虚拟器件: 74LS73，74LS00, 74LS08, 74LS20 三、实验预习 1. 复习时序逻辑电路设计方法 ①根据设计要求获得真值表 ②画出卡诺图或使用其他方式确定状态转换的规律 ③求出各触发器的驱动方程 ④根据已有方程画出电路图。 2. 按实验内容设计逻辑电路画出逻辑图 Ⅰ、16进制异步计数器的设计 异步计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号，置所有触发器的J-K为1，这样每次到达时钟下降沿都发生一次计数，每次前一级 触发器从1变化到0都使得后一级触发器反转，即引发进位操作。 画出由J-K触发器组成的异步计数器电路如下图所示：

使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位 触发器的输出，以及时钟信号。： 可以看出电路正常执行16进制计数器的功能。 Ⅱ、16进制同步计数器的设计 较异步计数器而言，同步计数器要求电路的每一位信号的变化都发生在相同的时间点。

因此同步计数器各触发器的时钟脉冲必须是同一个时钟信号，这样进位信息就要放置在J-K 输入端，我们可以把J-K端口接在一起，当时钟下降沿到来时，如果满足进位条件(前几位触发器输出都为1)则使JK为1，发生反转实现进位。 画出由J-K触发器和门电路组成的同步计数器电路如下图所示 使用Multisim仿真验证电路正确性，仿真图中波形从上到下依次是从低位到高位触发器的输出，计数器进位输出，以及时钟信号。：

0-99手动计数器的设计要点

┊┊┊┊┊┊┊┊┊┊┊┊┊装┊┊┊┊┊订┊┊┊┊┊线┊┊┊┊┊┊┊┊┊┊┊┊┊ 第1章绪论 1.1 计数器介绍 本设计是根据我们所学习的单片机课程，按照课程要求进行的课程设计。单片机技术是一个不可或缺的技术，尤其是对于我们电气专业来说它是我们必须要掌握的技能之一，使我们未来工作和生活的根本。现在的社会是一个信息科技高速发展的社会，也是一个电子技术和微机计算机迅速发展的时代，单片机的档次和水平在不断的提高，其应用的领域和范围也越来越广，成为现代电子系统中最重要的智能化核心部分。 随着计数器技术的不断发展与进步，计数器的种类越来越多，应用的范围越来越广，随之而来的竞争也越来越激烈。过硬的技术也成为众多生产厂商竞争的焦点之一。厂商为了在竞争中处于不败之地，从而不断地改进技术，增加产品的种类。 现计数器的种类以增加到：电磁计数器、电子计数器、机械计数器（拉动机械计数器、转动机械计数器、按动机械计数器、测长机械计数器）、液晶计数器等。计数器的应用范围也遍布印刷、纺织、印染、针织、电缆、电讯、军工、轻工、机械、开关、断路器、矿山、实行多班制的纺织行业的织布机、织带机、制线、制带、造纸、制革、薄膜、高压开关电器产品、试验设备，印刷设备、短路器、医疗、纺织、机械、仓库和码头的货运、行人及车辆过往的数量计数、冶金、食品、国防、包装、配料、石油、化工、发电、机床、仪表、自动化控制等行业。 1.2 本次设计的要求 1) 上电时，数码管显示为00。 2) 利用单片机来制作一个手动计数器，在单片机的管脚上接一个轻触开关，作为手动计数的按钮，用单片机的I/O口接数码管，作为计数器，进行加计数显示。 3) 计数器计数到99后，再按计数按钮，则数码管从00重新开始计数。 1.3 本次设计的目的 1) 学习基本理论在实践中综合运用的初步经验，掌握电路设计的基本方法、设计步骤，培养综合设计与调试能力。 2) 掌握汇编语言程序设计方法。 3) 培养实践技能，提高分析和解决实际问题的能力。

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 ３

基于fpga的计数器的程序设计

基于FPGA的计数器的程序设计 摘要 本文介绍了一种基于FPGA的，由顶层到底层设计的数字计数器。本文主要包括该计数器的设计基础和实现方法以及译码与显示等内容，描述了它的设计平台、工作原理和软硬件实现。本设计主要有分频器、四位计数器、16位锁存器以及数码管显示电路四个模块组成。计数器各模块设计采用VHDL硬件描述语言编程,极大地减少了硬件资源的占用，仿真与分析结果表明，该数字计数器性能优异，软件设计语言灵活，硬件简单，速度快。 关键词FPGA计数器VHDL分频器

目录 基于FPGA的计数器的程序设计 (1) 摘要 (1) 1 绪论 (3) 1.1 FPGA简介 (3) 1.2硬件描述语言VHDL简介 (3) 1.3开发工具Quartus II简介 (4) 2整体设计方案 (4) 3各功能模块设计及仿真 (5) 3.1分频器的设计 (5) 3.1.1分频器设计原理 (5) 3.1.2源程序及波形仿真 (6) 3.1.3分频器RTL 电路图 (7) 3.2计数器的设计 (7) 3.2.1分频器设计原理 (7) 3.2.2源程序及波形仿真 (8) 3.2.3 RTL 电路图 (11) 3.3锁存器的设计 (11) 3.3.1锁存器设计原理 (11) 3.3.2锁存器源程序及波形仿真 (12) 3.3.3锁存器RTL电路图 (13) 3.4显示部分的设计 (13) 3.4.1七段数码管显示原理 (13) 3.4.2七段数码管显示源程序及波形仿真 (15) 3.4.3七段数码管显示RTL 电路图 (16) 4系统顶层设计 (17) 4.1.1自顶向下的设计方法 (17) 4.1.2 顶层设计源程序及其仿真波形 (17) 4.1.3系统顶层RTL 电路图 (20) 5总结 (21) 参考文献 (22)

第13章触发器及时序逻辑电路习题汇总

第十三章触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是：其输出不仅仅取决于电路的当前输入，而且还与电路的原来状态有关。 1．双稳态触发器 双稳态触发器的特点： 1）.有两个互补的输出端Q 和Q。 2）．有两个稳定状态。“1”状态和“0” 状态。通常将Q = 1和Q= 0 称为“1”状态，而把Q = 0和Q = 1称为“0” 状态。 3）．当输入信号不发生变化时，触发器状态稳定不变。 4）．在一定输入信号作用下，触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能，触发器可分为：RS触发器，JK触发器、D触发器、T触发器和T’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1： 把一种已有的触发器通过加入转换逻辑电路，可以转换成为另一种功能的触发器。 2．同步时序逻辑电路的分析

同步时序逻辑电路的分析步骤如下： 1．由给定的逻辑电路图写出下列各逻辑方程式： （1）各触发器的特性方程。 （2）各触发器的驱动方程。 （3）时序电路的输出方程。 2．将驱动方程代入相应触发器的特性方程，求得电路的状态方程（或次态方程）。 3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态转换图或时序图。 4．根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3．典型的时序逻辑电路 在数字系统中，最典型的时序逻辑电路是寄存器和计数器。 1）寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分，寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换，数据的运算和数据的处理等。 2）计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路，被计数的脉冲信号称为计数脉冲。计数器除计数外，还可以实现定时、分频等，在计算机及数字系统中应用极广。 计数器种类很多，通常有如下不同的分类方法。 （1）按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 （2）按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 （3）按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号，其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端，LD 是预置数控制端，0123A A A A 是预置数据输入端，EP 和ET 是计数控制端，Q 3Q 2Q 1Q 0是计数输出端，RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能： ① 异步清零。D R =0时，计数器输出被直接清零，与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下，当LD =0且有时钟脉冲CP 的上升沿作用时，3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下，当=?EP ET 0，不管有无CP 脉冲作用，计数器都将保持原有状态

一种多功能计数器的设计

一种多功能计数器的设计 摘要：计数器在我们的日常生活中用得非常普遍，在计算机和数字化设备中更是无处不在。自动化生产流水线上对产品的计数更为重要，但一般计数器专用性强，一种计数器只能对某一种材料或特性的产品进行计数，在一定程度上限制了它的计数对象。鉴于此，本设计制作一个能对不同材料的产品进行计数的多功能计数器，扩大一般计数器的应用范围。 关键词：产品；传感器；计数器 abstract：counter is widely used in our life， especially in computer and digital equipment. but with the problem of material and property of products on pipelining， it is restricted badly on this tache. one counter may barely count the products of same material， though broad usage， its simplex function at a certain extent restrict its using in depth. considering the disadvantage of counter， the objective of this design is definite， that is we can make a multifunctional counter， which enlarge its scope of application. key words： product； sensor； counter 1 引言 计数器在生产实践中的广泛应用大家有目共睹，计数器是数字化设备的基石，少了计数器，大大影响其功能。但就计数器本身而言，

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

基于FPGA的定时器计数器的设计与实现

基于FPGA的定时器/计数器的设计与实现 摘要 本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。本设计中采用了三总线的设计方案，使设计更加简洁与规范。本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。 关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器

FPGA-based timer / counter design and implementation This topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features. Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter

触发器是构成时序逻辑电路的基本单元

触发器是构成时序逻辑电路的基本单元，触发器按逻辑功能分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等多种类型；按其电路结构分为主从型触发器和维持阻塞型触发器等。 1．JK触发器 （1）JK触发器符号及功能 JK触发器有两个稳定状态：一个状态是Q＝1，Q=0，称触发器处于“1”态，也叫置位状态；另一个状态是Q＝0，Q＝1，称触发器处于“0”态，也叫复位状态。JK触发器具有“置0”、“置1”、保持和翻转功能，符号如图l所示。 反映JK触发器的Q n和Q n、J、K之间的逻辑关系的状态表见表1。状态表中，Qn表示时钟脉冲来到之前触发器的输出状态，称为现态，Q n+1表示时钟脉冲来到之后的状态，称为次态。

图l JK触发器符号表1 JK触发器的状态表 JK触发器的特性方程为 JK触发器的种类很多，有双JK触发器74LS107，双JK触发器74LS114，741S112，74HC73，74HCT73等，有下降沿触发的，也有上升沿触发的。图l所示的JK触发器是下降沿触发的。

（2）双JK触发器74LS76 74LS76是有预置和清零功能的双JK触发器，引脚如图2所示，有16个引脚。功能表见表2，74LS76是下降沿触发的。 图2 74LS76引脚图表 2 74LS76的功能表 ①当R D＝0，S D＝1时

不论CP，J，K如何变化，触发器的输出为零，即触发器为“0”态。由于清零与CP脉冲无关，所以称为异步清零。 ②当R D＝1，S D＝0时 不论CP，J，K如何变化，触发器可实现异步置数，即触发器处于“1”态。 ③当R D＝1，S D＝1时 只有在CP脉冲下降沿到来时，根据J，Κ端的取值决定触发器的状态，如无CP脉冲下降沿到来，无论有无输人数据信号，触发器保持原状态不变。 2．D触发器 （1）D触发器符号及功能 D触发器具有置“0”和置“1”功能，其逻辑符号如图3所示，其逻辑功能为：在CP上升沿到来时，若D＝I，则触发器置1；若D＝0，则触发器置0，D触发器的特性方程为 D触发器的状态表见表3