基于FPGA的非标准PAL数字信号VGA转换器的设计

太原理工大学

硕士学位论文

基于FPGA的非标准PAL数字信号VGA转换器的设计

姓名：段晓晨

申请学位级别：硕士

专业：控制理论与控制工程

指导教师：何小刚

20060401

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该数据是分辨率为７５２ｘ５８２的ＹＵｖ格式的１６位图像数据，ＤＳＰ输出到ＦＰＧＡ的信号有像素时钟ＰＣＬＫ，行、场参考，图像数据。ＦＰＧＡ在输入的行、场参考都有效时，在输入像素时钟ＰＣＬＫ＝１４．２ＭＨｚ的同步下，接收图像数据，并送入到ＳＤＲＡＭ中，同时从另一个ＳＤＲＡＭ中读取数据，配合产生的ＳＶＧＡ标准行、场同步信号，在输出像素时钟的同步下把图像数据送出，当ＳＤＲＡＭ中写满一幅图像数据时，控制器对两个ＳＤＲＡＭ进行读写切换。由于写数据速率小于读数据速率，所以在往一个ＳＤＲＡＭ写满一幅图像数据的时间内，控制器能够连续多次从另一个ＳＤＲＡＭ中读出另一幅图像数据，从而实现了提高场频的目的。由于输入的数据是ｎⅣ格式，在输出到Ｄ／Ａ之前必须对它进行色空间转换；在ＦＰＧＡ里设计有一个模块，就是使从ＳＤＲＡＭ里读出来的ⅥⅣ格式的图像数据转换成ＲＧＢ格式图像数据，并通过外部Ｄ／Ａ将数据转换成模拟信号，配合行、场同步信号可直接在显示器上显示。主时钟ｍｃｌｋ直接用个４０ＭＨＺ的晶振提供，用于对两个ＳＤＲＡＭ进行读写；同时这个４０ＭＨｚ的时钟还作为输出像素时钟，用来产生符合ＶＥＳＡ标准的ＳＶＧＡ格式的行、场同步信号。

我们采用了ＳＶＧＡ进行显示处理，标准的ＳＶＧＡ（８００ｘ６００，６０Ｈｚ）接口需要提供以下几组信号：３个ＲＧＢ模拟信号、行同步信号ＨＳ和场同步信号ＶＳ。它的信号时序如图１－２所示。

—１．一场消隐—仁＝＝＝６００行有效数据二＝＝＝＝ｊ

ｖｓＩＩＬ

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图ｌ－２ＶＧＡ信号时序Ｉｉｔ

Ｆｉｇｕｒｅｌ－２ＶＧＡｓｉｇｎａｌｔｉｍｉｎｇｓｅｑｕｅｎｔ

上图是计算机显示的时序，消隐信号是在行扫描和场扫描的逆程，需要消隐信号控制图像不进行输出，它是通过对时钟和行同步信号的计数值产生的。通过对时

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Ｎａｖｉｇａｔｏｒ是ＩＳＥ所有集成工具的连接纽带。工程管理器的主要功能是创建一个用户

工程，并按照ＦＰＧＡ设计流程调用相应的工具，完成从电路设计与输入、功能仿真、综合、综合后仿真、实现、饰线后仿真、生成配置文件与配置ＦＰＧＡ等设计步骤【１４】。

图１－６是ＩＳＥ６．１ｉ项目管理器的界面。

图１－６ＸｉｌｉｎｘＰｒｏｊｅｃｔＮａｖｉｇａｔｏｒ界面

Ｆｉｇｕｒｅｌ－６ＩｎｔｅｒｆａｃｅｏｆＸｉｌｉｎｘＰｒｏｊｅｃｔＮａｖｉｇａｔｏｒ

项目管理器分为三个主要的子窗口。左边是设计层次浏览器，显示项目设计

中包括的元件。右边是一组标记，每个标记可弹出不同的工具窗口。项目管理器下面的窗口是信息控制台，显示状态信息、错误和警告，并在项目操作器件进行刷新。

不管设计者选用什么样的器件，ＸｉｌｉｎｘＦＰＧＡ设计的基本方法包括三个步骤：ｌ、．设计输入——使用Ｘｉｌｉｎｘ支持的原理图、硬件描述语言ＨＤＬ或者状态机建

立设计；

２、设计实现一通过对设计分割、布局、布线，把在设计输入阶段建立的设计文件转换为位流（Ｂｉｔｓｔｒｅａｍ）文件，以便对Ｘｉｌｉｎｘ器件编程；

３、设计验证——使用仿真器或者在实际开发板上用Ｘｉｌｉｎｘ下载电缆加载位流文件，

测试设计，确保实现后的设计能够按照预定的功能和恰当的时序

正常工作。

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图１．８Ｍｏｄｅｌｓｉｍ仿真的界面

Ｆｉｇｕｒｅ１－８Ｍｏｄｅｌｓｉｍｓｉｍｕｌａｔｉｏｎｉｎｔｅｒｆａｃｅ

１．３．４ＶＨＤＬ硬件描述语言简介

ＶＨＤＬ（ＶｃｒｙＨｉｇｈＳｐｅｅｄＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）是一种面向设计的多领域、多层次的ＩＥＥＥ标准硬件描述语言【１６ｌ，是目前十分流行的硬件描述工具，并被大多数ＥＤＡ工具支持。ＶＨＤＬ语言的描述能力强、覆盖面广、抽象能力强，具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模描述，从而大大简化了硬件设计任务，提高了设计效率和可靠性。所以本设计工作中的转换控制器采用ＶＨＤＬ语言作为硬件模型建模。

技术的飞速发展使得集成电路的设计规模日益增大，复杂程度日益增高。伴随着设计规模的增大，传统的自下而上的、采用通用逻辑元器件的硬件描述方法变得过于复杂，不易于使用。随着大规模专用集成电路（ＡＳＩＣ）的开发和研制，为了提高开发的效率，增加己有开发成果的继承性以及缩短开发时间，各ＡＳＩＣ研制和生产厂家相继开发了用于各自目的硬件描述语言ＯＤＬ卜一可以描述硬件电路的功能，信号连接关系及定时关系的语言，它能比原理图更有效地表示硬件电路的特性。其中最有代表性的是美国国防部开发的ＶＨＤＬ语言（ＶＨＳＩＣＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎ