两种赋值方式实现B=A;C=B;赋值

可编程逻辑器件设计实验报告

装订线

实验名称：两种赋值方式实现B=A;C=B;赋值

实验目的：使用Quartus II编写VerilogHDL代码两种赋值方式实现B=A;C=B;赋值，并仿真结果

实验时间：年月日地点：实验室

学生姓名：学号：

实验名称：两种赋值方式实现B=A;C=B;赋值

1、实验步骤

1. 创建工程文件，将顶层实体命名为block。

2. 新建一个verilog HDL File，并保存。

3. 在verilog HDL File中输入代码，并编译。

2、VerilogHDL代码

非阻塞赋值：

module block(clock,A,B,C);

input clock,A;

output B,C;

reg B,C;

always@(posedge clock)

begin

B<=A;

C<=B;

end

endmodule

阻塞赋值：

module block(clock,A,B,C); input clock,A;

output B,C;

reg B,C;

always@(posedge clock) begin

B=A;

C=B;

end

endmodule

3、RTL视图

4、仿真结果