EDA技术与应用_期末复习提纲

《EDA技术与应用》期末考试复习提纲

一、概念：

1.FPGA：FPGA即Field Programmable Gate Array，现场可编程门阵列

2.FPGA的基本结构：FPGA由可配置逻辑模块CLB(Configutable Logic Block)、输入输出

模块IOB(Input/Output Blocks)和互连资源ICR(Interconnect Capital Resource)以及一个用于存放编程数据的静态存储器SRAM组成，其中CLB的基本组成单元为Slice(由查找表和触发器构成的单元)。

3.CLB：CLB即Configutable Logic Block，可配置逻辑模块

4.查找表：查找表即Look-up Table，简称LUT，其本质上就是一个可通过寻址输出其中存

储逻辑运算结果的RAM

5.逻辑综合：逻辑综合是指将HDL语言翻译成最基本的标准门电路、RAM和触发器等基

本逻辑单元的连接关系，并根据约束条件优化所生成的门级逻辑连接，输出网表文件的过程。

6.PLD：Programmable Logic Array，可编程逻辑整列

7.SPLD：Small/Simple Programmable Logic Array

8.CPLD：Complex Programmable Logic Array

9.ASIC：专用集成电路，它是根据某一用户的特定要求，能以低制作成本、短交货周期供

货的半定制、定制电路以及PLD和FPGA电路。

10.IOB：Input/Output Block，输入输出模块

11.ICR：Interconnect Capital Resource，互联资源

12.CLB的两种基本结构：基于MUX、基于LUT

13.Altera称之为“逻辑阵列块” LAB，Xilinx称之谓“可配置逻辑块” CLB。

14.ISE10.1硬件逻辑设计套件，其中包括：

Core Generator、Architecture Wizard、iMPACT、FPGA Editor、Timing Analyzar、Constraints Editor

15.SoPC (System on Programmable Chip, SoPC)是一种特殊的嵌入式系统，首先它是片上系

统(SoC)，即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减，可扩充，可升级，并具备软硬件在系统可编程的特点。可编程片上系统正在成为FPGA最为重要的发展方向。

16.V erilog和VHDL硬件描述语言已经被IEEE公布为工业标准。

17.HDL：HDL即Hard Description Language，硬件描述语言

18.用V erilog-HDL描述的电路设计就是该电路的V erilog HDL模型，这些模型可以是实际

电路的不同级别的抽象，这些抽象的级别和它们对应的模型类型包括有：系统级、算法级、寄存器传输级/RTL级、门级/Gate级/逻辑门级、开关电路级/Switch级

19.WLF：WLF即Wave Log Format，波形日志格式文件

二、语法与编程：

20.V erilog模块的结构由在module和endmodule关键词之间的四个主要部分组成：端口信

息、输入输出说明、内部信号、功能定义

21.module 模块名(端口1，端口2，端口3，...)；

22.标识符必须以英语字母（a-z, A-Z）起头，或者用下横线符（_ ）起头。其中可以包含

数字、$符和下横线符。

23.V erilog语言是大小写敏感的，因此sel和SEL是两个不同的标识符。

24.V erilog HDL中共有19种数据类型，分成常量和变量

25.3 ' b1001_0011与3'b011 相等，5'H0FFF 与5'H1F 相等

26.下划线可以用来分割数的表达式以提高程序的可性，但不能用在位宽和进制处，只能用

于具体的数字之间。比如：

16’b1010_1011_11111_000 //合法格式

8’b_0011_1011 //非法格式

27.一个数字可以被定义成负数，只要在位宽表达式前加一个减号。

- 8’d5 // 合法格式

8’d-5 //非法格式

28.算数运算符、关系运算符、逻辑运算符

29.逻辑运算符有:

&& (逻辑与)

|| (逻辑或)

！(一元逻辑非)

30.按位运算符与逻辑运算符的计算

31.注意：逻辑与“&&”和按位与“&”是不同的

逻辑或“||”和按位与“|”是不同的

逻辑非“！”和按位取反“~”是不同的

例如：A=4’b0011; B=4’b1001;

1.A&&B=1’b1;

A&B=4’b0001;

2. A || B=1’b1;

A|B=4’b1011;

3. !B=1’b0;

~B=4’b0110;

32.不同长度操作符运算时，右端对齐，左端补0，例如：

'b0110 ^ 'b10000 等价于：'b00110 ^ 'b10000

结果为' b10110

33.采用混合描述完成如下图所示的1位加法器，将Verilog HDL语言程序补充完整。

module full_add4(a, b, cin, sum, cout); input a,b,cin;

output sum,cout;

reg cout;

reg m1,m2,m3；

wire s1；

xor x1(s1,a,b);

always @(a or b or cin)

begin

m1=a&b;

m2=b&cin;

m3=a&cin;

cout=(m1|m2)|m3;

end

assign sum=s1^cin;

endmodule

34.用V erilog语言描述下面的电路。

`timescale 1ns/1ns

module GateCircuit(Data,Encode,V alid) input [3:0] Data;

output [1:0] Encode,V alid;

not G1(NotData[2],Data[2]);

and G2(A,NotData[2],Data[1]);

or G3(B,Data[1],Data[0]),

G4(Encode[0],Data[3],A),

G5(Encode[1],Data[3],Data[2]),

G6(V alid,Data[3],Data[2],B);

endmodule

35.采用Verilog HDL语言设计一个4位全加器，其中输入加数为[3:0] cina, [3:0] cinb，

进位数为cin，时钟为clk，输出的和为[3:0] sum，输出进位为cout。

module adder4(cout,sum,cina,cinb,cin,clk);

output[3:0] sum;

output cout;

input[3:0] cina, cinb;

input cin,clk;

reg[3:0] sum;

reg cout;

always @(posedge clk)

begin

{cout,sum}=cina+cinb+cin;

end

endmodule

36.课本P99、P104、P107页例题的状态转移图。

37.用行为及描述1位全加器。

module full_add3(a,b,cin,sum,cout);

input a,b,cin;

output sum,cout;

reg sum,cout,m1,m2,m3;

always @(a or b or cin)

begin

m1=a&b; m2=b&cin; m3=a&cin;

sum=(a^b)^cin;

cout=(m1|m2)|m3;

end

endmodule

三、工具与操作：

38.FPGA开发流程：

电路设计与设计输入

仿真验证：利用Xilinx集成的仿真工具足矣

逻辑综合：利用XST(Xilinx Synthesis Tool)工具

布局布线：利用Xilinx的Implementation Tool工具

FPGA配置下载：利用iMPACT工具

39.时序标注文件是指SDF（Standard Delay Format Timing Annotation）文件，在Xilinx公司

的FPGA/CPLD设计中使用“.sdf”作为时序标注文件的扩展名，而在Altera 公司的FPGA 设计中使用“.sdo”作为时序标注文件的扩展名。它在仿真过程的主要作用就是在SDF标注文件中对每一个底层逻辑门提供了 3 种不同的延时值，分别是典型延时值、最小延时值和最大延时值，用于进行静态时序分析（STA）仿真验证。

40.综合在FPGA/CPLD设计中的作用是是将寄存器传输层的的结构描述转化为逻辑层的结构

描述，以及将逻辑层的结构描述转化为电路的结构描述。综合步骤的输入是HDL源代码，输出是逻辑网表。

41.ModelSim仿真器是基于事件驱动的，它可以用来仿真V erilog语言，也可以用来仿真

VHDL语言，同时也支持两种语言的混合仿真。

42.根据设计阶段不同，仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真等

三大类型。

43.ModelSim提供的调试手段与工具有以下几种：

在源文件窗口中设置断点或者单步执行。

观察波形测量时间。

在数据流窗口中浏览设计的物理连接。

查看或者初始化存储器。

分析仿真效率。

测试代码覆盖率。

波形比较。

44.HDL Bencher的Xilinx版本可以支持VHDL语言输入、V erilog HDL语言输入和Xilinx

原理图输入等3种输入方法。

45.实现(Implement)是将设计的逻辑网表信息转换成所选器件的底层模块与硬件原语，将设

计映射到器件结构上，进行布局布线，达到在选定器件上实现设计的目的。

46.实现主要分为3个步骤：

转换逻辑网表(Translate)：将多个设计文件合并为一个网表

映射到器件单元(Map)：将网表中的逻辑符号（门）组装到物理元件（CLB和IOB）中布局布线(Place&Route)：将元件放置到器件中，并将其连接起来，同时提取出时序数据，并生成各种报告

47.实现前应该设计实现约束条件: 约束条件一般包括管脚锁定、时钟约束、全局时钟、第

二全局时钟、分组约束和物理特性约束等信息。ISE中可以使用约束编辑器(Constraints Editor)生成约束文件(UCF)。

48.FPGA的设计指导原则：面积和速度的平衡与互换原则、硬件原则、系统原则、同步设

计原则

49.ISE中的HDL Editor工具包括的V erilog和VHDL 三大语言模板大致可以分为下列4

个项目：器件实例化、语法模板、综合模板、用户自定模板

50.XST（Xilinx Synthesis Technology）是Xilinx ISE内嵌的综合工具。XST的输入文件一

般是HDL源文件，并且XST已经支持V erilog和VHDL混合语言源代码输入；XST的输出文件是NGC网表，XST的报告文件是Log文件。

51.XST的综合约束文件是XCF（XST Constraint File），而布局布线阶段最重要约束文件是

用户约束文件UCF（User Constraint File）。

52.XST综合主要分为以下3个步骤：HDL源代码分析、HDL代码综合、底层优化

53.Xilinx全局时钟资源必须满足的重要原则是：“使用IBUFG或IBUFGDS的充分必要条

件是信号从专用全局时钟管脚输入”。即，当某个信号从全局时钟管脚输入，不论它是否为时钟信号，都必须使用IBUFG或IBUFGDS；如果对某个信号使用了IBUFG或IBUFGDS硬件原语，则这个信号必定是从全局时钟管脚输入的。

54.BUFGP相当于IBUFG和BUFG的组合，所以BUFGP的使用也必须遵循上述的原则。

55.全局时钟资源的例化方法大概可分为两种：在程序中直接例化全局时钟资源、通过综合

阶段约束或者实现阶段约束完成对全局时钟资源的使用

56.简述全局时钟资源与第二全局时钟资源的概念与基本使用方法。

同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时、抖动提出了更高的要求。为了满足同步时序设计的要求，一般在FPGA/CPLD设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。第二全局时钟资源，也叫长线资源。

它是分布在芯片的行、列的栅栏（Bank）上，一般采用铜、铝工艺，其长度和驱动能力仅次于全局时钟资源。与全局时钟相似，第二全局时钟资源直接同IOB、CLB、Block Select RAM等逻辑单元连接，第二全局时钟信号的驱动能力和时钟抖动延迟等指标仅次于全局时钟信号。

Xilinx全局时钟资源的使用方法有以下5种：IBUFG + BUFG的使用方法、IBUFGDS + BUFG的使用方法、.BUFG + DCM+BUFG的使用方法、Logic+BUFG的使用方法、Logic + DCM+BUFG的使用方法

第二全局时钟资源的使用方法一般是在Xilinx的约束编辑器（Constraints Editor）的专用约束（Misc）选项卡中指定所选信号使用低抖动延迟资源“Low Skew”。也可以直接在指导Xilinx实现步骤的用户约束文件（UCF）中添加“USELOWSKEWLINES”约束命令。

EDA技术试验问答题答案(基本包含)

第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系?FPGA/CPLD在ASIC设计中有什么用途? 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型?答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么?答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 1-6 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。

EDA期末考试考卷及答案

（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数

《EDA技术及应用》全套教学教案

单元一教学设计 教学内容： 单元一EDA技术 学习任务1 EDA技术 一、认识课程 二、认识EDA技术 三、认识EDA技术的基本特征 学习任务2 可编程逻辑器件芯片 一、认识可编程逻辑器件 二、CPLD基本结构 三、FPGA基本结构 四、Altera公司的可编程逻辑器件汇报总结 评价与考核

教学设计与建议 教学设计：通过学习和查阅资料了解EDA技术，了解EDA技术的基本特征，并熟悉可编程逻辑器件的种类。了解CPLD和FPGA基本结构，熟悉 Altera公司的可编程逻辑器件。 教学建议：建议学生查找EDA技术发展与可编程逻辑器件应用相关资料，进行总结制作PPT,并进行汇报。 知识目标： 1．了解EDA技术 2．了解EDA技术的基本特征 3．了解可编程逻辑器件的种类 4．了解CPLD基本结构 5．了解FPGA基本结构 6．了解Altera公司的可编程逻辑器件 教学重点及难点： 教学重点：可编程逻辑器件种类 教学难点：熟悉Altera公司的可编程逻辑器件 教学载体与资源： 教学资源：教材、PPT、实训室、多媒体设备。 教学方法建议： 讲授与讨论相结合，查阅资料总结汇报。 教学过程： 1.下达任务和要求 2. 教师带领学生共同解析任务 3.学生展开讨论

4.学生查阅资料 5. 总结汇报 考核评价： 1．根据知识掌握情况评价 2．根据资料查找能力和小组汇报情况评价 教学板书： 任务1：EDA技术 认识课程 1．EDA技术是什么？ 2．为什么学习EDA技术？ 3．EDA技术学什么？ 4．EDA技术怎么学？ 相关知识 1．认识EDA技术 EDA（Electronic Design Automation，电子设计自动化）技术是帮助电子设计工程师在计算机上完成电路的功能设计、逻辑设计、性能分析、时序测试直至PCB（印制电路板）的自动设计等。 2．认识EDA技术的基本特征 （1）“自顶向下”设计方法 （2）硬件描述语言 （3）逻辑综合和优化 （4）开放性和标准化 （5）库的引入

EDA技术期末试卷含答案资料

精品文档 一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条 件相或的逻辑电路 C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路 10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。 A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更 C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then 11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 B A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD B B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试 C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C /HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试 D．BMAX系列器件．原理图A．ispLSI系列器件 ）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件 C．XC9500系列器件D．FLEX 12．在VHDL 。A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B 为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． B B MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是 语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句 …语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C 设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。6 END BPP0 A．．．D ．CNot_Ack sig D

eda技术的应用及发展

EDA技术的应用 摘要：随着科技的不断进步与发展，EDA （Electronic Design Automation）即电子设计自动化技术与我们的生活的交集越来越密切。随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，ＥＤＡ技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前沿之一。本文简单的介绍EDA技术的发展应用及在未来的发展。 关键字：EDA,技术，应用， Abstract：With the advancement and development of technology,( Electronic Design Automation ) electronic design automation technology and our life is more and more close intersection. With microelectronic technology and the continuous development of computer technology, communication, national defense, involved in aerospace, industrial automation, instrumentation and other areas of work, EDA technical content is increasing at an alarming speed, so as to make it become the forefront of the development of electronic technology. This paper briefly introduced the development of EDA technology, application, and the future. Key world: EDA ,development , 一、前言 1·随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，ＥＤＡ技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前沿之一。现代电子产品的性能提高、集成度和精密度不断的增加，电子产品更新换代的节奏越来越快。采用传统的电子设计方法设计电路越来越困难，EDA 技术提高了电路的设计效率和可靠性，减少了劳动强度，给电子系统设计带来了革命性的变化。 2·EDA：EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（Hardware Description language）完成的设计

《EDA》试题B答案

2007 至2008学年度第二学期期末考核 《EDA》试题（开卷） 卷号：B 时间：120 分钟 2008 年6 月 专业：电子信息工程学号：姓名： 一填空题（20分） 1、VHDL 2、DEVICE.LIB SYMBOLS.LIB 3、实际零件焊接到电路板时所指示的外观和焊点的位置 4、电子设计自动化电子CAD技术 5、A L T E R A，X I L I N X 6、WAIT 7、电路连接 8、SRAM-BASE 9、2.54mm 300mil 10、元件外观和元件引线端子的图形 二名词解释（20分） 1 PLD/FPGA PLD是可编程逻辑器件（Programable Logic Device）的简称，FPGA是现场可编程门阵列（Field Programable Gate Array)的简称，两者的功能基本相同，只是实现原理略有不同，所以我们有时可以忽略这两者的区别，统称为可编程逻辑器件或PLD/FPGA。 2.过孔 当需要连接两个层面上的铜膜走线时就需要过孔（Via）,过孔 又称为贯孔、沉铜孔和金属化孔。 过孔分为穿透式（Through）、半隐藏式(Blind)和隐藏式(Buried) 3.铜膜线 就是连接两个焊盘的导线，称为Track，一般铜膜线走线在不 同层面取不同的走向，例如顶层走水平线，则底层走垂直线。顶 层和底层走线之间的连接采用过孔（Via）连接。 4 PROM、PAL和PLA PROM：与阵列固定，或阵列可编程，一般用作存储器，其输入为存储器的地址，输出为存储器单元的内容。但输入的数目太大时，器件功耗增加，其局限性大。 PLA：与或阵列均可编程，但是其慢速特性和相对PAL、PROM而高得多的价格妨碍了它被广泛使用。PAL：或阵列固定，与阵列可编程，其第二代产品GAL具有了可电擦写、可重复编程、可设置加密的功能。 5 自顶向下的/自下而上的设计方法 自下而上的设计方法，使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计，自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述第二个层次是数据流描述第三个层次为逻辑综合

(完整版)EDA技术考试试题B及详细答案

《EDA技术》第二学期期末试题B 卷号：B 时间：120 分钟2008 年6 月 专业：电子信息工程学号：姓名： 一、填空题（20分，每题2分） 当前ASIC制造商都自己开发了HDL语言，但是都不通用，只有美国国防部开发的（）语言成为了IEEE. STD_1076标准，并在全世界得到了承认。 载入protel的Schematic中的（）和（）可满足一般用户需求，两个零件库中含有二极管、三极管、电阻、电容、电感等常用元件。 零件封装是指（）。 EDA技术也称（），是在( )技术的基础上发展起来的计算机软件系统。 目前世界上有十几家生产CPLD/FPGA的公司，最大的三家是：（），( )，LATTIC 。 顺序描述语句中，（）在MAX-PLUS中不被支持。 VHDL语句中能被赋予一定值的对象称为客体，主要有常数，信号和变量。其中常数对应代表数字电路中的电源和接地等。信号对应物理设计中的（）。 FPGA可分为两大类，分别是SRAM-BASE和Anti-Fuse 设计时一般选用（）。100mil=（）mm，7.62mm=( )mil。 PCB封装元件实际上就是（）。 二、名词解释题（20分，每题4分） 1 PLD/FPGA 2.过孔 3.铜膜线 4 PROM、PAL和PLA 5 自顶向下的/自下而上的设计方法 三、选择题（15分，每题3分） 1．下列常用热键具有在元件浮动状态时，编辑元件属性功能的是（） PgUp Tab Space bar Esc 2．Design/Options菜单中下列选项不属于开关选项的是：（） A．Snap Grid B．Hidden Pins C．Electrical Grid D.Title block 3．下列不属于VHDL基本程序结构是（） A．.CONFIGURATION定义区 B．.ARCHITECTURE定义区 C．USE定义区 D．ENTITY定义区 4．下列关于VHDL中信号说法不正确的是：（）

EDA技术应用及发展前景介绍

EDA技术应用及发展前景介绍 EDA技术应用及发展前景介绍 电子设计技术的核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作，即IC设计、电子电路设计和PCB设计。EDA技术已有30年的发展历程，大致可分为三个阶段。70年代为计算机辅助设计(CAD)阶段，人们开始用计算机辅助进行IC版图编辑、PCB布局布线，取代了手工操作。80年代为计算机辅助工程(CAE)阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE的主要功能是：原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。90年代为电子系统设计自动化(EDA)阶段。 一、EDA技术的基本特征 EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。下面介绍与EDA基本特征有关的几个概念。 1．“自顶向下”的设计方法10年前，电子设计的基本思路还是选用标准集成电路“自底向上”地构造出一个新的系统，这样的设计方法就如同一砖一瓦建造金字塔，不仅效率低、成本高而且容易出错。 高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计入手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。然后，用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避免设计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。 2．ASIC设计现代电子产品的复杂度日益提高，一个电子系统可能由数万个中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题。解决这一问题的有效方法就是采用ASIC芯片进行设计。ASIC按照设计方法的不同可分为全定制ASIC、半定制ASIC和可编程ASIC（也称为可编程逻辑器件）。 设计全定制ASIC芯片时，设计师要定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由IC厂家去进行掩模制造，做出产品。这种设计方法的优点是芯片可以获得最优的性能，即面积利用率高、速度快、功耗低，而缺点是开发周期长，费用高，只适合

EDA试题库

EDA试题库建设 [70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。] 基础题部分 填空题（140空） 1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。 2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。 3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。 5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。 6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。7．MAX+PLUS的文本文件类型是（.VHD）。 8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。 10.常用EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。 11.在VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL 综合器）。 13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。 14、VHDL 的操作符包括（算术运算符）和（符号运算符）。 15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。 16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。 17、VHDL 同或逻辑操作符是（XNOR）。 18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。 19、十六进制数16#E#E1对应的十进制数值是（224）。 20、一个完整的VHDL程序应包含三个基本部分，即库文件说明、（程序包应用说明）和（实体和结构体说明）。 21、VHDL 不等于关系运算符是（/= ）。 22、STD_LOGIC_1164程序包是（IEEE ）库中最常用的程序包。 23．文本输入是指采用（硬件描述语言）进行电路设计的方式。 24．当前最流行的并成为IEEE标准的硬件描述语言包括（vhdl）和（verilog）。 25．采用PLD进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上）的设计。26．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设计法。 27.EDA工具大致可以分为（设计输入编辑器）、（仿真器）、（hdl综合器）、（适配器）以及（下载器）等5个模块。 28．将硬件描述语言转化为硬件电路的重要工具软件称为（综合器）。 29．用MAX+plusII输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程）。 30.若在MAX+plusII集成环境下，执行原理图输入设计方法，应选择（block diagram/Schematic）命令方式。

EDA技术期末试卷(含答案)

一、单项选择题（30分） 1．以下描述错误的是 C A．QuartusII是Altera提供的FPGA/CPLD集成开发环境 B．Altera是世界上最大的可编程逻辑器件供应商之一 C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更新换代新产品 D．QuartusII完全支持VHDL、Verilog的设计流程 2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 B A．ModelSim B．Leonardo Spectrum C．Active HDL D．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A．ispLSI系列器件 B．MAX系列器件 C．XC9500系列器件 D．FLEX系列器件 4．以下关于信号和变量的描述中错误的是 B A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B．信号的定义范围是结构体、进程 C．除了没有方向说明以外，信号与实体的端口概念是一致的 D．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期 C．Mealy型状态机其输出是当前状态的函数 D．以上都不对 6．下列标识符中， B 是不合法的标识符。 A．PP0 B．END C．Not_Ack D．sig 7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 C 。 A．CPLD即是现场可编程逻辑器件的英文简称 B．CPLD是基于查找表结构的可编程逻辑器件 C．早期的CPLD是从GAL的结构扩展而来 D．在Altera公司生产的器件中，FLEX10K 系列属CPLD结构 8．综合是EDA设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF语句，其综合结果可实现 A 。 A．带优先级且条件相与的逻辑电路 B．条件相或的逻辑电路 C．三态控制电路 D．双向控制电路 10．在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。 A．if clk'event and clk = ‘1’ then B．if falling_edge(clk) then C．if clk’event and clk = ‘0’ then D．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程 B A．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试B．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试； D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试12．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是 A 。 A．PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B．敏感信号参数表中，应列出进程中使用的所有输入信号 C．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A．进程语句 B．CASE语句 C．元件例化语句 D．WHEN…ELSE…语句 14．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库 D A．IEEE库 B．VITAL库C．STD库D．WORK库15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性 B．器件的综合约束 C．器件外部特性与内部功能 D．器件的内部功能 二、EDA名词解释，写出下列缩写的中文含义（10分） 1．CPLD：复杂可编程逻辑器件 2．ASIC：专用集成电路 3．LUT：查找表 4．EDA：电子设计自动化 5．ROM：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD码加法计数器VHDL描述，请补充完整

EDA技术及应用【朱正伟】第五章课后习题部分答案

1.试说明实体端口模式BUFFER和INOUT的不同之处？ 答：BUFFER端口：缓冲模式，具有读功能的输出模式，即信号输出到实体外部，但同时也在内部反馈使用，不允许作为双向端口使用。而INOUT端口：双向模式，即信号的流通是双向的,既可以对此端口赋值，也可以通过此端口读入数据。 2.VHDL的数据对象有哪几种？它们之间有什么不同？ 答：VHDL的数据对象有三种：信号、变量、常量。它们之间的的区别如下： 信号赋值至少有δ延时，而变量和常量没有;信号除当前值外，有许多相关信息，变量只有当前值，常量的值在设计实体中始终不变;进程对信号敏感而对变量及常量不敏感;信号可以是多个进程的全局信号，变量只在定义它们的顺序域可见，而常量的使用范围取决于它被定义的位置;信号是硬件连线的抽象描述信号赋值，赋值符号 <= 而变量和常量的赋值符号 :=。 3.说明下列各定义的意义： SIGNAL a , b , c : BIT : =’0’; CONSTANT TIME1 , TIME2 : TIME : 20ns ; VARIABLE x , y , z : STD_LOGIC ：=’x’; 答：○1定义3个位数据类型的信号a、b、c,它们取值为0； ○2定义2个时间数据类型的常量TIME1、TIME2,它们值为20ns; ○3定义3个标准逻辑位 STD_LOGIC数据类型的变量x、y、z,它们的值是强未知的。 4.什么是重载函数？重载运算符有何用处？如何调用重载运算符函数？ 答：为了方便各种不同数据类型间的运算，VHDL允许用户对原有的基本操作符重新定义，赋予新的含义和功能，从而建立一种新的操作符，这就是重载操作符，定义这种操作符的函数成为重载函数。重载运算符的作用是为了方便各种不同的数据类型间的运算。要调用重载运算符函数，先要在程序包中进行函数体的定义，调用的格式如下：

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EDA试题库建设 [70%基础题,20%中档题,10%提高题(试题容量:20套试卷,其中每套试题填空题10空(每空2分),选择题10题(每题2分)),简答题4题(每题5分),分析题2题(每题10分),设计题2题(每题10分)。] 基础题部分 填空题(140空) 1.一般把EDA技术的发展分为(CAD)、(CAE)和(EDA)三个阶段。 2.EDA设计流程包括(设计准备)、(设计输入)、(设计处理)和(器件编程)四个步骤。 3.时序仿真是在设计输入完成之后,选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为(功能仿真)。 4.VHDL的数据对象包括(变量)、(常量)和(信号),它们是用来存放各种类型数据的容器。 5.图形文件设计结束后一定要通过(仿真),检查设计文件是否正确。 6.以EDA方式设计实现的电路设计文件,最终可以编程下载到(FPGA)或者(CPLD)芯片中,完成硬件设计和验证。 7.MAX+PLUS的文本文件类型是(.VHD)。 8.在PC上利用VHDL进行项目设计,不允许在(根目录)下进行,必须在根目录为设计建立一个工程目录。 9.VHDL源程序的文件名应与(实体名)相同,否则无法通过编译。 10.常用EDA 的设计输入方式包括(文本输入方式)、(图形输入方式)、(波形输入方式)。 11.在VHDL 程序中,(实体)和(结构体)是两个必须的基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为(HDL 综合器)。 13、VHDL 的数据对象分为(常量)、(变量)和(信号)3 类。 14、VHDL 的操作符包括(算术运算符)和(符号运算符)。 15、常用硬件描述语言有(Verilog HDL)、(AHDL)以及(VHDL)。 16、VHDL基本语句有(顺序语句)、(并行语句)和属性自定义语句。 17、VHDL 同或逻辑操作符是(XNOR)。 18、原理图文件类型后缀名是(.GDF),Verilog HDL语言文本文件类型的后缀名是(.V )。 19、十六进制数16#E#E1对应的十进制数值是(224)。 20、一个完整的VHDL程序应包含三个基本部分,即库文件说明、(程序包应用说明)和(实体和结构体说明)。 21、VHDL 不等于关系运算符是(/= )。 22、STD_LOGIC_1164程序包是(IEEE )库中最常用的程序包。 23.文本输入是指采用(硬件描述语言)进行电路设计的方式。 24.当前最流行的并成为IEEE标准的硬件描述语言包括(vhdl)和(verilog)。 25.采用PLD进行的数字系统设计,是基于(芯片)的设计或称之为(自底向上)的设计。 26.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念,产生了目前最常用的并称之为(自顶向下)的设计法。 27.EDA工具大致可以分为(设计输入编辑器)、(仿真器)、(hdl综合器)、(适配器)以及(下载器)等5个模块。 28.将硬件描述语言转化为硬件电路的重要工具软件称为(综合器)。 29.用MAX+plusII输入法设计的文件不能直接保存在(根目录)上,因此设计者在进入设计之前,应当在计算机中建立保存设计文件的(工程)。 30.若在MAX+plusII集成环境下,执行原理图输入设计方法,应选择(block diagram/Schematic)命令方式。

EDA技术及应用实训报告

桂林电子科技大学信息科技学院《EDA技术及应用》实训报告 学号1252100301 姓名 指导教师：覃琴 2014年4 月29 日

实训题目：数字日历电路 1 系统设计 1.1 设计要求 1.1.1 设计任务 （1）用Verilog HDL语言设计出能够在EDA实训仪的I/O设备和PLD芯片实现的数字日历。 （2）数字日历能够显示年、月、日、时、分和秒。 （3）用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒，即在一定时间段内显示年、月、日（如20140101），然后在另一时间段内显示时、分、秒（如010101099），两个时间段能自动倒换。 （4）数字日历具有复位和校准年、月、日、时、分、秒的按钮，但校年和校时同用一个按钮，即在显示年、月、日时用此按钮校年，在显示时、分、秒时则用此按钮校时。 （5）体现创新部分 1.1.2 性能指标要求 1）数字电路能够在一定的时间内显示切换的功能，并且能手动校准年月日和时分秒 2）具有复位和进位的功能 3）能起到提示的作用，如闹钟或亮彩灯等。 1.2 设计思路及设计框图 1.2.1设计思路 如图1.2.2所示 1） EDA实训箱上的功能有限，可以用到的有8支数码管和12个lED灯。年、月、日和时、分、秒可以通过数码管显示，年月日和时分秒的切换可以通过拨动开关控制，校正可以通过按键实现。 2）输入的秒脉冲由DEA实训仪上的20MHZ晶振经过分频得到，秒脉冲经过60分频后产生1分钟脉冲信号，在经过60分频后产生1小时的脉冲信号，最后进行24分频，得到1天的脉冲送24进制的 cout输出。在将两个60分频和一个24分频的输出送到送到数码管的译码器输入端，得到24小时的计时显示结果。由此得到数字日历的计时器模块。

《EDA技术与应用》A卷及答案

汕头大学成人教育学院二0一0年春季学期期末考试试卷 试卷编号：A卷闭卷课程名称：《EDA技术与应用》班级专业： 姓名：学号: 一、填空题（20分,每小题1分） 1.VHDL的中文名称是__超高速集成电路硬件描述语言_____________。 2.用EDA技术进行电子系统设计的目标是最终完成 asic________ 的设计与实现。 3.可编程器件分为 fpga__ 和 _cpld______ 。 4.标准逻辑位数据类型常用的数值有 _1__ 、 __0_ 、 _z__ 等。 5.在VHDL语言中可以使用的数据类型有： _位____ 、 __标准逻辑位__________、 ___布尔_____。 6.完整的条件语句将产生 _组合_______ 电路，不完整的条件语句将产生 __时序______ 电路。 7.信号的赋值符号为 <= ___ 变量的赋值符号为 =___ 。 8.随着EDA技术的不断完善与成熟， ___自顶向下______的设计方法更多的被应用于VHDL 设计当中。 9.EDA设计过程中的仿真有三种，它们是___行为_____ 仿真、 _逻辑______ 仿真和 __ 时序____ 仿真。 10.目前国际上较大的PLD器件制造公司有 __altera________ 和 ___xilinx______ 公 司。 二、简答题（20分,每小题4分） 1、与HDL文本输入法相比较，原理图输入法有何优点？

2、写出结构体的一般语言格式并说明其作用 3、信号和变量的区别？ 4、写出PROCESS语句结构的一般表达格式。 5、写出五种以上的VHDL的预定义数据类型。 三、程序注解（20分,每空1分） library ieee; __________ use ieee.std_logic_1164.all; _____________ ENTITY aa1 is ________ __ port(a,b,s:in bit; _______________________________

EDA-(VHDL版)考试试卷汇总

一、单项选择题：（20分） 1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为D 。 A .瘦IP B.固IP C.胖IP D.都不是 2．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。 3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 A. FPGA全称为复杂可编程逻辑器件； B. FPGA是基于乘积项结构的可编程逻辑器件； C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D. 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 4．进程中的信号赋值语句，其信号更新是___C____。 A. 按顺序完成； B.比变量更快完成； C.在进程的最后完成； 5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述B A.器件外部特性； B. 器件的内部功能； C.器件的综合约束； D.器件外部特性与内部功能。 6．不完整的IF语句，其综合结果可实现A A. 时序逻辑电路 B.组合逻辑电 C. 双向电路 D. 三态控制电路 7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化B ①流水线设计②资源共享③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥ 8．下列标识符中，__________是不合法的标识符。B A. State0 B. 9moon C. Not_Ack_0 D. signall 9．关于VHDL中的数字，请找出以下数字中最大的一个： A A. 2#1111_1110# B.8#276# C.10#170# D. 16#E#E1 10．下列EDA软件中，哪一个不具有逻辑综合功能：B A.Max+Plus II B.ModelSim C.QuartusII D. Synplify 11．在EDA工具中，能完成在目标系统器件上布局布线软件称为（C ） A.仿真器 B.综合器 C.适配器 D.下载 12．在执行MAX+PLUSⅡ的（D）命令，可以精确分析设计电路输入与输出波形间的延时量。 A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer 13．VHDL常用的库是（A ） A. IEEE B.STD C. WORK D. PACKAGE 14．下面既是并行语句又是串行语句的是（ C ）

EDA课后问题详解(适用于朱正伟《EDA技术及应用》)

1.1、设计集成计数器74161，设计要求如下： 4-BIT BINARY UP COUNTER WITH SYNCHRONOUS LOAD AND ASYNCHRONOUS CLEAR NOTE INPUTS： CLK LDN CLRN D C B A OUTPUTS：QD QC QB QA RCO *RCO = QD & QC & QB & QA LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT4 IS PORT( CLK,LDN,CLRN : IN STD_LOGIC; D,C,B,A : IN STD_LOGIC; CARRY : OUT STD_LOGIC; QD,QC,QB,QA : OUT STD_LOGIC ); END; ARCHITECTURE A OF CNT4 IS SIGNAL DATA_IN: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN DATA_IN<=D&C&B&A; PROCESS(DATA_IN,CLK,LDN,CLRN) V ARIABLE CNT:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLRN='0' THEN CNT:=(OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='0' THEN CNT:=DATA_IN; ELSE CNT:=CNT+1; END IF; END IF; CASE CNT IS WHEN "1111"=> CARRY<='1'; WHEN OTHERS=> CARRY<='0'; END CASE; QA<=CNT(0); QB<=CNT(1); QC<=CNT(2); QD<=CNT(3); END PROCESS; END A; 1.2、设计一个通用双向数据缓冲器，要求缓冲器的输入和输出端口的位数可以由参数决定。 设计要求：N BIT数据输入端口A，B。工作使能端口EN=0时双