verilog语法的基本概念

2010年05月21日 上午 11:001、Verilog语言有什么作用？

答：Verilog HDL可以用于数字系统设计。

2、构成模块的关键词是什么？

答：Verilog HDL定义了一系列保留字，叫做关键词，它仅用于某些一下文中。例如：module,endmodule,not,and,or等等。

3、为什么说可以用Verilog构成非常复杂的电路结构？

答：一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构，以此来描述极其复杂的大型设计。

4、为什么可以用比较抽象的描述来设计具体的电路结构？

答：因为可以利用综合工具将抽象的逻辑描述转换为具体的电路结构。

5、是否任意抽象的符合语法的Verilog模块都可以通过综合工具转变为电路结构？

答：不是。有的模块是可以综合的，但有的模块是不可以综合的。

6、什么叫综合？

答：通过计算机运行的工具将RTL级转换为门级的过程叫综合。

7、综合是由什么工具来完成的？

答：通过计算机逻辑综合器。

8、通过综合产生的是什么？产生的结果有什么用处？

答：通过综合产生的是门级电路模块，这种模块很容易与某种工艺的基本元件逐一对应起来，再通过布局布线工具自动地转变为某种具体工艺的电路布线结构。

9、仿真是什么？为什么要进行仿真？

答：仿真就是对所设计的电路模块进行动态的全面测试。通过观测被测试模块的输出信号是否符合要求，可以调试和验证逻辑系统的设计和结构正确与否，并发现问题及时修改。

10、仿真可以在几个层面上进行？每个层面的仿真有什么意义？

答：前（RLC）仿真、逻辑网表仿真和门级仿真。

11、模块的端口是如何描述的？

答：每个模块要进行端口定义，并说明输入、输出口。

12、在引用实例模块的时候，如何在主模块中连接信号线？

答：引用中，“.”表示端口，后面小括号内的信号名为与该端口连接的信号线名，可以用别的名，但必须与本模块中定义，说明其类型。

13、如何产生连续的周期性测试时钟？

答：如always #50 clock=~clock;//产生一个不断重复的周期为100个的时钟信号clock。

14、如果不用initial块，能否产生测试时钟？

答：不能。

15、从本讲的简单例子，是否明白always块与initial块有什么不同？

答：always循环执行，可综合。initial执行一次，不可综合。

16、为什么说Verilog可以用来设计数字逻辑电路和系统？

答：因为Verilog可以建立电路模型，再通过工具将电路模型转换为具体的电路结构，并进行仿真

实验，完成具体的数字逻辑电路和系统的设计。