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上海宇志--通信信号处理开发板GN0204硬件说明书

通信信号处理

开发板

－GN0204

硬件说明书

V2.0.1

@ 2010 上海宇志https://www.wendangku.net/doc/341090962.html, 通

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理

板

GN0204

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最新版： V2.0.1 完成于2010/10/16

替换版本：V1.2.0 完成于2009/05/22

? 2010，上海宇志通信技术有限公司。

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第一部分硬件资源配置 (2)

第二部分各功能模块硬件连接关系 (4)

一、电源部分 (4)

二、DSP（TMS320C6713）部分 (4)

三、FPGA（EP2C70F672C8）部分 (15)

四、USB2.0（CY7C68013）接口部分 (16)

五、时钟管理部分 (18)

第一部分硬件资源配置

板上资源：

◆采用TI公司的高速浮点型处理器TMS320C6713B，主频200MHz，

300/225MHz可选配，分别达1600/2400/1800 MIPS，具有强大的通用信号处理能力；

◆ ALTERA CycloneII EP2C70F672C8 芯片，门数资源非常丰富，可满足

目前绝大多数的信号处理硬件编程和控制能力；

◆ ALTERA MAXII EPM570T144芯片，可用于板上DSP和FPGA程序代

码在线升级；

◆1片×64Mb 16位总线FLASH芯片，用于存储DSP运行代码和大量用

户非易失性数据；

◆1片×128Mb 32位总线SDRAM，扩展DSP外部存储器资源；

◆1片×64/128/256kb EEPROM，用于存储用户非易失性数据；

◆2片×2/4/8Mb 16位总线SRAM，扩展FPGA外部存储器资源，可做为

数据采集乒乓存储使用；

◆1个实时时钟模块（RTC），保存实时时间信息，掉电不丢失；

◆6个用户指示灯；

◆1个用户多功能指示彩灯；

◆1个系统复位按键；

◆1个配置拨码开关；

接口类型：

◆1个FPGA AS接口；

◆1个FPGA JTAG接口；

◆1个CPLD JTAG接口；

◆1个DSP JTAG接口；

◆2个RS232串行口；

◆1个USB2.0接口，接口芯片为Cypress的CY7C68013，支持480Mbits高

速传输；

◆2个60pin FPGA IO扩展接口，分别具有48/52个IO口，方便用户扩展接

口；

◆1个60pin 电源和时钟扩展接口，方便用户在板上扩展板卡。

第二部分各功能模块硬件连接关系

一、电源部分

板上电源采用＋5V供电，电源由POWER_JP输入，分别经U51和U52输出D3.3V和D1.2V，其中D3.3V分别给DSP和FPGA的IO口及其周边芯片供电，D1.2V给DSP和FPGA的核电压供电，开发板正常工作消耗电流400mA左右。

U51和U52的型号为MAX1951，为得到U51输出为D3.3V，则需满足R186/R188=3.125，为得到U52输出为D1.2V，则需满足R187/R191＝0.5 。

二、DSP（TMS320C6713）部分

TMS320C6713 的存储空间分配如表2-1：

存储空间描述大小（字节）地址空间

片内L2 RAM 192K 0x0000 0000–0x0002 FFFF 片内L2 RAM/Cache 64K 0x0003 0000–0x0003 FFFF 保留24M - 256K 0x0004 0000–0x017F FFFF 外部存储器接口（EMIF）寄存器256K 0x0180 0000–0x0183 FFFF L2 寄存器128K 0x0184 0000–0x0185 FFFF 保留128K 0x0186 0000–0x0187 FFFF HPI 寄存器256K 0x0188 0000–0x018B FFFF

McBSP0 寄存器256K 0x018C 0000–0x018F FFFF

McBSP1 寄存器256K 0x0190 0000–0x0193 FFFF

Timer0 寄存器256K 0x0194 0000–0x0197 FFFF

Timer1 寄存器256K 0x0198 0000–0x019B FFFF

中断向量寄存器5120x019C 0000–0x019C 01FF 配置寄存器 4 0x019C 0200–0x019C 0203保留256K - 516 0x019C 0204–0x019F FFFF

EDMA RAM和EDMA寄存器256K 0x01A0 0000–0x01A3 FFFF 保留768K 0x01A4 0000–0x01AF FFFF GPIO 寄存器16K 0x01B0 0000–0x01B0 3FFF 保留240K 0x01B0 4000–0x01B3 FFFF IIC0 寄存器16K 0x01B4 0000–0x01B4 3FFF

IIC1 寄存器16K 0x01B4 4000–0x01B4 7FFF 保留16K 0x01B4 8000–0x01B4 BFFF McASP0 寄存器16K 0x01B4 C000–0x01B4 FFFF McASP1 寄存器16K 0x01B5 0000–0x01B5 3FFF 保留160K 0x01B5 4000–0x01B7 BFFF PLL 寄存器8K 0x01B7 C000–0x01B7 DFFF 保留264K 0x01B7 E000–0x01BB FFFF Emulation 寄存器256K 0x01BC 0000–0x01BF FFFF 保留4M 0x01C0 0000–0x01FF FFFF QDMA 寄存器52 0x0200 0000–0x0200 0033 保留16M - 52 0x0200 0034–0x02FF FFFF

保留720M 0x0300 0000–0x2FFF FFFF McBSP0 数据端口64M 0x3000 0000–0x33FF FFFF McBSP1 数据端口64M 0x3400 0000–0x37FF FFFF 保留64M 0x3800 0000–0x3BFF FFFF McASP0 数据端口1M 0x3C00 0000 – 0x3C0F FFFF McASP1 数据端口1M 0x3C10 0000 – 0x3C1F FFFF 保留1G + 62M 0x3C20 0000 – 0x7FFF FFFF EMIF CE0 256M 0x8000 0000 – 0x8FFF FFFF

EMIF CE1 256M 0x9000 0000 – 0x9FFF FFFF

EMIF CE2 256M 0xA000 0000 – 0xAFFF FFFF

EMIF CE3 256M 0xB000 0000 – 0xBFFF FFFF 保留1G 0xC000 0000 – 0xFFFF FFFF

表2-1

DSP正常工作的连接除了IO电压3.3V和核电压1.2V供电之外，还需设计如下几个方面的电路：

◆ 工作模式

◆ 复位控制

◆ 锁相环供电电路

◆ 时钟

◆ JTAG调试接口配置

工作模式：

工作模式通过R31～R35进行配置（如图2.1），配置内容参考TMS320C6713的数据手册，查看相应引脚的功能配置。

图2.1

TMS320C6713提供了2种引导方式：主机加载和外接FLASH(ROM Boot)加载。

当选择主机加载（host boot）模式时，核心CPU停留在复位状态，芯片其余部分保持正常状态。引导过程中，外部主机通过主机接口（HPI）初始化CPU 的存储空间。完成所有的初始化工作后，主机向接口（HPI）控制寄存器DSPINT

位（位于HPIC寄存器）写1，结束引导过程。此时CPU退出复位状态，开始执行地址0处的指令。主机加载模式下，可以对DSP所有的存储空间进行读/写。

当选择FLASH加载模式时，CPU在复位信号无效之后，仍保持复位状态，此时位于外部CE1空间的FLASH中的1KB代码通过EDMA被搬入地址0处，搬移的位数大小由boot mode的配置确定。

传输完成后，CPU退出复位状态，开始执行地址0处的指令。用户可以指定外部加载FLASH的存储宽度，由boot mode的配置确定，EMIF会自动将相邻的8bit/16bit数据合成为32bit的指令。FLASH中的程序存储格式应当与芯片的Endian模式设置一致。

在实际应用中，为了获得较高的运行速度，通常要把低速FLASH中的代码传送到高速RAM中执行，但大部分应用程序都要超出1KB，显然上述的FLASH 引导过程不能满足全部程序传输的需要，这就需要开发人员自己编写一段“二级引导程序”来完成剩下的传输工作。需要注意的是，“二级引导程序”要被放在CE1空间FLASH的起始处。整个FLASH引导方式的工作过程如下：

①设备复位，CPU从CE1空间的起始处拷贝１KB数据到地址０处。所拷贝的这些数据就包含用户编写的二级引导程序。

②拷贝结束，CPU退出复位状态，从地址０处开始运行二级引导程序。该引导程序按要求将FLASH中的应用程序拷贝到RAM的指定位置。完成后，引用C 程序入口函数c_int00()。

③c_int00()函数初始化C语言运行环境，然后开始运行应用程序。

本开发板中，对于工作模式的配置，主要由R31～R35上拉或下拉电阻完成。

复位控制：

复位控制通过MAX823看门狗芯片来实现（如图2.2），使能上看门狗功能需焊上R17电阻（0欧姆），默认R17未焊接。对于6713的复位电路较为简单，只需按照数据手册上的时序要求（Reset Timing）设计即可。

锁相环供电电路：

TMS320C6713的PLL锁相环输入电压通过U36滤波之后给入给PLLHV管脚（如

图2.2），以减少时钟输出的相位噪声。

图2.2

时钟：

开发板中，CLKMODE0上拉至3.3V为高，CLKIN（DSP工作时钟）和 ECLKIN （External EMIF input clock source外部存储器接口输入时钟）为39MHZ。根据DSP的PLL控制器可以配置不同频率的时钟信号用于CPU的内核，外部存储器、McASP、数据地址总线等外设。6713的时钟结构如图2.3：

图2.3

TMS320C6713的时钟配置可以由PLL控制/状态寄存器PLLCSR、倍频系数PLLM以及PLLDIVx和OSCDIV1等相关寄存器进行设置。相关寄存器的描述如表2-2、表2-3、表2-4、表2-5。

表2-2

表2-3

表2-4

表2-5

JTAG连接：

JTAG具体连接参考TMS320C6713的数据手册（注意：步线时JTAG口与

DSP连线应尽量短）（如图2.4）。

图2.4

EMIF接口, 存储空间的配置：

EMIF接口由CE0、CE1、CE2、CE3共4个存储空间，每个存储空间寻址范围为256M 字节，数据总线宽度为32bit ，支持的存储器类型有SDRAM 、SBSRAM 、SRAM、Flash 等。其输入时钟由外部ECLKIN 引脚提供或内部SYSCLK3 提供。

EMIF接口相关信号如图2.5：

图2.5

ECLKIN：为EMIF 外部时钟输入；

ECLKOUT：为EMIF 工作时钟有2 个来源：ECLKIN 和SYSCLK3 ，可由EKSRC寄存器（DEVCFG.[4]）配置选择，EKSRC = 0 时，选中SYSCLK3 （默认）EKSRC = 1 时，选中ECLKIN；

ED[31:0]：为32位数据总线，对应原理图中的TED[31:0]网络；

EA[21:2]：为20位地址总线，对应原理图中的TEA[31:0]网络；

CE[3: 为存储空间选择信号，对应原理图中的TCE0n、TCE1n、TCE2n、0]

TCE3n、网络；

BE[3: 为字节使能信号，对应原理图中的TBE0n、TBE1n、TBE2n、TBE3n 0]

ARDY：异步存储器数据就绪信号；

AOE/SDRAS/SSOE: 为异步存储器读出使能信号/SDRAM行选通信号/SBSRAM 读出使能信号, 对应原理图中的TSDRASn网络；

ARE/SDCAS/SSADS：为异步存储器读使能信号/ SDRAM列选通信号/ SBSRAM地址选通信号, 对应原理图中的TSDCASn网络；

AWE/SDWE/SSWE:为异步存储器写使能信号/SDRAM写使能信号/ SBSRAM写使能信号, 对应原理图中的TSDWEn网络；

HOLD: EMIF 总线保持请求信号；

HOLD:EMIF 总线已保持确认信号；

BUSREQ： EMIF 总线请求标志信号。

本开发板中，DSP与外部存储器件的通信主要通过EMIF接口总线来完成（如图2.6），U10（MT48LC4M32B2）为1Mx32x4Banks共128Mbits的SDRAM，配置为DSP的CE0空间, 地址范围为0x80000000-0x81000000，其地址总线、数据总线与控制线与DSP接口实现无缝连接。SDRAM行列地址的配置参考如表2-6：

表2-6

图2.6

U9（39VF6401）为4Mx16bit的FLASH，接在DSP的CE1空间，地址范围为0x90000000-0x90800000，因DSP地址总线只有TEA21～T2 20根地址线，因此FLASH地址空间需通过CPLD进行扩展，实际上对于保存DSP代码及存储导航电文等等，39VF1601存储空间大小已经足够了，而它与DSP的地址总线刚好匹配，因此不需要进行地址扩展。对FLASH进行写操作时，首先需要对它进行擦除之后才能写操作，而这中间涉及到擦除和写的命令控制字，具体参考39VF1601的数据手册。

在使用EMIF接口访问外部存储器件时，根据外部存储器件的特性，还需要配置相关的寄存器GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT等，具体的配置参数请参考相关数据手册。

此外，DSP地址总线分别挂在CPLD和FPGA的IO口上，DSP的低16位数据总线挂在CPLD上，DSP的32位数据总线挂在FPGA上。设计当中考虑CPLD固化一段加载代码，通过USB接口取得固化DSP和FPGA的代码保存入FLASH中，实现板上程序的在线更新功能。

三、FPGA（EP2C70F672C8）部分

FPGA的JTAG和AS的配置电路如图2.7，AS配置芯片采用EPCS16，这里需要注意的是FPGA的时钟接口，其内部的PLL输入需要专用时钟引脚输入。

图2.7

FPGA与DSP、SRAM、USB及外围射频板的接口通过IO的配置来完成（如图2.8），开发当中只需找到它们之间的连接关系即可。

图2.8

四、USB2.0（CY7C68013）接口部分

USB2.0接口采用CY7C68013-56接口芯片，它的外围电路简单，其16位数据FIFO总线及各控制线连线引到CPLD和FPGA的IO口上（如图29），方便可编程芯片对其数据传输进行控制。而与计算机的接口通过USB2.0接口线与一四芯USB插座相连。

图2.9

USB接口通常采用异步读写方式进行数据传输，图2.10分别是其从FIFO模式异步读写时序

图2.10(1)从FIFO异步读

图2.10(2)从FIFO异步写

此外，详细的开发文档参考CY7C68013的数据手册及FX2 TechRefManual 资料。

五、时钟管理部分

时钟管理部分电路如图2.11.

图2.11

U13为-20o C~+70o C稳定度1ppm的10MHz准正弦输出温补晶振，通过U12（AD8012）的整形和放大之后给入锁相环ICS525，ICS525时钟频率输入输出关系为