FPGA任意倍数分频Verilog程序

module m1k(rst_n,clk,k,clkk); inputrst_n;

inputclk;

input [3:0] k;

reg clk1;

reg clk2;

outputclkk;

reg [3:0] k1;

reg [3:0] k2;

always@(negedgerst_n or posedgeclk) begin

if(~rst_n)

begin

k1 <= 4'b0;

clk1 <= 1'b0;

end

else

begin

if(k1==(k-1))

clk1 <= ~clk1;

if(k1==((k>>1)-1'b1))

clk1 <= ~clk1;

if(k1==k-1)

k1 <= 4'b0000;

else

k1 <= k1+4'b0001;

end

end

always@(negedgerst_n or negedgeclk) begin

if(~rst_n)

begin

k2 <= 4'b0;

clk2 <= 1'b0;

end

else

begin

if(k2 == k-1)

k2 <= 4'b0000;

else

k2 <= k2+4'b0001;

if(k2==k-1)

clk2 <= ~clk2;

if(k2==((k>>1)-1'b1))

clk2 <= ~clk2;

end

end

assignclkk = (k%2)?clk1&clk2:clk1; endmodule

Verilog各种倍分频器设计

module odd_division(clk,rst,count,clk_odd); /*count没必要放在端口中，这里只是为了仿真时观察*/ input clk,rst; output clk_odd; output[3:0] count; reg clk_odd; reg[3:0] count; parameter N = 6; /*6分频* / always @ (posedge clk) if(! rst) begin count <= 1'b0; clk_odd <= 1'b0; end else if ( count < N/2-1) begin count <= count + 1'b1; end else begin count <= 1'b0; clk_odd <= ~clk_odd; end endmodule 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到N－1）/2进行输出时钟翻转，然后经过（N+1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N计数，到和上升沿过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。 module even_division(clk,rst,count1,count2,clk_even); /*count1，count2没必要放在端口中，这

里只是为了仿真时观察*/ input clk,rst; output[3:0] count1,count2; output clk_even; reg[3:0] count1,count2; reg clkA,clkB; wire clk_even,clk_re; parameter N = 5; /*5分频*/ assign clk_re = ~clk; assign clk_even = clkA | clkB; always @(posedge clk) if(! rst) begin count1 <= 1'b0; clkA <= 1'b0; end else if(count1 < (N - 1)) begin count1 <= count1 + 1'b1; /*这里是非阻塞赋值是先执行了下面的IF判断，最后才赋的值。最初看这程序时没注意，想了好半天*/ if(count1 == (N - 1)/2) begin clkA <= ~clkA; end end else begin clkA <= ~clkA;

基于FPGA的Verilog HDL数字钟设计 -

基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。

数字电路时钟设计verilog语言编写--

电子线路设计与测试 实验报告 一、实验名称 多功能数字钟设计 二、实验目的 1.掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法；

4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计。 三、设计内容及要求 1．基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 2.扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz 信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间为23时58分。 3.选做内容 任意时刻闹钟（闹钟时间可设置）。 自动报整点时数。 四．系统框图与说明 数字钟框图

1.数字钟电路系统由主体电路和扩展电路两大部分所组成。 2.秒计数器计满60后向分计数器进位，分计数器计满60后向小时计数器进位，小时计数器按照“24进制”规律计数。 3.计数器的输出经译码器送显示器。 五．设计步骤 1.列写多功能数字钟设计--层次结构图 2.拟定数字钟的组成框图，在Max+Plus II软件中，使用Verilog语言输入，采用分层次分模块的方法设计电路； 3.设计各单元电路并进行仿真； 4.对数字钟的整体逻辑电路图，选择器件，分配引脚，进行逻辑综合； 5.下载到Cyclone II FPGA实验平台上，实际测试数字钟的逻辑功能。

六．Verilog代码 //24进制时钟, 具有计时、校时、仿广播电台正点报时、固定时刻定时，任意时刻闹钟等功能 module clock_main(LED_Hour,LED_Minute,LED_Second,Alarm,CP_1KHz,Jsh_Min_key,Jsh_Hour_ke y,Set_Hour_key,Set_Min_key,Show,Ctrl_Bell); input CP_1KHz;//定义输入时钟 input Jsh_Min_key,Jsh_Hour_key;//定义校时按键 input Set_Hour_key,Set_Min_key;//定义闹钟定时按键 input Show; //定义显示模式按键 input Ctrl_Bell;//定义闹钟铃声控制 output [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量 wire [7:0]LED_Hour,LED_Minute,LED_Second;//定义输出变量类型 wire [7:0]Hour,Minute,Second; wire [7:0]Set_Hour_Out,Set_Min_Out; wire Out_1Hz,Out_500Hz;//定义分频模块输出变量类型 reg Alarm_Ring,Alarm_Clock_1KHz;//定义仿广播电台报时和固定时刻定时铃声 output Alarm;//蜂鸣器输入 supply1Vdd; wire Alarm_Clock;//任意时刻闹钟闹铃 wire MinL_EN,MinH_EN,Hour_EN;//定义中间变量类型 //分频 fre_dividerFD0(Out_1Hz,Out_500Hz,Vdd,Vdd,CP_1KHz); //正常计时 counter10 U1(.Q(Second[3:0]),.nCR(Vdd),.EN(Vdd),.CP(Out_1Hz)); counter6 U2(.Q(Second[7:4]),.nCR(Vdd),.EN(Second[3:0]==4'h9),.CP(Out_1Hz)); assignMinL_EN=Jsh_Min_key?Vdd:(Second==8'h59); assign MinH_EN=(Jsh_Min_key&&(Minute[3:0]==4'h9))||(Minute[3:0]==4'h9)&&(Second==8'h59 ); counter10 U3(.Q(Minute[3:0]),.nCR(Vdd),.EN(MinL_EN),.CP(Out_1Hz)); counter6 U4(.Q(Minute[7:4]),.nCR(Vdd),.EN(MinH_EN),.CP(Out_1Hz)); assign Hour_EN=Jsh_Hour_key?Vdd:((Minute==8'h59)&&(Second==8'h59)); counter24 U5(Hour[7:4],Hour[3:0],Vdd,Hour_EN,Out_1Hz); //仿广播电台正点报时 baoshi BS1(Alarm_Ring,Minute,Second,Out_500Hz,CP_1KHz);//在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点 //固定时刻定时

用Verilog语言实现任意整数分频器

用Verilog语言实现任意整数分频器 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计水平和理解程度。下面讲讲对各种分频系数进行分频的方法：第一，偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。电路上只需一个D触发器和一个非门即可实现，Q(n+1)=D，D=~Q(n),clk_out=Q(n+1) . 第二，奇数倍分频：奇数倍分频常常在论坛上有人问起，实际上，奇数倍分频有两种实现方法： 占空比为非50%的三分频时钟，完全可以通过计数器来实现，如进行三分频，通过待分频时钟上升沿触发计数器进行模三计数，当计数器计数到邻近值进行两次翻转，比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。即是在计数值在邻近的1和2进行了两次翻转。这样实现的三分频占空比为1/3或者2/3。 module three(clk_in,rst,clk_out); // 三倍频 inputclk_in,rst; output clk_out; reg clk_out; reg [1:0] count; always @(negedgerst or posedgeclk_in) begin if(rst==0) begin count<=0; clk_out<=0; end else begin count<=count+1; if(count==1) clk_out<=~clk_out; else if(count==2) begin clk_out=~clk_out; count<=0; end end end endmodule 仿真图 另一种实现： module div3(CLKIN,CLKOUT,RESETn); //依然是三倍频 inputCLKIN,RESETn;

Verilog HDL数字时钟课程设计

课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日

目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)

实验六--Verilog设计分频器计数器电路答案

实验六 Verilog设计分频器/计数器电路 一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。 二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock周期的高电平），文件命名为fenpinqi10.v。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK（上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为couter10.v。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为couter8.v。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk上升沿有效，文件命名为mcout5.v。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。 三、实验步骤 实验一：分频器 1、建立工程

(完整版)Verilog实现的基于FPGA的五层楼电梯运行控制逻辑毕业设计论文

五层楼电梯运行控制逻辑设计 摘要：电梯是高层建筑不可缺少的运输工具，用于垂直运送乘客和货物，传统的电梯控制系统主要采用继电器，接触器进行控制，其缺点是触点多，故障率高、可靠性差、维修工作量大等，本设计根据电梯自动控制的要求利用Verilog语言编写并完成系统设计，在利用软件仿真之后，下载到了FPGA上进行硬件仿真。FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了之前的可编程器件门电路数有限及速度上的缺点。 关键词：电梯控制FPGA Verilog软件设计硬件设计 在当今社会，随着城市建设的不断发展，高层建筑的不断增多，电梯作为高层建筑中垂直运行的交通工具已与人们的日常生活密不可分。目前电梯控制系统主要有三种控制方式：继电路控制系统（早期安装的电梯多位继电器控制系统），FPGACPLD [1] 的控制系统、微机控制系统。继电器控制系统由于故障率高、可靠性差、控制方式不灵活以及消耗功率大等缺点，目前已逐渐被淘汰，而微机控制系统虽在智能控制方面有较强的功能，但也存在抗扰性差，系统设计复杂，一般维修人员难以掌握其维修技术等缺陷。而FPGACPLD控制系统由于运行可靠性高，使用维修方便，抗干扰性强，设计和调试周期较短等优点 [2] ，倍受人们重视等优点，已经成为目前在电梯控制系统中使用最多的控制方式，目前也广泛用于传

统继电器控制系统的技术改造。 随着现代化城市的高度发展，每天都有大量人流及物流需要输送，因此在实际工程应用中电梯的性能指标相当重要，主要体现在：可靠性，安全性，便捷快速性。电梯的可靠性非常重要，直接或间接的影响着人们的生产，生活，而电梯的故障主要表现在电力拖动控制系统中，因此要提高可靠性也要从电力拖动控制系统入手。 本次设计尝试用Verilog实现电梯控制器部分，进行了多层次的电梯控制，也进行了软件及硬件上的仿真验证，时序分析以保证设计的正确。在设计中先用软件进行模拟仿真，然后又下载到FPGA开发板上进行硬件仿真，以确保设计的正确性。 1电梯的设计分析 1.1 系统的需求分析及系统描述 设计一个电梯运行控器，该电梯有5层楼，设计的电梯调度算法满足提高服务质量、降低运行成本的原则；电梯的内部有一个控制面板,它负责按下请求到的楼层,并且显示当前尚未完成的目的地请求,当到达该楼层以后自动撤销本楼层的请求,即将面板灯熄灭；除1层和5层分别只有上和下按钮外，其余每个楼层（电梯门口旁）的召唤面板都有两个按钮，分别指示上楼和下楼请求。当按下后，对应按钮灯亮。如果电梯已经到达该楼层，按钮灯熄灭；电梯的外部面板会显示电梯当前所在的楼层,及上行还是下行(暂停显示刚才运行时的状态)；电梯向一个方向运行时，只对本方向前方的请求进行应答，直到本方向前方无请求时，才对反方向的请求进行应答。当前内部控制面板上有的请求,只要经过所在楼层均会立即响应.

基于VerilogHDL设计的数字时钟

深圳大学考试答题纸 (以论文、报告等形式考核专用) 二○18 ～二○19 学年度第一学期 课程编 1602080001 课程名称 号 学 姓名李思豪专业年级电子科学与技术16级1班号 题目：基于Verilog HDL设计的数字时钟 摘要：本文利用Verilog HDL语言自顶向下的设计方法设计多功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Altera QuartusⅡ 6.0和cyclnoe II EP2C35F672C6完成综合、仿真。此程序通过下载到FPGA芯片后，可应用于实际的数字钟显示中 关键词：Verilog HDL；硬件描述语言；FPGA

目录 一、实验任务 (3) 实验目的 (3) 实验要求 (3) 二、设计思路 (3) 三、实验结果 (10) 四、总结与收获 (14)

一、实验任务 实验目的 1.深入了解基于quartus ii工具的复杂时序逻辑电路的设计。 2.理解并熟练利用EDA工具进行综合设计。 3.熟练掌握芯片烧录的流程及步骤。 4.掌握Verilog HDL 语言的语法规范及时序电路描述方法。 实验要求 设计一个带秒表功能的24 小时数字钟，它包括以下几个组成部分： ①显示屏，由6 个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒表时间； ②复位键复位所有显示和计数 ③设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置 ④秒表键，用于切换成秒表功能 基本要求 (1) 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上显示当前时间。 (2) 秒表功能：设置时间，进行倒计时功能 (3) 设置新的计时器时间：按下设置键后，用户能通过时分秒三个消抖按键对时间进行设置。 二、设计思路 1、总原理框图：

基于FPGA的verilog的电子密码锁设计

一、概述 1.1 电子密码锁的现状 随着我国对外开放的不断深入，高档建筑发展很快，高档密码锁具市场的前景乐观。我国密码锁具行业对密码锁具高新技术的投入正逐年增大，高档密码锁的市场需求也逐年增加。在安防工程中，锁具产品是关系到整个系统安全性的重要设备，所以锁具产品的优劣也关系了整个安防工程的质量和验收。 目前，市场上比较先进的智能电子密码锁分别有：IC卡电子密码锁、射频卡式电子密码锁、红外遥控电子密码锁、指纹识别电子密码锁和瞳孔识别电子密码锁等。IC卡电子密码锁成本低，体积小，卡片本身无须电源等优点占领了一定的市场份额，但是由于有机械接触，会产生接触磨损，而且使用不太方便，在一定程度上限制了它的应用；射频卡式电子密码锁是非接触式电子密码锁，成本也不太高，体积跟IC卡密码锁相当，卡片使用感应电源，重量很轻，技术成熟，受到了广泛的欢迎，但是与IC卡电子密码锁相比，成本偏高；指纹识别电子密码锁和瞳孔识别电子密码锁可靠性很高，安全性是目前应用系统中最高的，但是成本高昂，还没进入大众化使用阶段。 在国外，美国、日本、德国的电子密码锁保密性较好，并结合感应卡技术，生物识别技术，使电子密码锁系统得到了飞跃式的发展。这几个国家的密码锁识别的密码更复杂，并且综合性比较好，已经进入了成熟期，出现了感应卡式密码锁，指纹式密码锁，虹膜密码锁，面部识别密码锁，序列混乱的键盘密码锁等各种技术的系统，它们在安全性，方便性，易管理性等方面都各有特长，新型的电子密码锁系统的应用也越来越广。 基于FPGA的电子密码锁是新型现代化安全管理系统，它集微机自动识别技术和现代安全管理措施为一体，它涉及电子，机械，计算机技术，通讯技术，生物技术等诸多新技术。它是解决重要部门出入口实现安全防范管理的有效措施，适用各种场合，如银行、宾馆、机房、军械库、机要室、办公间、智能化小区、工厂、家庭等。 在数字技术网络技术飞速发展的今天，电子密码锁技术得到了迅猛的发展。它早已超越了单纯的门道及钥匙管理，逐渐发展成为一套完整的出入管理系统。它在工作环境安全、人事考勤管理等行政管理工作中发挥着巨大的作用。在该系统的基础上增加相应的辅助设备可以进行电梯控制、车辆进出控制，物业消防监控、餐饮收费、私家车库管理等，真正实现区域内一卡智能管理。

基于verilog数字秒表的设计实现

生产实习报告 班级：通信13-2班 姓名：闫振宇 学号： 成绩： 电子与信息工程学院 信息与通信工程系

基于verilog数字秒表的设计实现 1. 概述 硬件描述语言HDL ( HardwareDescription Langyage) 是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计这里用这种语言可以从上层倒下层逐层描述自设计思想用一系列分层的模块来表示极其复杂的数字系统，然后用EDA 工具逐层验证，把其中需要为具体物理电路的模块组合由自动综合工具转换到门级电路网表。Verilog HDL 是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。使用VERILOG 进行系统设计时采用的是从顶至下的设计，自顶向下的设计是从系统机开始巴西同划分为若干个基本单元，然后再把每个单元划分为下一层的基本单元，这样下去直到可以直接用EDA 元件库中的基本元件来实现为止。 2. 设计目的及要求 a.有源晶振频率：50MHZ； b.测试计时范围：00’00”00 ~ 59’59”99，显示的最长时间为59分59 秒； c.数字秒表的计时精度是10ms； d.显示工作方式：六位BCD七段数码管显示读数，两个按钮开关（一个按钮使秒表复位，另一个按钮控制秒表的启动/暂停）。 3.设计原理 秒表的逻辑结构较简单，它主要由四进制计数器、十六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止、启动以及清零复位。 秒表有共有6个输出显示，其中6个显示输出数据，分别为百分之一秒、十分之一秒、

verilogHDL分频器(奇数分频和偶数分频)

module clk_div( //-----------input----------- iCLK, div, //-----------output---------- oCLK ); //-----------input----------- parameter WIDE=14; input iCLK; input[WIDE-1:0]div; //-----------output----------- output oCLK; wire oCLK_odd; wire oCLK_even; assign oCLK=div[0]?oCLK_odd:oCLK_even; div_odd DUTo (.iCLK(iCLK),.oCLK(oCLK_odd),.div(div)); div_even DUTe (.iCLK(iCLK),.oCLK(oCLK_even),.div(div)); endmodule // odd module div_odd( //--------input-------- iCLK, div, //--------output-------- oCLK ); //--------input-------- parameter WIDE=14; input iCLK; input[WIDE-1:0]div; //--------output-------- output oCLK; reg outCLK;

/* =========================== solve 1 =========================== reg cout; reg[WIDE-1:0] cnt; initial cnt=0; wire inCLK; reg cc; initial cc=0; always @(posedge cout) cc<=~cc; assign inCLK = iCLK^cc; always @(posedge inCLK) begin if(cnt<(div[WIDE-1:1])) begin cnt<=cnt+1; cout<=1'b0; end else begin cnt<=0; cout<=1'b1; end end always @(negedge iCLK) outCLK <= cout; assign oCLK=cc; */ //======================== //solve 2 //======================== reg[WIDE-1:0] cnt_a; initial cnt_a=0; reg[WIDE-1:0] cnt_b; initial cnt_b=0; reg cout_a;

基于FPGA的VerilogHDL数字钟设计

基于FPGA的Verilog-HDL数字钟设计--

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基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接

8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； 设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。 三、实验设计 功能说明：实现时钟，时间校时，闹铃定时，秒表计时等功能 1.时钟功能：完成分钟/小时的正确计数并显示；秒的显示用LED灯的闪烁做指示； 时钟利用4位数码管显示时分； 2.闹钟定时：实现定时提醒及定时报时，利用LED灯代替扬声器发出报时声音； 3.时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整； 4.秒表功能：利用4个数码管完成秒表显示：可以实现清零、暂停并记录时间等功能。 秒表利用4位数码管计数； 方案说明：本次设计由时钟模块和译码模块组成。时钟模块中50MHz的系统时钟clk分频产

多功能数字钟设计Verilog语言编写

多功能数字钟设计 院系：电光学院 班级：*** 学号： *** 姓名： *** 指导老师：*** 时间：2010.4.20.

摘要：利用QuartusII软件设计一个数字钟，利用模块化的程序设计思想，核心 模块均采用Verilog语言编写（译码显示模块采用原理图设计），软件仿真调试编译成功后，再下载到SmartSOPC实验系统中。经过硬件测试，查找软件设计缺陷，并进一步完善软件，最终设计得到较为满意的多功能数字钟。 关键词：QuartusII; 多功能数字钟; 模块化; Verilog; 可编程; Abstract:Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of Verilog language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords:QuartusII; digital bell; blocking method; VHDL; programmable; hardware 目录 设计内容简介 (3) 设计要求说明 (3) 方案论证（整体电路设计原理） (3) 各子模块设计理 (5) 分频模块： (5) 计数模块： (7) --校准模块程序实现： (8) --秒计数模块程序实现： (9) --分计数模块程序实现： (10) --时计数模块程序实现： (10) 整点报时模块： (12) 闹钟设定模块： (13) --闹钟调节模块程序实现： (14) --输出信号选择模块程序实现： (14) 彩铃模块： (15) 译码显示模块： (18) 万年历模块： (19) --日计数模块程序设计： (20) --月计数模块程序设计： (23) --年计数模块程序设计： (23) --万年历波形仿真结果： (25) 结论： (26) 实验感想： (26) 附图： (27)

分频器的verilog hdl语言

分频器的verilog HDL描述（转） 分频器,在许多涉及时序的电路设计中都会用到,在这里,我转载某位高人的文章,关于分频器的设计 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 module odd_division(clk,rst,count,clk_odd); input clk,rst; output clk_odd; output[3:0] count; reg clk_odd; reg[3:0] count; parameter N = 6; always @ (posedge clk) if(! rst) begin count <= 1'b0; clk_odd <= 1'b0; end else if ( count < N/2-1) begin count <= count + 1'b1; end else begin

clk_odd <= ~clk_odd; end endmodule 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N－1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的模N 计数，到和上升沿过（N-1）/2时，输出时钟再次翻转生成占空比非50%的奇数n分频时钟。两个占空比非50%的n分频时钟相或运算，得到占空比为50%的奇数n分频时钟。 module even_division(clk,rst,count1,count2,clk_even); input clk,rst; output[3:0] count1,count2; output clk_even; reg[3:0] count1,count2; reg clkA,clkB; wire clk_even; parameter N = 5; assign clk_re = ~clk; assign clk_even = clkA | clkB; always @(posedge clk) if(! rst) begin count1 <= 1'b0; clkA <= 1'b0; end else

任意分频Verilog实现

1. 偶数倍（2N）分频 使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N-1时，输出时钟进行翻转， 同时给计数器一复位信号使之从0开始重新计数，以此循环即可。偶数倍分频原理示意图见图1。 2. 奇数倍（2N+1）分频 （1）占空比为X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。取0至2N-1之间一数值X(0，当计数器时钟上升沿从0开始计数到X值时输出时钟翻转一次，在计数器继续计数达到2N 时，输出时钟再次翻转并对计数器置一复位信号，使之从0开始重新计数，即可实现。 （2）占空比为50％的分频，设计思想如下：基于（1）中占空比为非50％的输出时钟在输入时钟的上升沿 触发翻转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别在与（1）中对应的下降沿触发翻转，输出的时钟与（1）中输出的时钟进行逻辑或，即可得到占空比为50％的奇数倍分频时钟。当然其 输出端再与偶数倍分频器串接则可以实现偶数倍分频。奇数倍分频原理示意图见图2。（这也是许多公司常出的面试题，^_^，是不是很简单？） 3. N-0.5倍分频 采用模N计数器可以实现。具体如下：计数器从0开始上升沿计数，计数达到N-1上升沿时，输出时钟需翻转，由于分频值为N-0.5，所以在时钟翻转后经历0.5个周期时，计数器输出时钟必须进行再次翻转，即当 CLK为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N而复位为0重新开始计数同时输出时钟翻转。这个过程所要做的就是对CLK进行适当的变换，使之送给计数器的触发时钟每经历N-0.5个周期就翻转一次。N-0.5倍：取N=3，分频原理示意图见图3。 对于任意的N＋A/B倍分频（N、A、B∈Z，A≦B） 分别设计一个分频值为N和分频值N＋1的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现 的次数，从而获得所需要的小数分频值。可以采取如下方法来计算个子出现的频率： 设N出现的频率为a，则N×a＋（N+1）×（B-a）＝N×B＋A 求解a＝B-A; 所以N＋1出现的频率为 A.例如实现7＋2/5分频，取a为3，即7×3＋8×2就可以实现。但是由于这种小数分频输出的时钟脉冲抖动很大， 现实中很少使用。 通常实现偶数的分频比较容易，以十分频为例: always @( posedge clk or posedge reset) if(reset) begin k<=0; clk_10<=0; end else if(k==4) begin k<=0;

基于FPGA的SDRAM实验Verilog源代码

// megafunction wizard: %ALTPLL% // GENERATION: STANDARD // VERSION: WM1.0 // MODULE: altpll // ============================================================ // File Name: clk_ctrl.v // Megafunction Name(s): // altpll // // Simulation Library Files(s): // altera_mf // ============================================================ // ************************************************************ // THIS IS A WIZARD-GENERATED FILE. DO NOT EDIT THIS FILE! // // 11.0 Build 208 07/03/2011 SP 1 SJ Full Version // ************************************************************ //Copyright (C) 1991-2011 Altera Corporation //Your use of Altera Corporation's design tools, logic functions //and other software and tools, and its AMPP partner logic //functions, and any output files from any of the foregoing //(including device programming or simulation files), and any //associated documentation or information are expressly subject //to the terms and conditions of the Altera Program License //Subscription Agreement, Altera MegaCore Function License //Agreement, or other applicable license agreement, including, //without limitation, that your use is for the sole purpose of //programming logic devices manufactured by Altera and sold by //Altera or its authorized distributors. Please refer to the //applicable agreement for further details. // synopsystranslate_off `timescale 1 ps / 1 ps // synopsystranslate_on moduleclk_ctrl ( areset, inclk0, c0, c1, c2,

实验六Verilog设计分频器计数器电路答案

实验六V e r i l o g设计分频器/计数器电路 一、实验目的 1、进一步掌握最基本时序电路的实现方法； 2、学习分频器/计数器时序电路程序的编写方法； 3、进一步学习同步和异步时序电路程序的编写方法。 二、实验内容 1、用Verilog设计一个10分频的分频器，要求输入为clock（上升沿有效），reset（低电平复位），输出clockout为4个clock周期的低电平，4个clock 周期的高电平），文件命名为。 2、用Verilog设计一异步清零的十进制加法计数器，要求输入为时钟端CLK （上升沿）和异步清除端CLR（高电平复位），输出为进位端C和4位计数输出端Q，文件命名为。 3、用Verilog设计8位同步二进制加减法计数器，输入为时钟端CLK（上升沿有效）和异步清除端CLR（低电平有效），加减控制端UPDOWN，当UPDOWN 为1时执行加法计数，为0时执行减法计数；输出为进位端C和8位计数输出端Q，文件命名为。 4、用VERILOG设计一可变模数计数器，设计要求：令输入信号M1和M0控制计数模，当M1M0=00时为模18加法计数器；M1M0=01时为模4加法计数器；当M1M0=10时为模12加法计数器；M1M0=11时为模6加法计数器，输入clk 上升沿有效，文件命名为。 5、VerilogHDL设计有时钟时能的两位十进制计数器，有时钟使能的两位十进制计数器的元件符号如图所示，CLK是时钟输入端，上升沿有效；ENA是

时钟使能控制输入端，高电平有效，当ENA=1时，时钟CLK才能输入；CLR 是复位输入端，高电平有效，异步清零；Q[3..0]是计数器低4位状态输出端，Q[7..0]是高4位状态输出端；COUT是进位输出端。 三、实验步骤 实验一：分频器 1、建立工程 2、创建Verilog HDL文件 3、输入10分频器程序代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析 由仿真结果可以看出clockout输出5个clock周期的低电平和5个clock 的高电平达到10分频的效果，设计正确。 实验二：十进制加法计数器（异步清零） 1、建立工程 2、创建Verilog HDL文件 3、输入加法计数器代码并保存 4、进行综合编译 5、新建波形文件 6、导入引脚 7、设置信号源并保存 8、生成网表 9、功能仿真 10、仿真结果分析