简述锁相环
南京机电职业技术学院
毕业设计(论文)
题目 40MHz简易锁相环的设计
系部电子工程系专业电子信息技术工程
姓名王鑫学号 G1210145
指导教师吕彬森
2015 年 04 月09日
摘要
在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。
本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。
关键词：锁相环；鉴相器；压控振荡器
Abstract（外语专业的需要）
【英文摘要正文输入】
In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications.
This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop.
Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband
目录
摘要.............................................................................................................................. I I ABSTRACT（外语专业的需要）............................................................................... I 目录............................................................................................................................... I 1引言............................................................................................ 错误！未定义书签。2锁相环的简述............................................................................ 错误！未定义书签。
2.1锁相环的分类 (1)
2.2锁相环的基本结构和原理 (1)
2.3锁相环的应用 (2)
3.锁相环路的稳定性分析 (8)
4锁相环的电路设计与仿真 (10)
4.1频率合成器 (10)
4.2单片机 (11)
4.3环路滤波器 (11)
4.4运算放大器 (11)
4.5压控振荡器 (12)
4.6锁相环设计仿真 (12)
5总结与展望 (13)
致谢 (14)
参考文献....................................................................................... 错误！未定义书签。
1 引言
锁相技术是一种相位负反馈技术，锁相环电路具有极其优良的性能，它的主要特点是：锁定时无剩余偏差、具有良好的窄带载波跟踪性能、具有良好的宽带调制跟踪性能、门限性能好等，因此锁相环电路在电子系统中得到了广泛的应用[1] ，特别是无线通信领域。通常在设计收发信机时，对于比较低的频率信号，很容易用晶体振荡器实现，但对于类似410MHz 的高频信号，用晶体振荡器不易实现，所以我们采用锁相环(PLL)频率合成的方法来产生。本文从锁相环的原理开始分析，重点研究了锁相环的稳定性，从中给出了设计410MHz 锁相环的设计思路和电路实现方法。
2 锁相环的简述
2.1锁相环的分类
锁相环可分为模拟锁相环和数字锁相环。
主要有3种锁相环器件：
模拟：低频LM567（NE567）、高频NE564
数字：CD4046
此外，由于模拟锁相环与数字锁相环在原理上的区别不是很大，因此我们以数字锁相环为主来论述锁相环的基本原理。
2.2锁相环的基本结构和原理
锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PD）、压控振荡器（VCO）、环路滤波器(LF)三部分组成，如图2.1所示。
图1 锁相环的基本组成
1
压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致[2]。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO 输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
鉴相器是相位比较装置，它比较输入信号和压控振荡器输出信号的相位，输出反映了输入参考信号与VCO输出信号之间的相位差信息。模拟锁相环输出两信号相位差的误差电压，数字鉴相器输出两信号相位差的脉冲信号。环路滤波器是一个低通滤波器，它滤除相差信号中的高频成分和噪声后，得到压控电压，以保证环路所要求的性能，增加环路的稳定性。压控电压去控制压控振荡器VCO，压控振荡器是一个电压－频率转换器。压控电压使VCO输出频率向输入信号频率靠拢，直至频差消失，相位锁定。凡环路中部分电路采用数字电路者（如数字鉴相器、分频器等），就称为部分数字环。全数字环中，环路要处理的是数字信号，采用数字滤波的方法。数字锁相环可分为数字逻辑电路式的锁相环和数字信号处理式的锁相环。
一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路
滤波器和本地振荡器等基本部件构成，区别是数字锁相环全部采用数字电路。具
体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。一般的数字鉴相器多采用异或逻辑及其变形。数字环路滤波器一般采用可变计数器。NCO 一般使用DDS来产生。分频器则采用数字逻辑或计数器来完成。
2.3锁相环的应用
2.3.1在空间技术中的应用——窄带跟踪接收机（锁相接收机）
锁相接收机是一种具有窄带跟踪性能的接收机。主要用于空间技术中的测速与测距，来确定飞行器的运行轨道。由于飞行器发射功率小，通信距离远，所以收到的信号极其微弱。另外，考虑到信号有多普勒频移以及振荡器产生的频率漂移，接收机的中频通带又必须足够宽，这样，接收机解调器前的信噪功率比必然相当低，一般在-10～-30dB左右。采用窄带锁相跟踪接收机由于它的带宽很窄，又能跟踪信号，因此，能大大提高接收机的信噪比。—般说来，可比普通接收机信噪比提高30～40dB，这一优点是很重要的。
图2是锁相接收机的简化框图。其工作过程如下：
图2 锁相接收机的简化框图
混频器输入信号电压为1()u t ，它是调频高频信号，中心频率为1ω，，它与外差本振信号2()u t 相混频，2()u t 频率为2ω，它是由压控振荡器频率2/M ω经M 次倍频后得到的。混频后输出的中频信号3()u t ，其中频频率为3ω,312ωωω=-，经中频放大器放大后在鉴相器内与下一个频率稳定的本地标准中频参考信号4()u t 进行相位比较，4()u t 的频率为4ω。如果两者的频率有偏差，鉴相器的输出电压()d u t 经环路滤波器滤波后就去调整压控振荡器的振荡频率，使混频器的输出频率被锁定在本地标准中频上，即34ωω=。由图可见，接收机的中频放大器设置在环路内部，依靠环路的跟踪作用，中频信号的频率将保持在调谐回路的中心。这样，中频放大器的通频带可以做得很窄（例如3～300Hz ），只需覆盖调频信号在载波频率固定情况下的占据频宽就够了。在载频因多普勒频移等原因产生较大漂移的情况下，由于窄带跟踪环路的作用，将使载频有漂移的已调信号频谱，经混频后仍能准确地落在中频通频带的中央，这就实现了窄带跟踪。在实际空间通信中，飞行器实际的多普勒频移产生的频率变化要比调频信号本身占据的频宽大得多，因而必须采用锁相环构成的窄带跟踪滤波器，才能使这种空间通信有满意的结果，这种窄带跟踪接收机的灵敏度很高，接收微弱信号的能力很强。
2.3.2在调制解调技术中的应用 <1> 锁相调频电路
应用图3所示的锁相环路调频器电路，可以获得载波频率稳定度很高的调频信号。实现PLL 调频的条件是，调制信号的频谱要处于环路低通滤波器通带之外，并且调制指数不能太大。这样，锁相环路实际上是载波跟踪环，调制信号不能通过低通滤波器，也就不能参与环路的交流反馈，因而调制信号对锁相环路没有影响，压控振荡器的中心频率被锁定在晶体振荡频率上。同时，调制信号加在压控振荡器上，对其中心频率进行调制，因此，输出调频信号的中心频率稳定度与晶振频稳度
有相同的数量级，而调频灵敏度则与VCO 的电压控制灵敏度相同，克服了直接调频中心频率稳定度不高的缺点。这种电路的缺点是调制频偏（或相偏）较小。为了保证调制器具有优良的低频调制特性，可用锁相环路构成一种所谓两点调制的宽带FM 调制器，这种调制器在很宽的调制频率范围内，频偏正比于调制信号。
图3 锁相环路调频器电路
<2> 锁相环路鉴频器
图4为锁相环路鉴频器原理框图。调频信号由鉴相器输入，如果环路滤波器的带
宽设计得足够宽，使鉴相器的输出电压能顺利通过，则压控振荡器在环路滤波器输出电压的控制下，其输出信号频率将跟踪输入调频信号频率的变化，也就是VCO 的输出是一个与输入调频信号具有相同调制规律的调频波，而环路滤波器的输出电压则正好就是调频信号解调出的调制信号电压。锁相环路鉴频器的优点是它的门限电平比普通鉴频器低。调制指数越高，门限改善的分贝数也越大。
图4锁相环路鉴频器原理框图
<3> 调幅信号的同步检波电路
边带的调幅信号要进行同步检波，必须先从己调信号中恢复出与载波信号同频同相的本地载波信号，用载波跟踪型锁相环就能获得本地载波信号。图5为锁相同步检波电路原理框图。由于压控振荡器输出信号与输入调幅波的载频分量之间有固定的/2π相移，因此，必须经过/2π移相器变成与已调波中载波分量同相的信号，此信号即为本地载波信号，与已调波信号共同加到同步检波器上，才能获得解调信号。
图5锁相同步检波电路
以上是用PLL 实现模拟信号的调制与解调，同样可以用PLL 实现数字调频、调相信号的调制与解调，最常见的是移频键控（FSK ）及移相键控信号的调制与解调。
2.3.3在稳频技术中的应用
利用锁相环路的频率跟踪特性，可实现分频、倍频、混频等频谱变换功能，并从而构成频率综合器与标准频率源。
<1> 锁相倍频电路
在窄带锁相环路压控振荡器输出到鉴相器的反馈支路中插入一个分频器就得到一个锁相倍频器，如图6所示。
图6锁相倍频电路框图
根据锁相原理，当环路输入信号锁定后，鉴相器的两个相位进行比较的输入信号的频率应该相等，即
/i o N ωω= o i N ωω=
这样就完成了锁相倍频的任务，倍频次数等于分频器的分频次数。若采用具有高分频次数的可变数字分频器，则锁相倍频电路可做成高倍频次数的可变倍频器。锁相倍频的优点是频谱纯度很纯，且倍频次数可做得很高。
<2> 锁相分频电路
如果在基本锁相环路的反馈通道中插入倍频器，就可组成基本的锁相分频电路，如图7所示。
图7 锁相分频电路框图
当环路锁定时，鉴相器输入信号角频率i ω与压控振荡器经倍频后反馈至鉴相器的信号角频率o N ω应相等，即
/o i N ωω=
<3> 锁相混频电路
锁相混频电路的框图如图8所示。在反馈通道中插入混频器和中频放大器。混频器加入本振信号()L u t ，其频率为L f ，因此混频器输出信号的频率为o L f f -，经中频放大器放大后加至鉴相器上。当环路锁定时，r o L f f f =-，即o L r f f f =±，这样环路就实现了混频作用。至于o f 是L r f f +还是取L r f f -，在环路滤波器带宽足够窄时，取决于VCO 输出频率o f 是高于还是低于L f ，当o f 高于L f 时，取
o L r f f f =+；低于L f 时，取o L r f f f =-。
图8 锁相混频电路的框图
<4> 频率合成器（频率综合器）
指能对频率进行加、减、乘、除运算，将一个或几个标准频率变成一系列标准频率信号的设备或装置为频率合成器。频率合成的方法有以下三种：第一种为直接频率合成法，它是利用混频器、倍频器、分频器及滤波器等来完成频率的加、减、乘、除四种运算。直接式频率合成器的优点是频率变换速度快、相位噪声小，但它的杂波大、硬件设备复杂、体积大、造价高。日前己很少采用。
第二种为锁相式频率合成法，是利用一个或几个锁相环来完成频率变换任务，其特点是体积小，性能好、价格低廉、已获得广泛应用。
第三种为直接数字式频率合成法（DDS），它利用计算机查阅表格上所存储的正弦波的取样值，再通过数模变换来产生模拟正弦信号，改变查表速度就可以变换频率。这种方法实际上是通过对相位的运算进行频率合成的。
3 锁相环路的稳定性分析
开环传递函数与环路滤波器的传递函数有关，因此当采用不同的环路滤波器时，其稳定性可能有变化。下面将介绍常见的低通滤波器[3]，并进行相应的稳定性分析。
3.1 采用一阶RC 滤波器及其稳定性分析关于一阶滤波器具体的电路结构
如图9 所示。
R
U
i (t) C U
(t)图9 简单RC 滤波器
环路的开环频率特性为：
对数幅频增益为：
对数相频特性为：
分析此相频，对于所有的0≤? < ∞，均有|φHo（?）<π|，所以此锁相环路一定是稳定的。
3.2 采用理想积分滤波器及其稳定性分析
运放构建的积分滤波器是一个二阶的低通滤波器，具体结构如图10所示。
R
2
C
R
1
U
i ( t ) U
( t )
图10 有源比例积分滤波
器
0 2 2
其开环频率特性为：
1
其开环传递函数在 S=0 处有一个二阶极点，在 S = ? j
τ 2
特性为：
处有一个零点。其对数幅频
20 log H
相频特性为：
( j ? ) = 20 log
K d K 0
+ 20
log
τ 1
1 + (? τ
) 2 ? 40 log ?
φ H 0
( j ? ) = ?π + tan ?1 ?τ 由于存在一个零点，使其相移特性全部都在 ? π 之上，所以环路一定是稳定
的。经过论证， 所有的一阶和二阶环路都是稳定的。对于三阶或更高阶的环路滤波器，其稳定度是有条件的，由于其分析比较复杂。
4 锁相环的电路设计与仿真
首先列出设计的锁相环的技术指标，具体见表1：
表1 锁相环的技
下面是锁相环的实现结构框图，见图11。
图11 锁相环具体实现结构框图
此锁相环的核心是频率合成器芯片ADF4116。使用单片机ATTINY26 对内部寄存器进行操作，设定参考分频器和程序寄存器分频比及其他工作状态。参考频率选择高稳定度
（±1PPM）的1MHz 温度补偿晶体振荡器，输入ADF4116 后首先经过参考分频器，分频后作为鉴相器的参考频率。鉴相器输出的电流大小反映了反馈频率和参考频率的差别，环路滤波器采用RC 三阶环路滤波器，由于压控振荡器的输入端的电压较大，而频率合成器输出电压小，所以选择了运算放大器芯片AD820 把误差电压信号放大，控制压控振荡器POS-535，输出信号即为40MHz 的本地振荡器信号。下面具体介绍锁相环的各个部分模块电路设计和仿真。
4.1频率合成器
在实际设计中，选择了ADI 公司的频率合成器[4]芯片AD4116，它集成了一个低噪声的数字鉴相器、一个可编程的分频器以及其它模块。另外可以通过简单的3-Wire 接口控制片内的寄存器，从而方便地控制芯片的工作状态。
图12 ADF4116 频率合成器电路图13 单片机电路
4.2单片机
选用Atmel 公司的ATTINY26 [5]对频率合成器进行控制，这个控制器已经够用，没有必要使用ATmega8/16 等比较高端的单片机[6]。具体原理图如图13所示。
4.3环路滤波器
环路滤波器的电路见图14所
示。
图14 环路滤波器电路
在本系统中，环路滤波器的主要作用就是衰减误差电压的高频分量，提高抗干扰能力。采用三阶环路滤波器，环路带宽2kHz。
由前面的分析知道，三阶环路是有条件稳定的，而本锁相环又需要加一级运放来放大误
差电压，因此以后设计中，可以将无源三阶滤波器和运放和二为一，采用二阶有源比例积分滤波器,既可以增加环路的稳定性，又可以有一定的高频增益，有利于环路的捕捉特性，又能够提供足够的电压驱动后级压控振荡器。
4.4运算放大器
图15 运算放大器电路图16压控振荡器电路
采用ADI 公司的运算放大器AD820，实际上是用运算放大器实现二阶的低通滤波器电路，它的使用可以增加系统的稳定性。
F r e q u e n c y (M H z )
A b s F r e q u e n c y E r r o r (H z )
P h a s e N o i s e (d B c /H z )
P h a s e E r r o r (d e g )
4.5压控振荡器
压控振荡器 POS-535 的实现电路如图 18，其主要技术指标如表 2。
当输出 40MHz 的信号输出时此时的调谐灵敏度是 2MHz/V ，同时调谐电压为0.8V 。
4.6锁相环设计仿真
下面我们用 ADI 公司仿真软件对锁相环进行性能仿真，具体见图 17，图 18，图 19 和 图 20 等仿真结果图，从图 17、图 19可以看出，输出信号的中心频率达到了 40MHz 的要 求，频率误差上也随着不断的锁定也逐渐趋于稳定，总之基本上达到了设计要求及相应的频 率稳定度的要求。对于实际的电路 PCB 制版和调试正在进行之中。
42 41 40 39 38 37 36 Frequency
50
100
150
200 250
Time (us)
Output Phase Error
50
100
150
200 250 Time (us)
图 17 输出频率－时间图
图 18 相位误差－时间图
10M 1M 100k 10k 1k 100 10 1
|Freq Error|
-100
-120 -140 -160 -180
Output Phase Noise
50
100
150
200 250
Time (us)
100 1k
10k
100k
1M 10M Frequency(Hz)
图 19 频率误差－时间图
图 20 相位噪声图
5总结与展望
本文分析了锁相环电路的基本组成和工作原理，着重从稳定性的角度出发，对40MHz 的锁相环电路进行设计，给出了锁相环的设计方法，并通过软件仿真及实际电路的设计和调试，最终完成了40MHz 锁相环的设计目标。
2014年7月，我开始了我的毕业论文工作，时至今日，论文基本完成。从最初的茫然，到慢慢的进入状态，再到对思路逐渐的清晰，整个写作过程难以用语言来表达。历经了几个月的奋战，紧张而又充实的毕业设计终于落下了帷幕。回想这段日子的经历和感受，我感慨万千，在这次毕业设计的过程中，我拥有了无数难忘的回忆和收获。
3月初，在与导师的交流讨论中我的题目定了下来，是：40MHz简易锁相环的设计。当选题报告，开题报告定下来的时候，我当时便立刻着手资料的收集工作中，当时面对浩瀚的书海真是有些茫然，不知如何下手。我将这一困难告诉了导师，在导师细心的指导下，终于使我对自己现在的工作方向和方法有了掌握。
在搜集资料的过程中，我认真准备了一个笔记本。我在学校图书馆，大工图书馆搜集资料，还在网上查找各类相关资料，将这些宝贵的资料全部记在笔记本上，尽量使我的资料完整、精确、数量多，这有利于论文的撰写。然后我将收集到的资料仔细整理分类，及时拿给导师进行沟通。
资料已经查找完毕，我开始着手论文的写作。在写作过程中遇到困难我就及时和导师联系，并和同学互相交流，请教专业课老师。在大家的帮助下，困难一个一个解决掉，论文也慢慢成型。
当我终于完成了所有任务后整个人都很累，但同时看着电脑荧屏上的毕业设计稿件我的心里是甜的，我觉得这一切都值了。这次毕业论文的制作过程是我的再学习，再提高的过程。在论文中我充分地运用了大学期间所学到的知识。
我不会忘记这难忘的几个月的时间。毕业论文的制作给了我难忘的回忆。在整个过程中，我学到了新知识，增长了见识。在今后的日子里，我仍然要不断地充实自己，争取在所学领域有所作为。
脚踏实地，认真严谨，实事求是的学习态度，不怕困难、坚持不懈、吃苦耐劳的精神是我在这次设计中最大的收益。我想这是一次意志的磨练，是对我实际能力的一次提升，也会对我未来的学习和工作有很大的帮助。
在此更要感谢我的导师和专业老师，是你们的细心指导和关怀，使我能够顺利的完成毕业论文。在我的学业和论文的研究工作中无不倾注着老师们辛勤的汗水和心血。老师的严谨治学态度、渊博的知识、无私的奉献精神使我深受启迪。从尊敬的导师身上，我不仅学到了扎实、宽广的专业知识，也学到了做人的道理。在此我要向我的导师致以最衷心的感谢和深深的敬意。
致谢
在论文完成之际，我首先向关心帮助和指导我的指导老师吕彬森老师表示衷心的感谢并致以崇高的敬意！老师，您辛苦了！
在课题研究中，得到了很多老师和同学们的帮助。与他们进行了多次有意的探讨和学术交流，从中得到了很多启发。对于他们能在工作之余帮助我，我表示由衷的感谢！
在学校的学习生活即将结束，回顾两年多来的学习经历，面对现在的收获，我感到无限欣慰。为此，我向热心帮助过我的所有老师和同学表示由衷的感谢!
特别感谢我的师兄以及师姐对我的学习和生活所提供的大力支持和关心!还要感谢一直关心帮助我成长的室友和同学
特别感谢同组的其他成员，在我们的共同努力和帮助下，才能如此顺利的完成论文的编写与实物的制作。衷心的感谢他们。
在我即将完成学业之际，我深深地感谢我的家人给予我的全力支持！
最后，衷心地感谢在百忙之中评阅论文和参加答辩的各位专家、教授!
参考文献
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[2]（美）加德纳．锁相环技术（第3 版）［M］．姚剑清．北京：人民邮电出版社，2007.11．
[3] Roland E.Best．锁相环设计、仿真与应用［M］．北京：清华大学出版社，2004.11．
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出版社，2005.11．
[6] 于正林．AVR 单片机原理及应用［M］．北京：国防工
业出版社，2009.1．
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Altera的FPGA_常见问题汇总
常见问题汇总 1. alt2gxb模块的每个发送端都需要一个高速的pll_inclk时钟（至少100M以上），请问这个时钟一定要从FPGA外面引进来吗？ 通常情况下一定要从FPGA外面引进来，首选是GXB模块的专用时钟引脚，或上下BANK 的专用时钟输入脚。时钟是至少60M以上。 2. 如果我一个FPGA里面有多个alt2gxb模块，是否能共用一个这样的输入时钟？ 可以。 3. gxb模块里面的Calibration clk 是干嘛用的，能不能不用它？ 校准内部匹配电阻用。此时钟可以内部提供，频率在10M到125M都可以，如果外部时钟不合适的话，甚至可以用逻辑来分频（比如参考钟是156M，内部触发器作个2分频就可以用了。 4. 用到gxb模块的bank的参考电压是否必须接1.5V？因为我看到资料上有3.3V的CML 和LVDS电平（附件里面的截图） gxb用1.5V 或 1.2V, 推荐客户用1.5V. 3.3v是用在别的普通bank的。 5. gxb模块的输入端如果平时不需要传数据，是否置0？还是需要我们在数据线上发送别的数据，是否gxb模块能自动发送同步码？ 平时可以置0，但在上电后，你必须首先发送对端接收侧的word aligner码型（通常用k28.5), 这是需要手工控制的。 6. LVDS模块没有同步码，做接收时好像没办法数据对其，比如8比特数据容易错开2、3位，我们现在是另外加逻辑把它调整过来的，请问有别的好的同步的方法吗 通常需要逻辑去进行word aligner操作，如同GXB一样。某些特定情况下可以预先知道边界。这个问题讨论过好多次了，所谓的特定情况你可以看STRATIX II手册（不是Stratix II GX 手册），搜索“Differential I/O Bit Position” 7.请问在alt2gxb模块，有两个时钟：pll_inclk和cali_clk，手册上说cali_clk要求不是很高，可以用计数器产生，那么输入的并行数据txdata_in应该用哪个时钟锁存呢？ cali_clk仅用于校准内部匹配电阻用的状态机，跟业务是完全独立的。txdata_in应该用 tx_clkout锁存。 8.pll_inclk可不可以用内部锁相环产生，然后输出经过一个差分时钟驱动，再送到gxb所在bank的REFCLK引脚？或者直接内部锁相环产生，直接送给gxb模块使用？ 出于时钟质量考虑，我们不推荐用FPGA内部的锁相环来提供GXB的参考时钟，尤其是2SGX工作在3Gbps以上时。 速率低时如果客户一定要用PLL级联，在quartus.ini文件（注意该文件不是自动产生的，需要用户自己创建，放在当前工程根目录下）中包含下面这句话，如你描述的通过外部走线绕一下提供参考时钟没有必要。 siigx_allow_pll_cascade_to_tx_pll=on 9.在仿真时我直接加入激励数据给发送模块，它的串行输出再直接复制给接收模块，可是没有任何结果，请问有没有一种有效的仿真方法来仿真alt2gxb模块？ 仿真时你需要激励一下powerdown信号，起始给高电平，过一会儿拉低。同时提供准确频率的参考时钟。 10.如果某个bank用到了LVDS模块，是不是这个bank的参考电压应该接2.5V，而IO电压仍然3.3V？ 对lvds, IO电压是3.3V,参考电压不需要提供 11. 我在130 II gx里面放了几个GXB模块，设置的是100M输入时钟，数据率4G，线宽是32位，这样模块就没有rx_outclk这个信号线了，那么receiver的输出数据靠哪个时钟来锁呢？ 你把rate matcher那个功能取消掉就可以由rx_outclk的输出了 12. 还有综合的时候报错说：
全数字锁相环原理及应用
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
ADuC7xxx常见问题解答
ADuC7XXX系列常见问题解答 编写人CAST(NZ,A W) 版本号Rev 1.1 ------------------------------------------------------------------------------------------------------------ 本报告为Analog Devices Inc. (ADI) 中国技术支持中心专用，ADI可以随时修改本报告而不用通知任何使用本报告的人员。 如有任何问题请与china.support@https://www.wendangku.net/doc/3213485205.html, 联系。 ------------------------------------------------------------------------------------------------------------
目录 1简介 (1) 1.1产品简介 (1) 1.2参考资料 (1) 2ADuC7XXX系列常见问题 (3) 2.1ADUC7XXX系列开发工具问题 (3) 2.1.1ADUC7XXX系列的开发方法和开发工具是怎样的？ (3) 2.1.2为什么无法下载程序至ADuC7XXX? (4) 2.1.3在使用Keil或IAR编译时，程序是否会有大小的限制？ (6) 2.2ADuC7XXX系列应用问题 (6) 2.2.1什么是IAP，它有什么用途，ADUC7XXX系列单片机是否支持IAP？ . 6 2.2.2ADUC702X系列单片机的功能很强大，我怎么才能迅速掌握每一种功能 的寄存器配置和编程方法？ (7) 2.2.3如何扩展ADUC7XXX系列单片机外部存储区？ (7) 2.2.4ADUC702X系列单片机的四个外部中断都是高电平触发，怎么才能实现 边沿触发呢？ (8) 2.2.5当使用ULINK调试器的时候，程序可以正常的下载到ADuC7XXX系列 单片机中，但在利用KEIL进行Debug时，为什么会显示存储器不匹配？ (9) 2.2.6对于ADUC702X系列单片机，当使用外部晶体或信号源的时候，需要如 何配置才能利用它们产生系统时钟？ (10) 2.2.7ADUC702X系列单片机内部温度传感器的作用是什么？ (11) 2.2.8MicroConverter分别有模拟地和数字地引脚，PCB中如何处理？ (11) 2.2.9使用I2C接口时需要注意什么？ (12) 2.2.10ADUC7128/ADUC7129的FLASH/EE存储器(0x80000 to 0x9F800)被分成 了62K和64K的两块，它们分别占用哪块地址空间? (12) 2.2.11在ADUC7XXX系列单片中定义的变量都是多少位的? (12) 2.2.12如何在ADUC702X系列单片机中实现中断服务程序？ (13) 2.2.13各种各样的接口怎么与ADUC7XXX系列单片机通讯？ (13) 2.2.14为什么利用ADUC702X内部的定时器时，有时候理论值与实际定时时间 不符？14 2.2.15使用ADUC702X系列单片机内部ADC的时候应该注意什么？ (14) 2.2.16JLINK，ULINK，MIDASLINK与IAR，KEIL编译软件之间是什么配合 使用关系？ (14) 2.2.17为什么不能使用USB转串口线下载程序？ (14) 2.2.18为什么不能不能使用mIDAS-Link进行调试？ (14) 2.2.19ADuC7xxx数据手册中的DACx引脚介绍中的ADC input是什么意思？ 15 2.2.20关于ADuC7026 Demo board下载问题 (15) 2.2.21ADuC7023评估板下载使用哪个I2CWSD (15) 2.2.22ADuC7060内部PGA如何使用？ (16) 2.2.23关于ADuC7023不同版本的评估板有何差别？ (16) 2.2.24USB-I2C/LIN-CONVZ Dongle如何安装？ (17) 2.2.25ADuC7xxx评估套件中EV AL-ADUC7xxxQSPZ与EV AL-ADUC7xxxQSZ
锁相环的基本原理和模型
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
实验三：模拟锁相环与载波同步
实验三：模拟锁相环与载波同步 一、实验目的 1.模拟锁相环工作原理以及环路锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解相干载波相位模糊现象产生的原因。 二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。 3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象。 三、实验步骤 本实验使用数字信源单元、数字调制单元和载波同步单元。 1.熟悉载波同步单元的工作原理。接好电源线，打开实验箱电源开关。 2.检查要用到的数字信源单元和数字调制单元是否工作正常（用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无，两者逻辑关系正确与否）。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态，测量环路的同步带、捕捉带。 环路锁定时u d 为直流、环路输入信号频率等于反馈信号频率（此锁相环中 即等于VCO信号频率）。环路失锁时u d 为差拍电压，环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍，即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。 根据上述特点可判断环路的工作状态，具体实验步骤如下： （1）观察锁定状态与失锁状态 打开电源后用示波器观察u d ，若u d 为直流，则调节载波同步模块上的可变电 容C 34，u d 随C 34 减小而减小，随C 34 增大而增大（为什么？请思考），这说明环路 处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT，可以看到两个信号频率相等。若有频率计则可分别测量CAR和CAR-OUT频率。在 锁定状态下，向某一方向变化C 34，可使u d 由直流变为交流，CAR和CAR-OUT频 率不再相等，环路由锁定状态变为失锁。
数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓
数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？ 二、数字锁相环的实际应用 欲成其事，先明其义。 现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。 主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。 例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用 例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用 例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。
锁相环原理及锁相环原理图
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
基于Matlab的数字锁相环的仿真设计
基于Matlab的数字锁相环的仿真设计 摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流
锁相环常见问题解答要点
ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 https://www.wendangku.net/doc/3213485205.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？
?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？ 问题：参考晶振有哪些要求？我该如何选择参考源？ 答案：波形：可以使正弦波，也可以为方波。 功率：满足参考输入灵敏度的要求。
完整版锁相环工作原理.doc
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率
实验三 模拟锁相环与载波同步
实验三 模拟锁相环与载波同步 一、实验目的 1.掌握模拟锁相环的工作原理，以及环路的锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方环法从 2DPSK 信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解2DPSK 相干载波相位模糊现象产生的原因。 二、实验原理 通信系统常用平方环或同相正交环（科斯塔斯环）从 2DPSK 信号中提取相干载波。本实验使用平方环提取想干载波，其载波同步原理方框图如图 l 所示。 图1 载波同步方框图 锁相环由鉴相器（PD ）、环路滤波器（LF ）、及压控振荡器（VCO ）组成，如图2所示。 图2 锁相环方框图 模拟锁相环中，PD 是一个模拟乘法器，LF 是一个有源或无源低通滤波器。锁相环路是一个相位负反馈系统，PD 检测 u i (t)与 u o (t)之间的相位误差并进行运算形成误差电压 u d (t),LF 来滤除乘法器输出的高频分量（包括和频及其他的高频噪声）形成控制电压 u c (t)，在 u o (t)的作用下、u o (t)的相位向u i (t)的相位靠近。设u i (t)=U i sin [ωi t+θi (t)]，u o (t)=U o sin [ωo t+θo (t)]，则 ud(t) =Udsin θe (t)，θe (t) =θi (t)- θo (t)，故模拟锁相环的 PD 是一个正弦PD 。设u c (t)=u d (t)F (P)，F （P ）为LF 的传输算子，VCO 的压控灵敏度为K ，则环路的数学模型如图 3 所示。 图3 模拟环数学模型 当6)(π θ≤t e 时，U d sin =)(t c θU d e θ，令d d U K =为PD 的线性化鉴相灵敏度、单位为V/rad ，则环路线性化数学模型如图4所示。
模拟锁相环实验报告
实验一 模拟锁相环模块 一、实验原理和电路说明 模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路 滤波器 放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D 触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz ）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz 时钟分量，经UP03B 构成中心频率为256KHz 有源带通滤波器后，滤出256KHz 时钟信号，该信号再通过UP03A 放大，然后经UP04A 和UP04B 两个除二分频器（共四分频）变为64KHz 信号，进入UP01鉴相输入A 脚；VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号，送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz 频率上。 模拟锁相环模块各跳线开关功能如下：
基于锁相环的时间同步机制与算法
ISSN 1000-9825, CODEN RUXUEW E-mail: jos@https://www.wendangku.net/doc/3213485205.html, Journal of Software, Vol.18, No.2, February 2007, pp.372?380 https://www.wendangku.net/doc/3213485205.html, DOI: 10.1360/jos180372 Tel/Fax: +86-10-62562563 ? 2007 by Journal of Software. All rights reserved. 基于锁相环的时间同步机制与算法 ? 任丰原 +, 董思颖 , 何滔 , 林闯 (清华大学计算机科学与技术系 , 北京 100084 A Time Synchronization Mechanism and Algorithm Based on Phase Lock Loop REN Feng-Yuan+, DONG Si-Ying, HE Tao, LIN Chuang (Department of Computer Science and Technology, Tsinghua University, Beijing 100084, China + Corresponding author: Phn: +86-10-62772487, Fax: +86-10-62771138, E-mail: renfy@https://www.wendangku.net/doc/3213485205.html, Ren FY, Dong SY, He T, Lin C. A time synchronization mechanism and algorithm based on phase lock loop. Journal of Software, 2007,18(2:372?380. https://www.wendangku.net/doc/3213485205.html,/1000- 9825/18/372.htm Abstract : In this paper, the analysis model of computer clock is discussed, and the characteristic of the existing
第五章解答
习 题 5.1 通常有哪几类反馈控制电路？每一类反馈控制电路比较和控制的参量是什么？要达到的目的是什么？ 解：根据需要比较和调节的参量不同，反馈控制电路可分为以下三种。 自动电平（或增益）控制电路（AGC ）；自动频率控制电路（AFC ）；自动相位控制电路（APC ），自动相位控制电路又称为锁相环路（PLL ）。 AGC 电路比较的参量为电压振幅，控制的参数是可控增益放大器的增益；要达到的目的是，当输入信号幅度在较大范围变化时，使输出信号幅度基本不变。 AFC 电路比较的参量为频率，控制的参数是VCO 的输出频率；要达到的目的是，保证振荡器（VCO ）的振荡频率基本不变。 APC 电路（或PLL ）比较的参量为相位，控制的参数是VCO 的输出频率；要达到的目的是，使受控振荡器（VCO ）的频率和相位均与输入信号保持确定的关系。 5.2题图5.2所示为一RC 振荡器自动稳幅电路，试分析其工作原理。 解：二极管D 、稳压管D Z 、电阻R 3和R 4、电位器RP 、电容C 3组成该自动 R f D Z D T v o 题图5.2
幅度控制电路的幅度检波电路。D 为检波二极管，R 4和RP 为检波负载电阻，C 3为检波负载电容，R 3为限流电阻。检波电路检测输出电压v o (t)的负半周幅度。当输出电压幅度V O 小于D Z 的击穿电压U Z 与D 的正向导通电压U D 之和时，检波器不工作，场效应管T 工作于零偏压，其漏源间的电阻r ds 最小，增益最大，V O 增大。当输出幅度增大到om Z D V U U >+时，检波器进入工作状态，场效应管T 的反向偏压增大，其漏源间的电阻r ds 也增大，增益下降，V O 增大减缓直到停止。R 3的接入可以减小D 导通时C 3的充电电流，以减小输出负半周的切削失真。 5.3 题图5.3所示为接收机AGC 电路的组成方框图。已知A r ＝1，ηd ＝1，可控增益放大器的增益特性为：当v e ＝0时，A =A max ，当e 0v ≠时，e e 12 ()12A v v = +。当可控增益放大器输入电压振幅（V im ）min =250μV 时，输出电压振幅 （V om ）min =0.3 V 。若当 im max im min ()1000()V V =时，要求om max om min () 2()V V ≤，试求直流放大器的 增益A 1及基准电压v r 的最小允许值。 题图5.3 解：当v e ＝0时，A =A max ，当e emax v v =时，A =A min 已知 5min max min ()3101200()250 om im V A V ×=== 要求 max min max min max min ()2()2 2.4()1000()1000 om om im im V V A A V V = ≤== 由于e d om 1r v V A v η=?，当 V om ＝（V om ）min 时，e emin 0v v ==，
简述锁相环
南京机电职业技术学院 毕业设计(论文) 题目 40MHz简易锁相环的设计 系部电子工程系专业电子信息技术工程 姓名王鑫学号 G1210145 指导教师吕彬森 2015 年 04 月09日
摘要 在无线收发信机电路中，除了发射机和接收机外，还有一个非常重要的部分就是本地振荡电路。为了保证本地振荡模块输出信号的频率稳定性和较低的相位噪声，通常本振采用锁相环技术来实现，特别在无线通信领域。 本文阐述了锁相环的基本结构和工作原理，从锁相环稳定性的角度出发，给出了无线通信电路中使用40MHz 锁相环的电路设计，并且将方案中锁相环电路进行了仿真，最终满足40MHz 锁相环的设计要求。 关键词：锁相环；鉴相器；压控振荡器
Abstract（外语专业的需要） 【英文摘要正文输入】 In the wireless transceiver circuit, in addition to the transmitter and the receiver, there is a very important part of the local oscillator circuit is. In order to ensure the stability of the local oscillator module, output signal frequency and low phase noise, the vibration by using phase locked loop technique, especially in the field of wireless communications. This paper introduces the basic structure and working principle of the phase-locked loop PLL, starting from the stability of the 40MHz PLL circuit design is given of the use of wireless communication circuit, and the scheme of PLL circuit simulation, and ultimately meet the design requirements of 40MHz phase locked loop. Keywords: Attenuation network; Attenuation quantity; Amplifier; broadband
锁相环计算方法
2、理论分析计算与电路设计 2.1 锁相环 2.1.1 锁相环原理 为了使系统产生稳定的载波，本系统设计中采用锁相环路。锁相环路是一种反馈控制电路，将参考信号与输出信号之间的相位进行比较，产生相位误差电压来调整输出信号的相位以达到与参考信号同频的目的。由MC145152、MC12022及压控振荡器组成的锁相环路产生 的载波的稳定度达到4×10-5，准确度达到3×10-5 。 锁相环的总体框图如下： 2.1.2 锁相环分频 锁相环分频由参考分频和可编程分频组成，由MC145152及MC12022实现。 分频框图如下： 图中PD 为数字鉴相器，f o 为压控振荡的输出频率（即发射频率）。 由于压控振荡器输出信号的频率比较大，MC145152无法对它直接分频，必须用MC12022芯片先进行预分频获得频率较小的信号。MC12022内有64和63两种分频系数 本设计中采用64分频，即P=64。 MC12022输出的信号进入MC145152进行再次分频后与参考信号进行相位比较，使载波达到与参考信号相同的稳定度。本设计中参考信号通过晶振分频得到。参考晶振（10.24MHz 晶体振荡器，频率稳定度可达10-5～10-6 ）从MC145152芯片的OSCIN 、OSCOUT 接入，MC145152中的÷R 计数器对参考信号进行参考分频。本设计中设置R ＝1024，即R A0R A1R A2＝101，对晶振频率进行1024分频得到10KHz 的参考频率信号。用4位拨码开关设置R 的值，MC145152的参考分频系数如下： MC145152芯片集分频、鉴相于一体，内有÷A 减法计数器，÷N 减法计数器进行可编程分频。分频系数N 、A 由并行输入的数据控制，本设计中通过单片机来控制N 、A,改变N 、A 的值即可实现频道的选择。 可编程分频的原理及计算如下：
CMOS4046集成电路研究锁相环(PLL)的工作原理 毕业论文外文翻译
本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。电路包括两个不同的鉴相器和一个VCO 。另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。用户必须提供环路滤波器。4046具有高输入阻抗和低输出阻抗，容易选择外围元件。 注意事项 1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。对某样东西还没有充分分析之前，不要去尝试制作它。在开始实验之前要通读本文。 2. 在实验第一部分得到的数据要用来完成实验的其它任务。所以要仔细对待这部分内容。 3. 小心操作4046芯片，CMOS 集成电路很容易损坏。避免静电释放，使用10k Ω电阻把信号发生器的输出耦合到PLL 。在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。要避免将输出端对电源或对地短路，TTL 门电路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。CMOS 输出也没有能力驱动电容负载。VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。 1 VCO 工作原理 阅读数据手册中的电路描述。VCO 常数（0K 单位为弧度/秒-伏）是工作频率 变化与输入电压（引脚9上）变化之比值。测量出0K ，即，画出输出频率关于 输入电压的曲线。确认数据范围要覆盖5kHz 到50kHz 。对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。测量VCO 输出的上升和下降时间，研究电容性负载的影响。 2 无源环路滤波器 无源环路滤波器位于鉴相器输出与VCO 输入之间。此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。但另外一方面，有源滤波器可以提供更优越的性能。 2.1 相位比较器 首先来看一下4046的相位比较器II 的输出。该输出端是一个三态器件，这可以在环路锁定时减小波纹。与存在两倍基频拍频的情况不同，这里没有任何拍频。糟糕的方面是，当我们需要为环路建立一个框图时，D K 却不能很好地定义。当向上或向下驱动之一接通时，输出端表现为电压源。但是当输出端悬浮时，它实质上为一个电流源（一个0A 电流源）。因此D K 的值将依赖于给定的滤波器。考察图1。 图1 相位比较器II 的输出 图中当向上驱动器接通时，相位比较器输出为5PO v V =+，当向下驱动器接通时，0PO v V =，当相位比较器处在开路状态时，PO D v v =。我们可以求出输出的平均值：