数字设计(Digital Design)习题解答6
119
E X E R C I S E S O L U T I O N S Sequential
Logic Design Principles
7
7.2
7.3
The latch oscillates if S and R are negated simultaneously. Many simulator programs will exhibit this same behavior when confronted with such input waveforms.
S R Q QN
S R Q
QN
120DIGITAL CIRCUITS
7.5
7.8Just tie the J and K inputs together and use as the D input. 7.9
Excitation and output equations:
Excitation/transition table; state/output table:
7.15Excitation equations:
Excitation/transition table; state table:
7.18Excitation and output equations:
QN
Q Q Q
T
EN J K CLK
D1Q1′Q2+=D2Q2′X ?=Z Q1Q2′
+=EN
Q1Q2
0100101101101010000111
10
10
Q1*Q2*
EN
S
1
Z
A C D 1
B
C C 0C A B 1D
C
C
1
S*
D2Q (1Q0)Q1′Q2′?()⊕⊕=D1Q2=D0Q1
=Q2Q1Q0
Q2*Q1*Q0*
000100001000010101011001100010101110110111111
011
S S*A E B A C F D B E C F G G H H
D
J0K0EN ==J1K1Q0EN ?==MAX EN Q1Q0
??=
EXERCISE SOLUTIONS 121
Note that the characteristic equation for a J-K flip-flop is . Thus, we obtain the following transition equations:
Transition/output table; state/output table:
State diagram:
Timing diagram:
7.20This can be done algebraically. If all of the input combinations are covered, the logical sum of the expressions
on all the transitions leaving a state must be 1. If the sum is not 1, it is 0 for all input combinations that are uncovered. For double-covered input combinations, we look at all possible pairs of transitions leaving a state.The product of a pair of transition equations is 1 for any double-covered input combinations.
(a)State D , Y = 0 is uncovered.
(b)State A , (X+Z ′) = 0 is uncovered. State B , W = 1 is double-covered; (W+X ) = 0 is uncovered. State C ,(W+X+Y+Z ) = 0 is uncovered; (W ?X + W ?Y + Z ?Y + Z ?X ) = 1 is double covered. State D , (X ?Y + ?X ′?Z + W ?Z ) = 0is uncovered; (W ?X ′?Z + W ?X ?Y ?Z ) = 1 is double-covered;
Q ?J Q ′?K ′Q ?+=Q0?EN ′Q0?EN Q0′
?+=Q1?EN ′Q1?EN Q0?Q1′?EN Q0′Q1
??++=EN
Q1Q2
010000,001,00101,010,01010,011,011
11,0
00,1
Q1*Q2*, MAX
EN
S
1
A A,0B,0
B B,0C,0
C C,0D,0D
D,0
A,1
S*, MAX
A
EN
EN EN
EN ′
EN ′
EN ′
EN ′
EN
B
C
D
CLK EN Q0Q1MAX
122DIGITAL CIRCUITS
7.21Table 9–4 on page 804 shows an output-coded state assignment. Here is a corresponding transition list:
The excitation equations and circuit diagram follow directly from this transition list.
7.25The minimum setup time is the clock period times the duty cycle. That is, the minimum setup time is the time
that the clock is 1.
7.27As shown in Section 7.9.1, the excitation equation for the latch of Figure 7–72 is Below, we analyze Figure X7.27 in the same way:
The feedback equation is
The feedback equations are the same, and so the circuits have identical steady-state behavior.
The circuit in Figure X7.27 is better in two ways. It uses one less gate, and it has one less load on the D input. 7.29The AND gate in the original circuit is replaced with a NAND gate. As a result, the second flip-flop stores the
opposite of the value stored in the original circuit; to compensate, swap connections to its Q and QN outputs.
S
L3Z L2Z L1Z R1Z R2Z R3Z
Transition expression S*
L3Z *L2Z *L1Z *R1Z *R2Z *R3Z *
IDLE 000000(LEFT + RIGHT + HAZ)′IDLE 000000IDLE 000000LEFT ?HAZ ′?RIGHT ′L1001000IDLE 000000HAZ + LEFT ?RIGHT LR3111111IDLE 000000RIGHT ?HAZ ′?LEFT ′R1000100L1001000HAZ ′L2011000L1001000HAZ LR3111111L2011000HAZ ′L3111000L2011000HAZ LR3111111L31110001IDLE 000000R1000100HAZ ′R2000110R1000100HAZ LR3111111R2000110HAZ ′R3000111R2000110HAZ LR3111111R30001111IDLE 000000LR3
1
1
1
1
1
11
IDLE
Y ?C D ?C ′Y ?D Y
?++=D C
(C ? D)′
((C ? D)′ ? C) + Y ′
C ?
D + (((C ? D)′ ? C) + Y ′)′
((C ? D)′ ? C)′
Q
QN
Y ?
Y
Y ?C D ?C D ?()′C ?()Y ′+()′
+=C D ?()C D ?()′C ?()′Y ?+=C D ?C D ?()(C ′)Y ?++=C D ?D C ′+()Y ?+=C D ?D Y ?C ′Y
?++=
EXERCISE SOLUTIONS 123
The OR gates in the original circuit are also replaced with NAND gates. As a result, each input must be con-nected to a signal of the opposite polarity as before, that is, to the complementary flip-flop output. In the case of connections to the second flip-flop, we swapped outputs twice, so the connections remain the same.The final circuit below uses three 2-input NAND gates.
7.45 A transition table corresponding to the state table is shown below:
This table leads to the following Karnaugh maps for the excitation logic, assuming a “minimal cost” treatment of unused states.
A B
Q2Q1Q0
00011110Z
000001001010010000101101101001000100010011001000011011011110010110000110110010011010110111100101110
001
101
100
100
1
Q2*Q1*Q0*
D Q Q CLK D Q
Q
CLK X
Z
CLK
000111100001111000011110A B
Q1 Q2
00011110A B A B
A B A B
A B A B
A B A B
A
B
A B
A B
Q1
Q2
Q0=0
Q1 Q2Q1Q2Q0=1
100001111000011110Q1 Q2
00011110Q1
Q2
Q0=0
Q1 Q2
Q1Q2Q0=1
000111100001111000011110Q1 Q2
00011110Q1
Q2
Q0=0
Q1 Q2Q1
Q2
Q0=1
D0D1D21100110011001100
0011000000000000
11000000
1111111111110000010
000
10d d d d d d d d d d d d 0000
0110111011
1
1111
A ′
0011Q1′
? Q2′ ? A Q0
Q0′ ? Q1 ? B 01Q0′ ? Q2 ? A
Q0′ ? Q1 ? A
Q1 ? A ? B
Q2 ? A ? B
124DIGITAL CIRCUITS
The resulting excitation equations are
Ignoring inverters, a circuit realization with the new equations requires one 2-input gate, six 3-input gates, and one 5-input gate. This is more expensive than Figure 7–54, by four gates.7.49The new state assignment yields the following
transition/excitation table and Karnaugh maps:
This yields the following excitation equations:
Compared with the results of original state assigment, these equations require two more 3-input AND gates,plus a 6-input OR gate inplace of a 4-input one. However, if we are not restricted to a sum-of-products realiza-tion, using the fact that might make this realization less expensive when discrete gates are used.
D0A ′
=D1Q1′Q2′?A ?Q0
+=D2Q2A ?B ?Q0′Q2?A ?Q0′Q1?A ?Q1A ?B ?Q0′Q1?B
?++++=X Y
Q1Q0
00011110Z
0000011101 1 010******** 11111000100 10
10
00
01
00
Q2*Q1*or D1D2
0001100001111000011110X Y
Q1 Q2
00
011110X Y
Q1
Q2
D1X Y
Q1 Q2
X Q1Q2
D21
110101
1000001010101101010100
101
11Y Q1 ? Q2′ ? X ′
Q1 ? Q2′ ? Y ′
Q1′ ? Q2 ? Y Q1′ ? X ? Y
Q2 ? X ′ ? Y ′
Q2 ? X ? Y
Q2′ ? X ′ ? Y Q2′ ? X ? Y ′
Q1 ? X ′ ? Y ′
Q1′ ? Q2 ? X
D1Q1′Q2X ??Q1′Q2Y ??Q1′X Y ??Q1Q2′X ′??Q1Q2′Y ′??Q1X ′Y ′??+++++=D2Q2X Y ??Q2′X Y ′??Q2′X ′Y Q2X ′Y ′
??+??++=D2Q2X Y ⊕⊕=
EXERCISE SOLUTIONS 125
7.57Here is the transition list:
The transition/excitation and output equations below follow directly from the transition list.
Starting from the IDLE state, the following transitions may be observed:For each input combination, the machine goes to the R1 state, because R1’s encoding is the logical OR of the encodings of the two or three next states that are specified by the ambiguous state diagram.
S
Q2
Q1
Q0Transition expression
S*
Q2*Q1*Q0*
IDLE
000(LEFT+RIGHT+HAZ)′IDLE 000IDLE
000LEFT L1001IDLE
000HAZ LR3100IDLE 000RIGHT
R1101L1
0011L2011L2
0111L3010L3
0101IDLE 000R1 1011R2111R2 1111R3110R3
1101IDLE 000LR3
1
1
IDLE
S
Q2
Q1
Q0
LEFT
RIGHT
HAZ
Q2*
Q1*
Q0*
S*
IDLE
000
101101R1IDLE 000 011101R1IDLE 000 110101R1IDLE
1
1
1
1
1
R1
D2Q2?Q2′Q1′Q0′HAZ ???== Q2′Q1′Q0′RIGHT
???+ Q2Q1′Q0??+ Q2Q1Q0??+Q2′Q1′Q0′HAZ RIGHT +()???Q2Q0?+=D1Q1?Q2′Q1′Q0
??== Q2′Q1Q0??+ Q2Q1′Q0??+ Q2Q1Q0??+Q0
=D0Q0?Q2′Q1′Q0′LEFT
???== Q2′Q1′Q0′RIGHT ???+ Q2′Q1′Q0??+ Q2Q1′Q0
??+Q2′Q1′Q0′LEFT RIGHT +()???Q1′Q0
?+=
126
DIGITAL CIRCUITS
The behavior aboveis not so good and is a result of synthesis choices—state encoding and logic synthesis method. If a different state encoding were used for R1, or if a different synthesis method were used (e.g., prod-uct-of-s-terms), then the results could be different. For example, starting with the transition list given earlier,we can obtain the following set of transition equations using the product-of-s-terms method:
These equations yield the following transitions:This is obviously different and still not particularly good behavior.
7.58Let E(SB), E(SC), and E(SD) be the binary encodings of states SB , SC , and SD respectively. Then
, the bit-by-bit logical OR of E(SB) and E(SC). This is true because the synthesis method uses the logical OR of the next values for each state variable and, by extension, the logical OR of the encoded states.
S
Q2
Q1
Q0
LEFT
RIGHT
HAZ
Q2*
Q1*
Q0*
S*
IDLE 000 000000IDLE IDLE 000 011100LR3IDLE 000 110001L1IDLE
1
1
1
IDLE
D2Q2?Q2Q1Q0LEFT RIGHT HAZ +++++()
== Q2Q1Q0LEFT ′+++()? Q2Q1Q0′++()? Q2Q1′Q0′++()? Q2Q1′Q0++()? Q2′Q1′Q0++()? Q2′Q1Q0++()
?Q2Q1RIGHT HAZ +++()Q2Q1LEFT ′++()Q2Q0′+()Q1′Q0+()Q2′Q0+()
????=D1Q1?Q2Q1Q0LEFT RIGHT HAZ +++++()
== Q2Q1Q0LEFT ′+++()? Q2Q1Q0HAZ ′+++()? Q2Q1Q0RIGHT ′+++()? Q2Q1′Q0++()? Q2′Q1′Q0++()? Q2′Q1Q0++()
?Q2Q1Q0++()Q1′Q0+()Q2′Q0+()
??=D0Q0?Q2Q1Q0LEFT RIGHT HAZ +++++()
== Q2Q1Q0HAZ ′+++()? Q2Q1′Q0′++()? Q2Q1′Q0++()? Q2′Q1′Q0′++()? Q2′Q1′Q0++()? Q2′Q1Q0++()
?Q2Q0LEFT RIGHT +++()Q2Q0HAZ ′++()Q1′()Q2′Q0+()
???=E SD ()E SB ()E SC ()+=
EXERCISE SOLUTIONS 127
7.68As far as I know, I was the first person to propose BUT -flops, and Glenn Trewitt was the first person to analyze
them, in 1982. To analyze, we break the feedback loops as shown in the figure to the right.
The excitation and output equations are
The corresponding transition/state table is
The two stable total states are circled. Notice that state 00 is unreachable.
When X1 X2 = 00 or 11, the circuit generally goes to stable state 11, with Q1 Q2 = 11. The apparent oscillation between states 01 and 10 when X1 X2 = 11 may not occur in practice, because it contains a critical race that tends to force the circuit into stable state 11.
When X1 X2 = 01 or 10, the Q output corresponding to the HIGH input will oscillate, while the other output remains HIGH .
Whether this circuit is useful is a matter of opinion.
7.71When X =1, the circuit was supposed to “count” through its eight states in Gray-code order. When X =0, it
remains in the current state. If this were the case, I suppose it could be used as a 3-bit random number genera-tor. However, I messed up on the logic diagram and the circuit actually does something quite different and completely useless, compared to what I intended when I wrote the problem. Someday I’ll fix this problem.Also, metastability may occur when X is changed from 1 to 0. 7.79Figure X5.59 requires two “hops” for each input change. Figure 7–66 is faster, requiring only one hop for each
input change. On the other hand, Figure 7–66 cannot be generalized for n >2.7.90Either this exercise is a joke, or a correct answer is much too dangerous to publish. Nevertheless, Earl Levine
offers two possible answers:
(Stable output)Was the last answer to this question “yes”?(Oscillating output)
Was the last answer to this question “no”?
X2
X1Q1Q2
Y1?
Y2?
Y1Y2
Y1X1Y1?()X2Y2?()′?[]′
=X1′Y1′X2Y2
?++=Y2X2Y2?()X1Y1?()′?[]′
=X2′Y2′X1Y1
?++=Q1Y1=Q2Y2
=X1X2
Y1Y2
000111100011111111 0111101011 1111101101 10
11
11
01
01
Y1*Y2*
基础设计例题
、钢筋混凝土墙下条形基础设计。某办公楼为砖混承重结构，拟采用钢筋混凝土墙下条形基础。外墙厚为370mm ，上部结构传至000.0±处的荷载标准值为 K F = 220kN/m, K M =45kN ·m/m ，荷载基本值为F=250kN/m, M=63kN ．m/m ，基础埋深1. 92m （从室内 地面算起），室外地面比室内地面低0.45m 。地基持力层承载力修正特征值a f =158kPa 。 混凝土强度等级为C20 ( c f = 9. 6N/mmZ )，钢筋采用HPB235级钢筋 () 2210mm f y N =。试设计该外墙基础。 解： (1)求基础底面宽度 οb 基础平均埋深：d=(1.92×2一0. 45)/2=1. 7m 基础底面宽度：b ＝m d f F G K 77.1=-γ 初选b=1.3 × 1.77=2.3m 地基承载力验算 .517.12962max +=++=b M b G F P K K K k =180.7kPa ＜l.2a f ＝189.6kPa 满足要求 (2）地基净反力计算。 a j a j b M b F P b M b F P KP =-=-=KP =+=+=2.375.717.10862.1805.717.10862min 2max (3）底板配筋计算。
初选基础高度h=350mm ，边缘厚取200mm 。采用100mmC10的混凝土垫层，基 础保护层厚度取40mm ，则基础有效高度ho =310mm. 计算截面选在墙边缘，则 1a ＝(2.3-0.37)/2=0.97m 该截面处的地基净反力I j p =180.2-（180.2-37.2)×0.97/2.3=119.9kPa 计算底板最大弯距 ()()221max max 97.09.1192.180261261 ?+??=+= I a p P M j j =m m ?KN 3.75 计算底板配筋 mm f h M y 1285210 3109.0103.759.06 max ???=ο 选用14φ＠110㎜()21399mm A s =，根据构造要求纵向钢筋选取8φ＠250 ()2 0.201mm A s =。基础剖面如图所示： 用静力平衡条件求柱下条形基础的内力
数字逻辑电路试题
院系： 专业班级： 学号： 姓名： 座位号： A. 4 B. 3 C. 6 D. 5 7. 下列电路中属于时序逻辑电路的是 【 】 A. 加法器 B. 数据分配器 C. 计数器 D. 译码器 8. 下列关于门电路的使用，描述不正确的是 【 】 A. TTL 与非门闲置输入端可以直接接电源 B. 具有推拉输出结构的TTL 门电路的输出端可以直接并联使用 C. CMOS 或门闲置输入端应接地 D. CMOS 门电路的闲置输入端不允许悬空 9. 为了降低555定时器组成多谐振荡器的振荡频率，外接R 、C 值应为 【 】 A. 同时增大R 、C 值 B. 同时减小R 、C 值 C. 同比增大R 值减小C 值 D. 同比增大C 值减小R 值 10. 若停电数分钟后恢复供电，下列选项中信息能够保持不变的是 【 】 A. ROM B. 动态RAM C. MUX D. 静态RAM 1. 8位D/A 转换器的理论分辨率是_____________________。 2. 64个输入端的编码器按二进制数编码时，输出端的个数是__________________。 3. 变量数相同时，下标编号相同的最大项i M 和最小项i m 的关系是_____________。 4. 图2.1所示集成计数器的模M=_____________________。 图2.1 （题2.4图） 5. 共阳极接法数码显示器需要配用输出 电平有效的译码器。 二、填空题 （每小题2分，共20分）
6. 对于T 触发器，当T=______时，触发器处于保持状态。 7. 逻辑函数C B AB F +=的反函数F 为_____________________。 8. 5个变量的逻辑函数全部最大项有_____________________个。 9. 二进制数()20110.101110转换成十进制数是___________________。 10. 同步RS 触发器的特性方程中，约束条件为RS=0，说明这两个输入信号不能同时为_____________________。 1. 时序逻辑电路中可以没有门电路，但是必须要有触发器。 （ ） 2. 对于二进制正数，反码和补码相同。 （ ） 3. 半加器只能用于对两个1位二进制数相加。 （ ） 4. 多谐振荡器需要输入触发信号才可以输出矩形脉冲。 （ ） 5. 逻辑函数的取值与逻辑变量的取值不同，可以有0、1、2等多种可能。 （ ） 6. 分析组合逻辑电路的目的是要得到逻辑电路的真值表。 （ ） 7. 数字逻辑电路的晶体管和模拟电路的晶体管工作状态相同。 （ ） 8. 同步时序逻辑电路有稳定状态，异步时序逻辑电路没有稳定状态。 （ ） 9. 两个或多个OC 门的输出端可以直接相连，实现线与。 （ ） 10. 可编程阵列逻辑PAL 的与阵列可编程，或阵列不可编程。 （ ） 1. 写出图4.1所示电路表示的逻辑函数关系式； F A C B 图4.1（题4.1） F= _____________________ 2. 画出实现逻辑函数C B A ABC Y +=的门电路图； 3. 由D 触发器和与非门组成的电路如图 4.2所示，试画出Q 端的波形，设电路 初态为 0； A Q 12345CP A Q 图4.2（题4.2） 4. 用卡诺图法将逻辑函数()∑=)15,14,12,10,8,7,5,2,0(m D ,C ,B ,A Y 化成最简 “与或”表达式。 四、综合题 （每小题5分，共20分） 三、判断题（正确的在题号后括号内填写“T ”,错误的填写“F ”） （每小题1分，共10分）
数字逻辑第五章课后习题答案
数字逻辑第五章课后习题答案 5-1、解：(1) 列出电路的激励函数和输出函数表达式： 1111J K CP CP ==??=? 22321,1J Q K CP Q ?==??=?? 323331 ,1 J Q Q K CP Q ?==?? =?? Q 1n+1)； Q 2n+1); Q 3 n+1) (2) (4) 功能描述：由状态图可知，此电路为一带自启动能力的六进制计数器。 1 2 3 4 5 6 7 8 CP Q 1 Q 2 Q 3 时间图
5-2、解：表5.29所示为最小化状态表，根据状态分配原则，无“列”相邻（行相邻在脉冲异步时序电路中不适用。），在“输出”相邻中，应给AD、AC分配相邻代码。取A为逻辑0，如下卡诺图所示，状态赋值为：A=00，B=11；C=01；D=10。于是，二进制状态表 如下，根据D触发器的激励表可画出CP2、D2、CP1、D1、Z的卡诺图， 二进制状态表 状态编码 D触发器的激励表
5-3、解： 原始状态图 5-4、解：（1）写出电路的激励函数和输出函数表达式： Y 2=x 2+x 12x 1(2)作状态流程表： （3）作时间图：
设输入状态x2x1的变化序列为00 01 11 10 00 10 11 01.初始总态为（x2x1,y2y1）=(00,00). 从本题的状态流程表推演出总响应序列为 总态响应序列表 x2 x1 y2 y1 Z 时间图 （4）电路功能：当输入状态x2x1的变化序列为01 11 10 00时，电路输出高电平1，其余情况输出低电平0.因此，该电平异步时序电路为01 11 10 00序列检测器。 5-5、解： 时间图如下
数字电子技术基础习题及答案
数字电子技术基础考题 」、填空题：（每空3分，共15分） 辑表达式 ）和（ 卡诺图 路，称为全加器。 等° 17. 根据不同需要，在集成计数器芯片的基础上，通过采用 进位输出置最小数法 等方法可以实现任意进制的技术器。 18. 4. 一个JK 触发器有_2_个稳态，它可存储_J — 位二进制数。 19. 若将一个正弦波电压信号转换成 同一频率的矩形波，应采用 多谐振荡器 _______ 电路。 20. __________________________________________ 把JK 触发器改成T 触发器的方法是J=k=t __________________________________________________ 。 21. N 个触发器组成的计数器最多可以组成 _^n 进制的计数 器。 1逻辑函数有四种表示方法，它们分别是（ 真值表 ）、（ 逻辑图 2. 将2004个“ 1 ”异或起来得到的结果是（ 3. 由555定时器构成的三种电路中, ）和（ 是脉冲的整形电路。 4. TTL 器件输入脚悬空相当于输入（ 电平。 5. 基本逻辑运算有：（and not ）和（or ）运算。 6. 采用四位比较器对两个四位数比较时, 先比较 最咼 位。 7. 触发器按动作特点可分为基本型、 （同步型 主从型 ）和边沿型; 如果要把一宽脉冲变换为窄脉冲应采用 积分型单稳态 触发器 9. 目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是 TTL ）电路和 CMOS ）电路。 10. 施密特触发器有（ 2 ）个稳定状态?，多谐振荡器有（0 ）个稳定状态。 11.数字系统按组成方式可分为 功能扩展电路、功能综合电路 两种; 12?两二进制数相加时，不考虑低位的进位信号是 加器。 13?不仅考虑两个 本位 .相加，而且还考虑来自 低位进位 _______ 相加的运算电 14.时序逻辑电路的输出不仅和 该时刻输入变量的取值 有关，而且还与_电路原来 的状态 有关。 15?计数器按CP 脉冲的输入方式可分为 同步计数器和 异步计数器。 16?触发器根据逻辑功能的不同，可分为 rs jk 反馈归零法 置数法
基础工程课程设计任务书及例题
《基础工程》课程设计任务书 开题日期： 2014年 5月 26 日完成日期： 2014年 6 月 1 日 一、设计目的 通过本次设计，让学生初步掌握柱下钢筋混凝土独立基础的设计步骤、方法及具体的计算过程，并逐步培养从事基础工程浅基础的设计能力。 二、设计内容 （一）设计题目 柱下钢筋混凝土独立基础 （二）设计内容 1、确定基础埋深； 2、按持力层承载力特征值确定基础底面尺寸； 3、验算地基变形； 4、基础结构设计：拟定基础剖面尺寸，进行内力分析、强度验算和配筋设计，并满足构造设计要求； 5、绘制基础施工图，包括基础平面图、立面图及配筋图。 三、设计资料
1、地形 拟建建筑场地平整 2、工程地质资料 自上而下依次为： ①号土层填土：厚约0.5 m，含部分建筑垃圾； ②号土层粉质黏土：厚1.2 m，软塑，潮湿，承载力特征值f ak=130 kpa； ③号土层黏土：厚1.5 m，可塑，稍湿，承载力特征值f ak=180 kpa； ④号土层，细砂，层厚2.7 m，中密，承载力特征值f ak=240 kpa； ⑤号土层，强风化砂质泥岩，厚度未揭露，承载力特征值f ak=300 kpa。 3、岩土设计技术参数 地基岩土物理力学参数如表1所示。
地基 岩土 物理 力学 参数表 4、水文资料为 地下水对混凝土无侵蚀性；地下水位于地表下1.5 m。 5、上部结构资料 上部结构为多层全现浇框架结构，室外地坪标高同自然地面，室内外高差450mm。柱网布置见图1，图中仅画出了1-6列柱子，其余7-10列柱子和4-1列柱子对称。 图1 柱网平面图 6、上部结构作用： 柱底的荷载效应标准组合值和荷载效应基本组合值分别见表2和见表3。 表2 柱底荷载效应标准组合值
数字逻辑复习题
数字逻辑复习题
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1 数字逻辑复习提要 一、选择题 1.若ABCDEFGH 为最小项，则它有逻辑相邻项个数为( A ) A. 8 B. 82 C. 28 D. 16 2.如果编码0100表示十进制数4，则此码不可能是(B ) A. 8421BCD 码 B. 5211BCD 码 C. 2421BCD 码 D. 余3循环码 3.构成移位寄存器不能采用的触发器为( D ) A. R-S 型 B. J-K 型 C. 主从型 D. 同步型 5.以下PLD 中，与、或阵列均可编程的是(C )器件。 A. PROM B. PAL C. PLA D. GAL 6．函数F(A,B,C,D)=∑m(1,3,4,6,8,10)，它的卡诺图如右图所示。函数的最简与或表达式F= A 。 A ． B ． C ． D ． 7．组合电路是指 B 组合而成的电路。 A ．触发器 B ．门电路 C ．计数器 D ．寄存器 8．电路如右图所示，经CP 脉冲作用后，欲使Q n+1 =Q ，则A ，B 输入应为 A 。 A ．A=0，B=0 B ．A=1，B=1 C ．A=0，B=1 D ．A=1，B=0 9．一位十进制计数器至少需要 4个触发器。 A ．3 B ．4 C ．5 D ．10 D B A D B A D B A ++D B A D C A C B A ++D C A D B A C B A ++D B A D B A D B A ++
数字电路第一章数字电路习题集和答案
第一章绪论练习题 一、选择题 1．以下代码中为无权码的为。 A. 8421BCD码 B. 5421BCD码 C. 余三码 D. 格雷码2．以下代码中为恒权码的为。 A.8421BCD码 B. 5421BCD码 C. 余三码 D. 格雷码3．一位十六进制数可以用位二进制数来表示。 A. １ B. ２ C. ４ D. 16 4．十进制数25用8421BCD码表示为。 A.10 101 B.0010 0101 C.100101 D.10101 5．在一个8位的存储单元中，能够存储的最大无符号整数是。 A.（256） 10 B.（127） 10 C.（FF） 16 D.（255） 10 6．与十进制数（53.5） 10 等值的数或代码为。 A.(0101 0011.0101) 8421BCD B.(35.8) 16 C.(110101.1) 2 D.(65.4) 8 7．矩形脉冲信号的参数有。 A.周期 B.占空比 C.脉宽 D.扫描期8．与八进制数(47.3) 8 等值的数为： A.(100111.011) 2B.(27.6) 16 C.(27.3) 16 D.(100111.11) 2 9. 常用的BC D码有。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码10．与模拟电路相比，数字电路主要的优点有。 A.容易设计 B.通用性强 C.保密性好 D.抗干扰能力强11．把10010110 B二进制数转换成十进制数为（） A. 150 B. 96 C.82 D. 159 12．将4FBH转换为十进制数( ) A. 011101110101B B. 011100111011B C. 010********* D. 100010000101 13．将数1101.11B转换为十六进制数为（） A.D.CH B. 15.3H C. 12.EH D. 21.3H 14．将十进制数130转换为对应的八进制数： A.202 B. 82 C. 120 D. 230
数字逻辑_习题四_答案
习题四部分习题参考答案 4.1 将下列函数简化，并用与非门和或非门画出逻辑电路图。& （3）C B C A D C A B A D C B A F +++=),,,( 解：化简得F=C B C A B A ++ F 的与非式为：F=C B C A B A ?? ，逻辑电路图如图1所示。 F 的或非式为：F=C B A C B A C B A ABC F +++++=+=，逻辑电路 图如图2所示。 图1 图2 4.3分析图4.59所示的逻辑电路图，并说明其逻辑功能。 解：（1）由逻辑电路图写出逻辑表达式并化简可得： D C D B D C D B F D BC D C B D C A D BC D C B D C A F CD ABD CD ABD F +=?=++=??=+=?=012 （2）根据逻辑表达式，其逻辑功能如表所示。 1 C 1 & 1 & & & & & & A B ≥1 0 ≥1 ≥1 ≥1 A C B ≥1 ≥1 F
由真值表可知，DCBA 表示的二进制数，当该值小于等于5，F0＝1，当当该值小于等于10，大于5，F1＝1，当该值小于等于15，大于10，F2=1。 4.4 试分析图4.60 所示的码制转换电路的工作原理 答：①写出逻辑表达式 001G B B =⊕ 112G B B =⊕ 223G B B =⊕ 33G B = D C B A F2 F1 F0 输 入 输 出 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 1 0 1 0 1 1 1 0 0 1 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 1 0 1 0 0 1 1 1 1 1 0 0
数字逻辑精选题
逻辑代数基础 一、选择题 1. 以下表达式中符合逻辑运算法则的是 D 。 A.C ·C =C 2 B.1+1=10 C.0<1 D.A +1=1 2. 逻辑变量的取值１和０可以表示： ABCD 。 A.开关的闭合、断开 B.电位的高、低 C.真与假 D.电流的有、无 3. 当逻辑函数有n 个变量时，共有 D 个变量取值组合？ A. n B. 2n C. n 2 D. 2n 4. 逻辑函数的表示方法中具有唯一性的是AD 。 A .真值表 B.表达式 C.逻辑图 D.卡诺图 5.F=A B +BD+CDE+A D= AC 。 A.D B A + B.D B A )(+ C.))((D B D A ++ D.))((D B D A ++ 6.逻辑函数F=)(B A A ⊕⊕ = A 。 A.B B.A C.B A ⊕ D. B A ⊕ 7．求一个逻辑函数F 的对偶式，可将F 中的 ACD 。 A .“·”换成“+”，“+”换成“·” B.原变量换成反变量，反变量换成原变量 C.变量不变 D.常数中“0”换成“1”，“1”换成“0” E.常数不变 8．A+BC= C 。 A .A + B B.A + C C.（A +B ）（A +C ） D.B +C 9．在何种输入情况下，“与非”运算的结果是逻辑0。 D A ．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是1 10．在何种输入情况下，“或非”运算的结果是逻辑0。 B C D A ．全部输入是0 B.全部输入是1 C.任一输入为0，其他输入为1 D.任一输入为1 二、判断题（正确打√，错误的打×） 1． 逻辑变量的取值，１比０大。（ × ）。 2． 异或函数与同或函数在逻辑上互为反函数。（ √ ）。 3．若两个函数具有相同的真值表，则两个逻辑函数必然相等。（ × ）。
数字电子技术习题解答
数字电子技术习题解答 一、 化简下列逻辑函数，并画出F1的无竞争冒险的与非—与非逻辑电路；画出F2的最简与或非逻辑电路。（每题8分，共16分） 1. F1=B C A B A B C B A +++ 2. F2(A,B,C,D)=Σm （2，3，6，10，14）+Σd （5，9，11） 解：1、F1=BC ’+A(B ’+C ’)=((BC ’+AB ’+AC ’)’)’=((AB ’.)’(BC ’)’(.AC ’)’)’ 由卡诺图可知化简后的表达式不存在竞争冒险。图略 2、F2=((B ’C+CD ’)’)’ 二、 如图所示电路为TTL 电路，输入分别是A ，B ， C 。试根据其输入的波形，画出对应的输出Y1，Y2的波形（忽略门的延迟时间）。 图 解：对于Y1来说，由于电阻R1太大信号无法正确传输，故A 恒等于1，而R2、R3对信号的传输没有影响，所以Y1=BC ；对于Y2来说，当C=1时，三态门处于高阻态，这时Y2=A ’，当C=0时，三态门处于“0”、“1”逻辑状态，这时Y2=（AB ’）’。根据以上分析画Y1、Y2的波形于上图。 00 01 11 0 1 1 Y Y A B C Y 1 Y
三、试设计一个按8421BCD 码计数的同步七进制加法计数器，由零开始计数。 1. 用JK 触发器实现; （10分） 2. 用1片同步十进制计数器74LS160及最少的门电路实现.74LS160功能表及逻辑符号如图3所示。（10分） 图3 解：1、根据题给8421BCD 码加法计数器要求，得状态转换表： 将状态方程与JK 触发器的特性方程比较，得驱动方程： J 2= Q 0Q 1 ，K 2=Q 1 J 1= Q'0Q ’2，K 1=Q ’0 J 0=(Q 1Q 2)’, K 0=1 输出方程：C=Q 1Q 2 图略， 由设计过程可知任意态111将进入000，故电路可自启动。 2、略。 四、 设计一多数表决电路。要求A 、B 、C 三人中只要有两人以上同意，则决议就通过。但A 还有决定权，即只要A 同意，即使其他人不同意也能通过。 （每小题5分，共15分） 1. 列出真值表并写出逻辑函数; 次态卡诺图： Q*2=Q ’1Q 2+Q 0Q 1Q ’2 Q*1=Q 0Q ’1+Q'0Q ’2 Q 1 Q*0=Q ’1Q ’0+Q ’2
墙下条形基础设计例题.doc
目录 课程设计任务书 (1) 教学楼首层平面图 (4) 工程地质条件表 (5) 课程设计指导书 (6) 教学楼首层平面大图 (19)
《地基与基础》课程设计任务书 一、设计目的 1、了解一般民用建筑荷载的传力途径，掌握荷载计算方法； 2、掌握基础设计方法和计算步骤，明确基础有关构造； 3、初步掌握基础施工图的表达方式、制图规定及制图基本技能。 二、设计资料 工程名称：中学教学楼，其首层平面见附图。 建筑地点： 标准冻深：Z0 = 地质条件：见附表序号 工程概况：建筑物结构形式为砖混结构，采用纵横墙承重方案。建筑物层数为四~六层，层高3.6m，窗高2.4m，室内外高差为0.6m。教室内设进深梁，梁截面尺寸 b×h=250×500mm，其上铺钢筋混凝土空心板，墙体采用机制普通砖MU10， 砂浆采用M5砌筑，建筑物平面布置详见附图。 屋面作法：改性沥青防水层 20mm厚1：3水泥砂浆找平层 220mm厚（平均厚度包括找坡层）水泥珍珠岩保温层 一毡二油（改性沥青）隔气层 20mm厚1：3水泥砂浆找平层 预应力混凝土空心板120mm厚（或180mm厚） 20mm厚天棚抹灰（混合砂浆）， 刷两遍大白 楼面作法：地面抹灰1：3水泥砂浆20mm厚 钢筋混凝土空心板120mm厚（或180mm厚） 天棚抹灰：混合砂浆20mm厚 刷两遍大白 材料重度：三毡四油上铺小石子（改性沥青）0.4KN/m2 一毡二油（改性沥青）0.05KN/m2 塑钢窗0.45KN/m2 混凝土空心板120mm厚 1.88KN/m2 预应力混凝土空心板180mm厚 2.37KN/m2 水泥砂浆20KN/m3 混合砂浆17KN/m3 浆砌机砖19KN/m3 水泥珍珠岩制品4KN/m3 钢筋混凝土25 KN/m3
数字逻辑与数字集成电路习题
《数字逻辑》习题案例（计算机科学与技术专业、信息安全专业） 2004年7月 计算机与信息学院、计算机系统结构教研室
一、选择题 1．十进制数33的余3码为 。 A. 00110110 B. 110110 C. 01100110 D. 100100 2．二进制小数-0.0110的补码表示为 。 A ．0.1010 B ．1.1001 C ．1.0110 D ．1.1010 3．两输入与非门输出为0时，输入应满足 。 A ．两个同时为1 B ．两个同时为0 C ．两个互为相反 D ．两个中至少有一个为0 4．某4变量卡诺图中有9个“0”方格7个“1”方格，则相应的标准与或表达式中共有多少个与项 ？ A ． 9 B ．7 C ．16 D ．不能确定 5. 下列逻辑函数中，与A F =相等的是 。 )(A 11⊕=A F )(B A F =2⊙1 )(C 13?=A F )(D 04+=A F 6. 设计一个6进制的同步计数器，需要 个触发器。 )(A 3 )(B 4 )(C 5 )(D 6 7. 下列电路中，属于时序逻辑电路的是 。 )(A 编码器 )(B 半加器 )(C 寄存器 )(D 译码器 8. 列电路中，实现逻辑功能n n Q Q =+1的是 。 )(A )(B 9. 的输出端可直接相连，实现线与逻辑功能。 )(A 与非门 )(B 一般TTL 门 )(C 集电极开路OC 门 )(D 一般CMOS 门 10．以下代码中为无权码的为 。 A . 8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 11．以下代码中为恒权码的为 。 A .8421BCD 码 B . 5421BCD 码 C . 余三码 D . 格雷码 12．一位十六进制数可以用 位二进制数来表示。 A . １ B . ２ C . ４ D . 16 13．十进制数25用8421BCD 码表示为 。 A .10 101 B .0010 0101 C .100101 D .10101 14．在一个8位的存储单元中，能够存储的最大无符号整数是 。 CP Q CP Q CP Q CP
数字电路(第二版)贾立新1数字逻辑基础习题解答
自我检测题 1．（26.125）10=（11010.001）2 =（1A.2）16 2．（100.9375）10=（1100100.1111）2 3．（1011111．01101）2=（ 137.32 ）8=（95.40625）10 4．（133.126）8=（5B.2B ）16 5．（1011）2×（101）2=（110111）2 6．（486）10=（010*********）8421BCD =（011110111001）余3BCD 7．（5.14）10=（0101.00010100）8421BCD 8．（10010011）8421BCD =（93）10 9．基本逻辑运算有 与 、或、非3种。 10．两输入与非门输入为01时，输出为 1 。 11．两输入或非门输入为01时，输出为 0 。 12．逻辑变量和逻辑函数只有 0 和 1 两种取值，而且它们只是表示两种不同的逻辑状态。 13．当变量ABC 为100时，AB +BC = 0 ，（A +B ）（A +C ）=__1__。 14．描述逻辑函数各个变量取值组合和函数值对应关系的表格叫 真值表 。 15． 用与、或、非等运算表示函数中各个变量之间逻辑关系的代数式叫 逻辑表达式 。 16．根据 代入 规则可从B A AB +=可得到C B A ABC ++=。 17．写出函数Z =ABC +（A +BC ）（A +C ）的反函数Z =））（C A C B A C B A ++++)((。 18．逻辑函数表达式F =（A +B ）（A +B +C ）（AB +CD ）+E ，则其对偶式F ＇= __（AB +ABC +（A +B ）（C +D ））E 。 19．已知CD C B A F ++=）（，其对偶式F ＇=D C C B A +??+）（。 20．ABDE C ABC Y ++=的最简与-或式为Y =C AB +。 21．函数D B AB Y +=的最小项表达式为Y = ∑m （1,3,9,11,12,13,14,15）。 22．约束项是 不会出现 的变量取值所对应的最小项，其值总是等于0。 23．逻辑函数F （A ,B ,C ）=∏M （1,3,4,6,7），则F （A ,B ,C ）=∑m （ 0，2，5）。 24．VHDL 的基本描述语句包括 并行语句 和 顺序语句 。 25．VHDL 的并行语句在结构体中的执行是 并行 的，其执行方式与语句书写的顺序无关。 26．在VHDL 的各种并行语句之间，可以用 信号 来交换信息。 27．VHDL 的PROCESS （进程）语句是由 顺序语句 组成的，但其本身却是 并行语句 。 28．VHDL 顺序语句只能出现在 进程语句 内部，是按程序书写的顺序自上而下、一条一条地执行。 29．VHDL 的数据对象包括 常数 、 变量 和 信号 ，它们是用来存放各种类型数据
数字电子技术基础习题及答案
数字电子技术基础试题 一、填空题 : （每空1分，共10分） 1． (30.25) 10 = ( ) 2 = ( ) 16 。 2 . 逻辑函数L = + A+ B+ C +D = 。 3 . 三态门输出的三种状态分别为： 、 和 。 4 . 主从型JK 触发器的特性方程 = 。 5 . 用4个触发器可以存储 位二进制数。 6 . 存储容量为4K×8位的RAM 存储器，其地址线为 条、数据线为 条。 二、选择题： (选择一个正确的答案填入括号内，每题3分，共30分 ) 1.设图1中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（ ）图。 图 1 2.下列几种TTL 电路中，输出端可实现线与功能的电路是（ ）。 A 、或非门 B 、与非门
C、异或门 D、OC门 3.对CMOS与非门电路，其多余输入端正确的处理方法是（）。 A、通过大电阻接地（>1.5KΩ） B、悬空 C、通过小电阻接地（<1KΩ） D、通过电阻接V CC 4.图2所示电路为由555定时器构成的（）。 A、施密特触发器 B、多谐振荡器 C、单稳态触发器 D、T触发器 5.请判断以下哪个电路不是时序逻辑电路（）。图2 A、计数器 B、寄存器 C、译码器 D、触发器 6．下列几种A/D转换器中，转换速度最快的是（）。图2 A、并行A/D转换器 B、计数型A/D转换器 C、逐次渐进型A/D转换器 D、双积分A/D转换器 7．某电路的输入波形 u I 和输出波形 u O 如图 3所示，则该电路为（）。 图3 A、施密特触发器 B、反相器 C、单稳态触发器 D、JK触发器
数字逻辑考题及答案
数字逻辑试题1答案 一、填空：（每空1分，共20分） 1、（）8 =（ ）16 2、 10= ( )2 3、（FF ）16= ( 255 )10 4、[X]原=，真值X= ，[X]补 = 。 5、[X]反=，[X]补= 。 6、-9/16的补码为，反码为 。 7、已知葛莱码1000，其二进制码为1111， 已知十进制数为92，余三码为1100 0101 8、时序逻辑电路的输出不仅取决于当时的输入，还取决于电路的状态 。 9、逻辑代数的基本运算有三种，它们是_与_ 、_或__、_非_ 。 10、1⊕⊕=B A F ，其最小项之和形式为_ 。AB B A F += 11、RS 触发器的状态方程为_n n Q R S Q +=+1_，约束条件为0=SR 。 12、已知B A F ⊕=1、B A B A F +=2，则两式之间的逻辑关系相等。 13、将触发器的CP 时钟端不连接在一起的时序逻辑电路称之为_异_步时序逻辑电路 。 二、简答题（20分） 1、列出设计同步时序逻辑电路的步骤。（5分） 答：（1）、由实际问题列状态图 （2）、状态化简、编码 （3）、状态转换真值表、驱动表求驱动方程、输出方程 （4）、画逻辑图 （5）、检查自起动 2、化简)(B A B A ABC B A F +++=（5分） 答：0=F 3、分析以下电路，其中RCO 为进位输出。（5分） 答：7进制计数器。 4、下图为PLD 电路，在正确的位置添 * ， 设计出B A F ⊕=函数。（5分）
5分 注：答案之一。 三、分析题（30分） 1、分析以下电路，说明电路功能。（10分） 解： ∑∑==) 7,4,2,1()7,6,5,3(m Y m X 2分 A B Ci X Y 0 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 8分 2、分析以下电路，其中X 为控制端，说明电路功能。（10分） 解：XABC C B A X ABC X C B A X C B A X C B A X F ++++?+?= 4分 )()(ABC C B A X C B A X F ++⊕⊕= 4分 所以：X=0 完成判奇功能。 X=1 完成逻辑一致判断功能。 2分
数字逻辑第四章课后答案..
习题4解答 4-1 试用与非门设计实现函数F(A,B,C,D)=Σm(0,2,5,8,11,13,15)的组合逻辑电路。 解：首先用卡诺图对函数进行化简，然后变换成与非-与非表达式。 化简后的函数 4-2 试用逻辑门设计三变量的奇数判别电路。若输入变量中1的个数为奇数时，输出为1，否则输出为0。 解：本题的函数不能化简，但可以变换成异或表达式，使电路实现最简。 真值表：逻辑函数表达式： C B A C B A C B A C B A Y? ? + ? ? + ? ? + ? ? = C B A⊕ ⊕ =) ( ACD D C B D B A D C B ACD D C B D B A D C B ACD D C B D B A D C B F ? ? ? ? ? ? ? = + + ? ? + ? ? = + + ? ? + ? ? = 逻辑图 B A C D F
4-3 用与非门设计四变量多数表决电路。当输入变量A 、B 、C 、D 有三个或三个以上为1时输出为1，输入为其他状态时输出为0。 解： 真值表： 先用卡诺图化简，然后变换成与非-与非表达式： 逻辑函数表达式： 4-4 用门电路设计一个代码转换电路，输入为4位二进制代码，输出为 4位循环码。 解：首先根据所给问题列出真值表，然后用卡诺图化简逻辑函数，按照化简后的逻辑函数画逻辑图。 ACD BCD ABC ABD ACD BCD ABC ABD ACD BCD ABC ABD Y ???=+++=+++=逻辑图
真值表： 卡诺图化简： 化简后的逻辑函数： Y 1的卡诺图 Y 2的卡诺图 Y 3的卡诺图 Y 4的卡诺图 A Y =1B A B A B A Y ⊕=+=2C B C B C B Y ⊕=+=3D C D C D C Y ⊕=+=4Y Y 逻辑图
《基础设计》习题集-2012
《基础设计》习题集 主编：韩淼 土木与交通工程学院结构教研室
第一章柱下条形基础 思考题 1.什么是柱下条形基础？ 2.柱下条形基础有哪几种形式？ 3.柱下条形基础常用计算方法有哪几种？计算依据是什么？ 4.柱下条形基础有那些构造要求？ 5.什么是反梁法？ 6.反梁法适用范围是什么？ 7.反梁法的计算假定是什么？ 8.简述反梁法计算步骤。 9.什么是经验系数法？ 10.什么是静力平衡法？ 11.连续梁法怎样计算基础梁的内力？ 12.连续梁法求得的支座反力与柱作用力为什么不相等？如何进行调整？ 13.考虑“架桥”作用时，如何调整地基反力？ 14.弹性地基梁法的基本假设是什么？ 15.弹性地基梁有哪几种类型？如何划分？ 16.如何应用弹性地基梁法计算基础梁内力？ 17.什么是柱下十字交叉基础？ 18.柱下十字交叉基础的计算假定是什么？ 19.柱下十字交叉基础的交叉点有哪几种形式？ 20.如何对交叉点的集中力进行分配和调整？ 21.交叉点处的基础重叠面积如何计算？ 计算题 1.某建筑物基础上部荷载与柱距如图。基础埋深d=1.5m，持力层土修正后的地基承载力特征值 f a=156kN/m2，柱荷载设计值F A=1252kN，F B= F C=1838kN，柱距6 m，共5跨，基础梁伸出 左端边柱1.1m。（求荷载标准值可取荷载分项为1.35简化计算） （1）确定基础底面尺寸。 （2）用静力平衡法计算基础梁内力，并绘出内力图。 （3）假定用弯矩分配法求得支座反力为R A=1224kN，R B=2072kN，R C=1632kN，试对支座不平衡力进行调整，并绘出调整荷载分布图。 （4）用连续梁系数法计算基础梁内力，并绘出内力图。 5 6000 1100
数字逻辑习题及答案.
数字逻辑习题及答案 一. 填空题 1．一个触发器有Q和Q两个互补的输出引脚，通常所说的触发器的输出端是指 Q ，所谓置位就是将输出端置成 1 电平，复位就是将输出端置成 0 电平。 2．我们可以用逻辑函数来表示逻辑关系，任何一个逻辑关系都可以表示为逻辑函数的与或表达式，也可表示为逻辑函数的或与表达式。 3．计数器和定时器的内部结构是一样的，当对不规则的事件脉冲计数时，称为计数器，当对周期性的规则脉冲计数时，称为定时器。 4．当我们在计算机键盘上按一个标为“3”的按键时，键盘向主机送出一个ASCII码，这个ASCII码的值为 33H 。 5．在5V供电的数字系统里，所谓的高电平并不是一定是5V，而是有一个电压范围，我们把这个电压范围称为高电平噪声容限；同样所谓的低电平并不是一定是0V，而也是有一个电压范围，我们把这个电压范围称为低电平噪声容限。 二. 选择题 1．在数字系统里，当某一线路作为总线使用，那么接到该总线的所有输出设备（或器件）必须具有 b 结构，否则会产生数据冲突。 a. 集电极开路； b. 三态门； c. 灌电流； d. 拉电流2．TTL集成电路采用的是 b 控制，其功率损耗比较大；而MOS 集成电路采用的是 a 控制，其功率损耗比较小。 a. 电压； b.电流； c. 灌电流； d. 拉电流 3．欲将二进制代码翻译成输出信号选用 b ，欲将输入信号编成二进制代码选用 a ，欲将数字系统中多条传输线上的不同数字信号按需要选择一个送到公共数据线上选用 c ，
欲实现两个相同位二进制数和低位进位数的相加运算选用 e 。 a. 编码器； b. 译码器； c. 多路选择器； d. 数值比较器； e. 加法器； f. 触发器； ｇ. 计数器； h. 寄存器 4． 卡诺图上变量的取值顺序是采用 b 的形式，以便能够用几何 上的相邻关系表示逻辑上的相邻。 a. 二进制码； b. 循环码； c. ASCII 码； d. 十进制码 5． 根据最小项与最大项的性质，任意两个不同的最小项之积为 0 ，任意两个不同的最大项之和为 1 。 a. 不确定； b. 0 ； c. 1 三. 简答题 1．分别写出（或画出）JK 、D 、T 和T ’四个触发器的特征方程、真 值表和状态转换图。 2．请分别完成下面逻辑函数的化简。 1). )DE C B A (*)E D )(C B A (F ++++++= 答：原式)DE C B A (*)]E D ()C B A ([+++++++= )DE )C B A ((*))DE )C B A ((++++++=)) C B A ()C B A ((DE DE )C B A ()C B A (+++++++++++= DE = 2). )EH D B A )(B A )(C A )(C B A (F +++++++= 答：原式的对偶式为： ) H E (ABD AB AC C AB 'F ++++= ))H E (BD B C C B (A ++++=)] H E (BD B B C [A ++++==A A )'A ()''F (===∴原式 3．请分别说明A/D 与D/A 转换器的作用，说明它们的主要技术指标， 并进一步说明在什么情况下必须在A/D 转换器前加采样·保持电路。 答：A/D 与D/A 转换器分别能够将模拟量转换成数字量与数字量转换 成模拟量，通过这样的转换电路，能够将模拟系统和数字系统联
数字电子技术练习题及答案
数 字电子技术练习题及答案 一、填空题 1、(238)10＝( 11101110 )2 ＝( EE )16。(110110.01)2＝( 36.4 )16＝( 54.25 )10。 2、德?摩根定理表示为 B A +＝( B A ? ) , B A ?＝( B A + )。 3、数字信号只有（ 两 ）种取值，分别表示为（ 0 ）和（ 1 ）。 4、异或门电路的表达式是( B A B A B A +=⊕ )；同或门的表达式是( B A AB B A ?+=⊙ ) 。 5、组成逻辑函数的基本单元是（ 最小项 ）。 6、与最小项C AB 相邻的最小项有( C B A )、( C B A ? ) 和 ( ABC ) 。 7、基本逻辑门有（ 与门 ）、（ 或门 ）和（ 非门 ）三种。复合门有（ 与非门 ）、（ 或非门 ）、（ 与或非门 ）和（ 异或门 ）等。 8、 9、 10、最简与或式的定义是乘积项的（ 个数最少 ），每个乘积项中相乘的（ 变量个数也最少）的与或表达式。 11、在正逻辑的约定下，“1”表示（ 高电平 ），“0”表示（ 低电平 ）。在负逻辑的约定下，“1”表示（ 低电平 ），“0”表示（ 高电平 ）。 12、一般TTL 门电路输出端( 不能 )直接相连，实现线与。(填写“能”或“不能”) 13、三态门的三种可能的输出状态是( 高电平 )、( 低电平 )和( 高阻态 )。 14、实现基本和常用逻辑运算的(电子电路)，称为逻辑门电路，简称门电路。 15、在TTL 三态门、OC 门、与非门、异或门和或非门电路中，能实现“线与”逻辑功能的门为（OC 门），能实现总线连接方式的的门为（三态门）。 16、T TL 与非门的多余输入端不能接（ 低 ）电平。 17、 18、真值表是将输入逻辑变量的（ 所有可能取值 ）与相应的（ 输出变量函数值 ）排列在一起而组成的表格。 19、组合逻辑电路是指任何时刻电路的稳定输出，仅仅只决定于（该时刻各个输入变量的取值）。 20、用文字、符号或者数码表示特定对象的过程叫做（ 编码 ）。把代码的特定含义翻译出来的过程叫（ 译码 ）。 在几个信号同时输入时，只对优先级别最高的进行编码叫做（ 优先编码 ）。 21、两个1位二进制数相加，叫做（半加器）。两个同位的加数和来自低位的进位三者相加，叫做（全加器）。 22、比较两个多位二进制数大小是否相等的逻辑电路，称为(数值比较器)。 23、半导体数码显示器的内部接法有两种形式：共(阳)极接法和共(阴)极接法。对于共阳接法的发光二极管数码显示器，应采用(低)电平驱动的七段显示译码器。 24、能够将（ 1个 ）输入数据，根据需要传送到（ m 个 ）输出端的任意一个输出端的电路，叫做数据分配器。 25、在多路传输过程中，能够根据需要将（ 其中任意一路挑选出来 ）的电路，叫做数据选择器，也称为多路选择器或多路开关。 26、触发器又称为双稳态电路，因为它具有（ 两个 ）稳定的状态。 27、根据逻辑功能不同，触发器可分为（ RS 触发器 ）、（ D 触发器 ）、（ JK 触发器 ）、（ T 触发器 ）和（ T ’触发器 ）等。根据逻辑结构不同，触发器可分为（ 基本触发器 ）、（ 同步触发器 ）和（ 边沿触发器 ）等。 28、JK 触发器在JK ＝00时，具有（ 保持 ）功能，JK ＝11时；具有（ 翻转 ）功能；JK ＝01时，具有（ 置0 ）功能；JK ＝10时，具有（ 置1 ）功能。 29、JK 触发器具有（ 保持 ）、（ 置0 ）、（ 置1 ）和（ 翻转 ）的逻辑功能。D 触发器具有（ 置0 ）和（ 置1 ）的逻辑功能。RS 触发器具有（ 保持 ）、（ 置0 ）和（ 置1 ）的逻辑功能。 T 触发器具有（ 保持 ）和（ 翻转 ）的逻辑功能。T ’触发器具有（ 翻转 ）的逻辑功能。