DDR2 layout guide
Amlogic DDR2 layout guide
v0.2 2010-8-26
16bit QFP 封装
1、优先走DQS/DQn/DQM 信号，尽量短，降低EMI
2、DQS0/DQ0-7/DQM0为一组信号，以DQS0为时钟，DQ0-7和DQM0相对DQS0的长度差异应小于+/-2mm DQS0差分线的长度差异应小于1mm，尽可能等长。
3、DQS1/DQ8-15/DQM1为一组信号，以DQS1为时钟，DQ8-15和DQM1相对DQS1的长度差异应小于+/-2mm DQS1差分线的长度差异应小于1mm，尽可能等长。32bit DDR2的DQS2/3组的信号按相同规则处理
4、Address/command 信号以CK 信号为时钟，Address/command 相对CK 的长度差异应小于+/-15mm CK 差分线的长度差异应小于1mm，尽可能等长。CK 上的串阻位置，端接电阻位置也尽可能做到等长。 CKE 信号例外，可以不做等长处理
5、Address/command/CK 信号的串阻靠近CPU 源端，CK 的并联端接电阻靠近末端放置。CK 上的串阻位置，端接电阻位置也尽可能做到等长。CK 信号包地，包地线多打过孔下地。
6、信号线宽5mil，信号线间距7mil （综合考虑布板面积和串扰因素）
7、叠层参考，主要保证DDR2走线面和下方GND 的距离，建议用4.4mil。注意GND 叠层靠近DDR2信号。
下面例子板子厚度1.2mm，根据结构选择，需要加厚就将中间层加厚。
注意：表面使用铜箔厚0.5OZ，完成加工后的PCB 表面层铜厚约1OZ
0.5 mils, Er = 3.3
1 oz, TOP, Z0 = 55 ohms, width = 6 mils 4.4 mils, Er = 4.21 oz, GND 33 mils, Er = 4.31 oz, VCC 4.4 mils, Er = 4.3
1 oz, BOTTOM, Z0 = 54.5 ohms, width = 6 mils 0.5 mils, Er = 3.3
Layer Stackup
Design: ddr_linesim2.ffs, Designer: dhd.
HyperLynx LineSim V8.0
8、等长线的走法：
避免出现长的靠近的平行线，信号会通过平行线耦合传递，造成实际延迟效果大打折扣。
u
t e t
o
S
k y
n
o o n
!
建议的走法，用弧线线。
蛇形线走完后，检查一下细节，消除走线过程中出现的小拐角
9、CK/DQS 的相对长度控制：
请参考公板设计，避免CK 信号比DQS 信号长太多。限制长度差异<6cm
10、注意做好电源地滤波，电容尽量靠近电源和地pin 放置，缩短电容回路走线长度。layout 时可以单独看top 层和单独看bottom 层，检查电源走线是否有过长。
11、DDR2的滤波电容和电阻都用0402封装
32bit 两片DDR2的补充layout guide (pre-release)
1、DDRa 为地址线top 层直接连接，DDRb 用两个过孔，换层到bottom 再重新换层到top 连接。Bottom 层有走线的地方，trace 下方(向外延伸5mm)的VCC 层必须保证是连续的铜箔，不可以出现铜箔割裂。
2、时钟线
1）串阻靠近CPU（用22R）
2）并联端接电阻靠近分支点(用100R)
3）分支点后到DDRa 和DDRb 的分支信号要做长度控制，DDRb 的信号比DDRa 短4mm (+/-1mm) 4) 分支线的长度尽量缩短
3、地址线
1）串阻靠近CPU（需要更强驱动能力，用0R，如果板子验证没有问题，量产板可以在PCB 上直接连
D
i s
t r
i b
u
t e t
o
S
k y
n
o o n
!
通）
2）分支点后到DDRa 和DDRb 的分支信号要作长度控制，DDRb 的信号比DDRa 短4mm (+/-5mm) 3) 分支线的长度尽量缩短
4、注意DQS 不用串电阻，尽量缩短，以降低EMI 辐射。长度对EMI 有严重影响
5、地址线到DDRa 距离，相对CLKa 的长度，应该控制在+/-15mm 以内 地址线到DDRb 的距离，相对CLKb 的长度，应该控制在+/-15mm 以内
可以先走DDRa 的等长，控制在+/-10mm，再处理DDRb 分支和(DDRa 分支-4mm)等长，控制在+/-5mm
6、CLKa 长度不可以比DQS 长太多，控制在6cm 以内。
7、DDR2的滤波电容和电阻都用0402封装
8、地址线分支线打密集过孔，可能会导致地铜箔破裂，需要适当拉开via 的间距，保证每个via 旁边都有铜箔接续，版面紧张的话，可以用走线方式缝补破裂的地铜箔
BGA 封装(8726-M)补充layoutguide
1、由于BGA 内部基板的layout 不等长，主板layout 要对此进行补偿。BGA 基板线长+主板线长的总和要符合上述的等长规则要求
2、DQS1/3的走线建议加长15mm (仅针对8726-M，8726-ML，不一定适用于后续新芯片)
3、参考地址线走线方向图(最终的走线要优化)
D
i s
t r
i b
u
t e t
o
S
k y
n
o o n
!