基于VerilogHDL的MTM总线主模块有限状态机设计

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计算机测量与控制.2010.18(3) Computer Measurement &Control

设计与应用

收稿日期:2009-09-22; 修回日期:2009-11-05。

作者简介:陈 星(1984-),男,河北景县人,硕士研究生,主要从事装备测试性设计与分析技术方向的研究。

黄考利(1958-),男,山东潍坊人,教授,博士生导师,主要从事武器装备测试性、智能诊断技术方向的研究。

文章编号:1671-4598(2010)03-0682-03 中图分类号:T P206

文献标识码:B

基于Verilog HDL 的MTM 总线主模块有限状态机设计

陈 星1

,黄考利2

,连光耀2

,王振生

2

(1 军械工程学院,河北石家庄 050003;2 军械技术研究所,河北石家庄 050003)

摘要:针对M T M 总线主模块的设计需求,在分析M TM 总线通信协议基础上,给出了M T M 总线主控制模块的有限状态机模型;该有限状态机作为主控制模块的核心,主要用于完成控制M TM 总线的消息传送顺序;分析了M TM 总线结构体系和有限状态机设计的主要方法步骤,通过QUARTU S 开发平台,基于Verilog H DL 语言对该有限状态机进行了设计实现与仿真验证;基于该有限状态机的M TM 总线主通信模块已经设计实现,并在工程中得到应用,性能稳定。

关键词:Verilog HDL;有限状态机;M TM 总线

Design of MTM Bus Master Module !s Finite State Machine Based on Verilog HDL

Chen Xing 1

,H uang Kaoli 2

,Lian Guangy ao 1

,W ang Zhensheng

2

(1 O rdnance Eng ineering Co llege,Shijiazhuang 050003,China;

2 O rdnance Eng ineer ing Institute,Shijiazhuang 050003,China)

Abstract:T o the deman d of designing M TM master m odu le,on the b as e of analyzin g the protocol of M TM bus,this paper pu ts forw ard th e model of M T M bus M aster module !s finite state machine.Th e FSM is th e core of master m odu le,it controls the transmis sion of th e m es sages on the M TM bus.Introduced the structu re of M TM bus and the main methods of des ign a FSM ,design a M TM bus M aster M od ule !s finite state m achine based on Verilog H DL,proved the design in the circumstance of QuartusII.The M TM m as ter module bas ed on this FS M h as already been realized and ap plied to the project,the function is favorab le.

Key words :Verilog HDL;FS M ;M TM bus

0 引言

M T M 总线(模块测试与维护总线)是一种同步串行的、

背板测试与维护总线,由一个或多个逻辑板组成,可以将不同设计者或生产商提供的模块综合为可测试和维护的子系统。通过M T M 总线可以完成板级和系统级自检测,维护和重构,快速定位故障,实现系统测试与维护的智能化。M T M 总线采用主从式工作方式,系统中存在一个M T M 总线主模块和多个M T M 总线从模块,从模块在主模块的命令下工作,即命令/响应式工作方式。在M T M 总线主控模块中,主模块有限状态机是其核心单元,其作用是控制整个信息传输过程[1]。基于上述分析,本文在研究MT M 总线协议规范的基础上,得到了主模块的通信控制有限状态机模型,应用Verilog HDL 语言,并通过QUART US 平台进行了设计与仿真实现。

1 有限状态机概述

1 1 基本概述

在数字系统中,大部分是时序电路。有限状态机(Finite St ate M achine,FSM )是为时序逻辑电路设计创建的特殊模型技术,这种模型在设计任务顺序非常明确的电路中非常有用,

如果电路要完成的任务可以进行完整清晰的排列和分类,应该首选使用有限状态机来实现。

根据状态机的输出是否与输入条件有关,可以将有限状态

机分为两种基本类型:M ealy 机和M oo re 机,M ea

ly 机的下一

状态和输出取决于当前状态和当前输入,如图1所示。

图1 M ealy 状态机

M o or e 机的下一状态取决于当前状态和当前输入,但其输出仅取决于当前状态,如图2所示。

图2 M oore 状态机

1 2 有限状态机设计步骤

有限状态机设计的一般步骤为:(1)逻辑抽象,得出状态转换图。就是把一个实际的逻辑关系表示为时序逻辑函数,首先需要分析逻辑关系,确定输入输出变量以及电路的状态数,然后定义输入输出逻辑状态的含义画出状态转换图;(2)状态化简。状态化简的目的在于将等价状态尽可能合并,以得到最简单的状态转换图;(3)状态编码。编码方法有很多,如果编码选择合适,

第3期陈 星,等:基于Verilog H DL 的MTM 总线主模块有限状态机设计 683

可以简化设计,一般常用的编码有二进制编码(Binary Code)、格雷码(Gray Code)和独热码(One -hot Code)、约翰逊编码(Johnson Code),在这4种编码中,二进制码和格雷码所用的D 触发器最少,在触发器资源丰富的FPGA 或ASIC 设计中,采用独热码既可以使电路性能得到保证又可以充分利用其触发器数量多的优势;(4)选定触发器的类型并求出状态方程、驱动方程和输出方程;(5)按照方程得出逻辑图[2]。

2 MTM 总线主控制模块状态机

2 1 MTM 总线结构

M T M 总线包括主模块数据(M M D )、从模块数据(M SD)

、控制(M CT L )、时钟(M CLK )以及可选的暂停请求(M PR)信号。

图3 M TM 总线结构

其中,M CT L 是M T M 总线控制信号,在M MD 和M SD 信号上进行数据传输。M MD 信号用于主模块向从模块串行地传送控制命令或数据;M SD 信号用于从模块向主模块以?逻辑或#方式传送串行数据。MSD 信号既用于从模块数据传送,也用于在消息传送暂停期间和消息传送空闲期间指示中断。MCLK 信号用于同步模块间的数据传送;M PR 信号用于被寻址的从模块在消息传递过程中请求主模块延长包传送之间的暂停期

[3]

。

2 2 MTM 总线主模块的有限状态机

主模块状态机的转换如图4所示。

在主模块系统上电或复位后,主控制器处于P OW ERU P 2_00状态;当主模块状态机处于某个给定的状态时,M CT L 和M M D 信号的逻辑值在M CL K 的上升沿产生;主模块的状态在每个M CLK 信号周期内转换,在17个主传送状态的每一个状态传送中,主模块只传送一个数据位,在除主传送状态以外的任何主控制器状态中,主模块不传送任何消息的位;当主模块状态机进入结束状态时,当前消息传送结束[4]。

3 基于Verilog HDL 的主模块有限状态机设计与仿真验证

3 1 主模块有限状态机设计

Ver ilog HDL 是一门标准硬件设计语言,它适用于电子系统设计的所有阶段。Ver ilog HDL 语言具有简单、直观和高效的特点,由于它容易被机器和人工阅读,因此它支持硬件设计的开发、验证、综合及测试以及硬件设计数据的交流,便于维护、修改和最终硬件电路的获得。

用

Ver ilog H DL 来描述有限状态机,可以充分发挥硬件描述语言的抽象建模能力,使用alw ays 块语句和case (if)等条件语句及赋值语句即可方便实现,具体的逻辑化简、逻辑电路到触发器映射均可由计算机自动完成。

图4 M TM 总线主模块状态机状态转换

注:状态转换的控制位为(M 1,M 2,M 3)。其中,M 1表示M 1为1,/M 1表示M 1为0,X 表示0或1的任意值。

根据M T M 总线主模块的有限状态机状态转换图,基于V er ilo g H DL 设计有限状态机的代码如下:

m odule mfsm(mclk,M 1,M 2,M 3,state);

in pu t mclk,M 1,M 2,M 3;/*输入时钟和控制信号*/output[4:0]state;reg [4:0]state;

parameter XFER0=5'b00000,/*发第0位*/

XFE R1=5'b00001,/*发第1位*/

????

XFE R16=5'b10000,/*发第16位*/ POWERUP=5'b 10001,/*上电*/ IDLE =5'b10010,/*空闲*/ PAUSE =5'b10011,/*暂停*/ EOM =5'b10100,/*结束*/ W AIT =5'b10101;/*等待*/alw ay s @(posedge mclk)if(M 1)

state<=W AIT ;else

case(state)

XFE R16:if(!M 1) begin

state<=XFER15; end

XFE R15:if(!M 1) begin

state<=XFER14; end ??.?

XFER0:if(!M 1)

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计算机测量与控制

第18卷

b egin

s tate<=PAUS E; end

PAUS E:if(M 2) s tate<=PAUS E; els e if(M 3) state<=EOM ; els e

state<=XFER16; E OM :if(!M 1) state<=IDLE; IDLE:if(M 3) state<=IDLE; els e

state<=XFER16; POWE RUP:if(M 3) state<=IDLE; els e

s tate<=POWERUP; W AIT :if(M 3)

state<=IDLE; default:state<=5'b XXXXX; endcase endmodule

3 2 基于QuartusII 的设计验证

Quar tusII 是A lter a 公司在21世纪初推出的FP GA /CPL D

开发环境,是A lter a 前一代F PG A/CPL D 集成开发环境M A X +PlusII 的更新换代产品,其功能强大,界面友好,使用便捷。Quart usII 集成了A lter a 的FP GA /CPL D 开发流程所涉及的所有工具和第三方软件接口,通过使用此开发工具,设计者可以创建、组织和管理自己的设计[5]。

本文利用Quart us 7 1版本对所设计的Ver ilog H DL 代

码进行了仿真验证,验证波形如图5所示。

当M 1=0,M 2=0,M 3=0时,主模块处于数据传送状

态,并且按照从最高有效位到最低有效位的方向依次传送,当M 1=1时,无条件跳转到等待状态,在等待状态如果将M 3置1,主模块跳转到空闲状态。

4 结束语

当前,电子设备性能日益强大,结构日趋复杂,测试也越来越困难,边界扫描技术作为一种先进的测试和测试性设计技术,受到人们的普遍关注。伴随着边界扫描技术的发展,国外已经推出了IEEE1149 1、IEEE1149 4、IEEE1149 5和IEEE1149 6等诸多标准。其中IEEE1149 5是实现系统级边界扫描的标准。本文仅M T M 总线主模块的有限状态机设计进行了研究,该状态机已经在某型装备M T M 总线系统主控制模块中得到应用,性能稳定。

作为新的测试总线标准,对于M T M 总线的研究仍然有大量工作亟待开展。目前,我国对M T M 总线技术的研究与国外还有一定差距,深入研究M T M 总线技术意义十分重大。

参考文献:

[1]IEEE1149 5-1995,IEEE Standard for M odule T es t and M ainte

nance Bus (M TM -Bus )Protocol [S].1995:31-49.

[2]夏宇闻.Verilog 数字系统设计教程[M ].北京:北京航空航天大

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[3]黄考利.装备仿真测试技术[M].北京:兵器工业出版社,2008.[4]徐 进,孟晓风,钟 波.基于M T M 总线的测试系统设计方法

[J].计量与测试技术,2009,(2):27-33.

[5]周润景,图 雅,张丽敏.FPGA/CPLD 数字系统设计实

例

[M ].北京:电子工业出版社,2007.

图5 验证波形

(上接第681页)

3 结束语

半桥Q RC 变换器EM C 性能影响因素有多种,对比优化前和优化后的共模、差模和总的噪声频谱,可以发现经过电路布局的修改使得相关印制导线的寄生参数发生了变化,从而最终引起产生的噪声水平的改变。从分析中还可以看到,副边印制导线的电感和电容对高频噪声影响很大,电感会使噪声加剧,电容则可以减小噪声。因此,布线的时候,可以使副边走线的电感尽量减小、电容则尽量变大。

参考文献:

[1]钱照明,程肇基.电力电子系统电磁干扰设计基础及干扰抑制技

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[3]刘鹏程,邱 扬.电磁兼容原理及技术[M ].北京:高等教育出

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[4]吴 昕,钱照明,庞敏熙,等.开关电源印刷电路板EM C 辅助设

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[5]L. B.Gravelle and P. F.W ils on.E M I/E M C in print circuit

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