VHDL基础入门学习

第二章 VHDL基本数据类型与命令语句 第二章 VHDL基本数据类型与命令语句
2.1 VHDL基本数据类型 2.2 VHDL数据对象定义 2.3 并行同时语句( When-Else, With-Select ) 2.4 顺序语句一（Process，If-Else，Wait） 2.5 顺序语句二（Case-When，Null）
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2.1 基本数据类型 (逻辑信号、数值信号) 在VHDL中每一个数据对象都必须具有确 定的数据类型。只有在相同数据类型的数据对 象之间，才能进行数据交换。 ⑴ ⑵ ⑶ ⑷ ⑸ 布尔代数数据类型(BOOLEAN)； 位逻辑数据类型(BIT)； 位逻辑序列数据类型(BIT_VECTOR)； 标准逻辑数据类型(STD_LOGIC)； 标准逻辑序列数据类型(STD_LOGIC _VECTOR);
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⑹ ⑺ ⑻ ⑼ ⑽
整数数据类型(INTEGER)； 实数数据类型(REAL)； 字符串数据类型(STRING)； 字符数据类型(CHARACTER); 无符号整数数据类型(UNSIGNED)；
今后在逻辑设计中最常用到两种：标准逻辑 数据类型 STD_LOGIC 和标准逻辑序列数据类型 STD_LOGIC _VECTOR。 其语法格式：在实体中是跟在端口模式 (方 向) 后面，在结构体中是跟在数据对象后面。
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2.1.1 逻辑信号的数据类型 ⑴ 布尔代数数据类型(BOOLEAN) 布尔代数数据类型(BOOLEAN)属于双值数据 类型，其值只有“TRUE”(真)、“FALSE”(假) 两种 状态，常用来表示关系运算和关系运算的结果。 ⑵ 位逻辑数据类型(BIT) 位逻辑数据类型(BIT)也属于双值数据类型， 其值只有 ‘ 1 ’、 ' 0 ' (用单引号表示)两种状态，常 用来表示某一管脚的逻辑值。
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⑶ 标准逻辑数据类型(STD_LOGIC) 标准逻辑数据类型 (STD_LOGIC) 也属于双值 数据类型，但它比“BIT”对于数字逻辑电路的逻辑 特性的描述更完整、更真实。因此在VHDL中通常 都是采用这种数据类型。它的取值共有九种形式： ① ' U ' —— 初始值； ② ' X ' —— 不定值； ③ ' 0 ' —— 低电位0； ④ ' 1 ' —— 高电位1； ⑤ ' Z ' —— 高阻抗； ⑥ ' W ' —— 弱信号不定值； ⑦ ' L ' —— 弱信号0； ⑧ ' H' —— 弱信号1； ⑨ ' – ' —— 不可能情况，不必理会。
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⑷ 标准逻辑序列数据类型(STD_LOGIC_VECTOR) 标准逻辑序列数据类型 (STD_LOGIC_ VECTOR) 也属于双值数据类型，但它描述 的是一组序列信号的数据类型。如：数据总 线、地址总线等(排线)上面的数值。 ⑸ 位逻辑序列数据类型(BIT_VECTOR) 位逻辑序列数据类型 (BIT_VECTOR) 也 属于双值数据类型，其值只有"1"、"0" (用双 引号表示) 两种状态，常用来表示某一组管脚 的位逻辑值。
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⑹ 逻辑信号的运算 配合逻辑信号的基本运算符，通常包含有两种： ① 逻辑运算符
and
与门
or
或门
nand
与非门
nor
或非门
xor
异或门
xnor
同或门
not
非门
② 关系运算符
=
等于
/=
不等于
<
小于
<=
小于等于
>
大于
>=
大于等于
注意：“<=”符号与赋值符号相同，由上下文来区别。
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2.1.2 数值信号的数据类型 ⑴ 整数数据类型(Integer) 整数数据类型的数有正整数、负整数和0，在 VHDL中其取值范围是 -2147483647~2147483646。 即： ( ?2 31 ) ~ ( 2 31 ? 1) 。 ⑵ 无符号整数数据类型(UNSIGNED)； 无符号整数数据类型的数与标准逻辑序列相 似，定义时也必须指明这个无符号整数的位数。 [例1] 假若A中的内容是3(11)2，B中的内容是2(10)2，试 分析下程序运行后，C和D中的内容是多少？
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LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CH2_1_3 PORT(A : B C D END CH2_1_3; is IN Std_Logic_Vector(1 DOWNTO 0); : IN Unsigned(1 DOWNTO 0); : OUT Unsigned(7 DOWNTO 0); : OUT Std_Logic_Vector(1 DOWNTO 0));
ARCHITECTURE a OF CH2_1_3 IS SIGNAL E,F,G : Unsigned(1 DOWNTO 0); SIGNAL H : Unsigned(7 DOWNTO 0);
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BEGIN E <= Unsigned (A); F <= B; H(1 DOWNTO 0) <= E+F; H(3 DOWNTO 2) <= E-F; H(7 DOWNTO 4) <= E*F; G(0) <= E(0) AND F(0); G(1) <= E(1) OR F(1); C <= H; D <= Std_Logic_Vector (G); END a;
--(1) --(2) --(3) --(4) --(5) --(6) --(7) --(8) --(9)
因为A中的内容是3(11)2，B中的内容是2(10)2，故： ① E <=Unsigned (A) 后， E=3 (11)2 ； ② F <= B 后， F=2 (10)2 ；
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BEGIN E <= Unsigned (A); F <= B; H(1 DOWNTO 0) <= E+F; H(3 DOWNTO 2) <= E-F; H(7 DOWNTO 4) <= E*F; G(0) <= E(0) AND F(0); G(1) <= E(1) OR F(1); C <= H; D <= Std_Logic_Vector (G); END a;
--(1) --(2) --(3) --(4) --(5) --(6) --(7) --(8) --(9)
因为E=3(11)2，F=2(10)2，故： ③ H(1 Downto 0) <=E+F 后， H=5 (101)2 =1 (01)2； ④ H(3 Downto 2) <=E?F 后， H=1 (01)2 ；
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BEGIN E <= Unsigned (A); F <= B; H(1 DOWNTO 0) <= E+F; H(3 DOWNTO 2) <= E-F; H(7 DOWNTO 4) <= E*F; G(0) <= E(0) AND F(0); G(1) <= E(1) OR F(1); C <= H; D <= Std_Logic_Vector (G); END a;
--(1) --(2) --(3) --(4) --(5) --(6) --(7) --(8) --(9)
因为E=3(11)2，F=2(10)2，故： ⑤ H(7 Downto 4) <=E*F 后，H(7 Downto 4)=6 (0110)2 ； 所以： H(7 Downto 0) 为 (0110 0101)2 =(65)16；
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BEGIN E <= Unsigned (A); F <= B; H(1 DOWNTO 0) <= E+F; H(3 DOWNTO 2) <= E-F; H(7 DOWNTO 4) <= E*F; G(0) <= E(0) AND F(0); G(1) <= E(1) OR F(1); C <= H; D <= Std_Logic_Vector (G); END a;
--(1) --(2) --(3) --(4) --(5) --(6) --(7) --(8) --(9)
因为E=3 (11)2，F=2 (10)2，故： ⑥ G(0) <= E(0) AND F(0) 后， G(0)=0 ； ⑦ G(1) <= E(1) OR F(1) 后， G(1)=1 ；
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BEGIN E <= Unsigned (A); F <= B; H(1 DOWNTO 0) <= E+F; H(3 DOWNTO 2) <= E-F; H(7 DOWNTO 4) <= E*F; G(0) <= E(0) AND F(0); G(1) <= E(1) OR F(1); C <= H; D <= Std_Logic_Vector (G); END a;
--(1) --(2) --(3) --(4) --(5) --(6) --(7) --(8) --(9)
因为 H(7 Downto 0)为(65)16，G(1 Downto 0)为2 (10)2，故： ⑧ C <= H 后， C(7 Downto 0)为(65)16=(0110 0101)2； ⑨ D <= Std_Logic_Vector (G) 后，D(1 Downto 0)为2 (10)2
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程序运行后：C(7 Downto 0)为(65)16=(0110 0101)2； D(1 Downto 0)为2 (10)2 。仿真结果如下图所示：
A中的内容是3(11)2，B中的内容是2(10)2，仿真 的结果是：C中的内容为65，D中的内容为2。
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注意 1、无符号整数(Unsigned)与标准逻 辑序列(Std_Logic_Vector)信号 之间是可以作转换的； 2、无符号整数(Unsigned)信号的序 列编号是由高至低的，所以一 定要使用Downto的序列形式来 定义。
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⑶ 实数数据类型(Real) VHDL的实数数据类型(Real)与数学中的实数浮 点数相似，只是范围限定为：-1.0E38~1.0E38，并 且在书写时一定要有小数。如下程序段所示： ARCHITECTURE a OF Test IS SIGNAL A，B，C : Real ; BEGIN A <= 1.5 ； --带小数点 B <= 5.0 ； C <= 3.0E8； --科学计数 END a;
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2.2 数据对象定义 (常数、信号、变量) 2.2.1 常数(Constant) 将数据对象定义为常数(Constant)，是希望该 常数所代表的数据部分不会被改变。这样一来，程 序的可读性和维护性相对提高。 其语法格式为： Constant 常数名称 ：数据类型 ：= 设置值 ； 常数名称的命名规则： ⑴ 第一个字符必须是英文字母；
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⑵ 最后一个字符不可以是下划线符号，中间也不能有 两个连续下划线相连； ⑶ 常数名称不可以与VHDL的语法字相同。 注意：设置值一旦设定，就不能再更改 。 [例1] 定义V为一个正整数(INTEGER)数据类型的 8 。 Constant V：INTEGER : = 8； [例2] 定义Zero为一个四位长的标准逻辑序列数据类型 的常数零。 Constant Zero:Std_Logic_Vector(3 Downto 0):= "0000"；
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2.2.2 信号 (Signal) 信号 (Signal) 是VHDL中的一种重要的数据对 象。主要用于描述硬件电路中的一条硬件连接线或 指定电路内部的某一节点(补充的端口)。 其语法格式为： Signal 信号名[，信号名…] : 数据类型 [:=表达式] ； 注意： ⑴ 在VHDL语言程序中，信号赋值的符号与上面不同， 不能用“:=”运算符，应为 “<=”运算符。
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VHDL编程的一些心得体会(初学者必看)

VHDL编程的一些心得体会 VHDL是由美国国防部为描述电子电路所开发的一种语言，其全称为(Very High Speed Integrated Circuit) Hardware Description Language。与另外一门硬件描述语言Verilog HDL相比，VHDL更善于描述高层的一些设计，包括系统级（算法、数据通路、控制）和行为级（寄存器传输级），而且VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，希望对初学者有所帮助，提高学习进度。 一．关于端口 VHDL共定义了5种类型的端口，分别是In, Out,Inout, Buffer及Linkage，实际设计时只会用到前四种。In和Out 端口的使用相对简单。这里，我们主要讲述关于buffer和inout使用时的注意事项。 inout和buffer区别 INOUT为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。也可以从此端口读入数据，即输入； BUFFER为缓冲端口，功能与INOUT类似，区别在于当需要读入数据时，只允许内部回读内部产生的输出信号，即反馈。举个例子，设计一个计数器的时候可以将输出的计数信号定义为BUFFER，这样回读输出信号可以做下一计数值的初始值。 buffer顾名思义就是缓存，它是作为输出使用的，因为在模块内，是不可以将输出赋值给其他信号的，例如定义b: out std_logic;我们现在要将b赋值给信号a，就会出错，但是如果b的类型为buffer就可以执行操作； inout是双向端口，即可以作为输入也可以作为输出，跟buffer的作用完全不同，要注意的是inout 类型的数据在不作为输入使用时必须被置为高阻“Z”状态，否则它作为输出的功能将不能正确执行。 与Out端口比，Buffer端口具有回读功能，也即内部反馈，但在设计时最好不要使用buffer，因为buffer类型的端口不能连接到其他类型的端口上，无法把包含该类型端口的设计作为子模块元件例化，不利于大型设计和程序的可读性。若设计时需要实现某个输出的回读功能，可以通过增加中间信号作为缓冲，由该信号完成回读功能。 双向端口Inout是四种端口类型中最为特殊的一种，最难以学习和掌握，为此专门提供一个简单程序进行阐述,部分程序如下： ... … ①DataB<=Din when CE=’1’ and Rd=’0’ else ②(others=>’Z’); ③Dout<=DataB when CE=’1’ and Rd=’1’ else ④( others=>’1’ );

VHDL语言快速入门必读

一·1.数据类型BIT与STD_LOGIC有什么区别。 BIT类型的取值只能是0或1，没有不定状态X，也没有高阻态。 STD_LOGIC类型可以有9种不同的值，包括U-初始值，X-不定，0-0，1-1，Z-高阻态，W-弱信号不定，L-弱信号0，H弱信号1.‘—’不可能情况。 2.信号和变量的异同。 信号是全局量，只要在结构体中已经定义，就可以在结构体中的所有地方使用，信号的赋值符号是”<=”,信号带入时可以附加延时，信号实际带入过程和带入语句的处理时分开进行的。 变量是局部量，只能在进程，子程序内部定义和使用，变量的赋值符号是“：=”，变量的赋值是立即执行的，不能附加延时。 3.VHDL语言的基本顺序语句和并行语句有哪些？ 双性语句：信号带入语句 顺序语句：WHAT语句，断言语句，变量赋值语句，IF语句，CASE语句，LOOP语句，NEXT语句，EXIT语句，过程调用语句，NULL语句。 并行语句：进程（PROCESS）语句，条件带入语句，选择信号带入语句，并发过程调用语句，块语句。 4.用VHDL语言进行硬件设计的流程是什么？ 1.分析实际的需求2确定芯片的功能3.用VHDL 语言描述改元件4.编译，如果有错误修改后再编译直至编译通过。5.仿真，如果仿真不符合设计要求，修改程序直至仿真通过。6.测试7.综合，8.下载到实际的芯片上。 5.基本的硬件描述语言的种类有哪些？ 美国国防部开发的VHDL。 Verilog公司开发的Verilog-HDL. 日本电子工业振兴协会开发的UDL/I语言。 6.VHDL语言中包含的库的种类有哪些？库：是经编译后的数据的集合，它存放包集合定义，实体定义，构造体定义，和配置定义。库的种类：1.IEEE库，2.STD库，3.面向ASIC 的库，4.WORK库，5.用户定义库 7.IEEE库中所包含的基本类型转换函数有 1.包含程序所用的库 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; 2.实体声明 ENTITY fp IS PORT（); END ENTITY fp; 3.结构体，具体功能的实现 ARCHITECTURE a OF fp IS BEGIN END ARCHITECTURE a; 9.VHDL的程序子结构有哪些？ 进程（PROCESS）顺序语句,块（BLOCK）并行语句，过程（PROCEDURE）顺序语句，函数（顺序语句）。 10.简述when-else和if-else的区别？ If-else是顺序语句所以只能在进程内部使用，可以没有else语句，可以进行嵌套。有自身值带入的描述，能组成锁存电路。 When-else是并行语句，在结构体内使用，必须要有else语句，不能进行嵌套，没有自身值带入的描述，不能组成锁存电路。 11.什么是ASIC，ASIC的特点是什么？ASIC是Application Specific Integrated Circuit 的英文缩写，在集成电路界被认为是一种为专门目的而设计的集成电路。 ASIC的特点是面向特定用户的需求，ASIC在批量生产时与通用集成电路相比具有体积更小、功耗更低、可靠性提高、性能提高、保密性增强、成本降低等优点。 12.逻辑电平有哪些？

VHDL经典教程(精简快速入门版)

3 VHDL语言 VHDL: VHSIC Hardware Description Language. 3.1 VHDL语言基础 3.2 VHDL基本结构 3.3 VHDL语句 3.4 状态机在VHDL中的实现 3.5 常用电路VHDL程序 3.6 VHDL仿真 3.7 VHDL综合

HDL----Hardware Description Language 一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率，缩短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测。 优点： HDL设计的电路能获得非常抽象级的描述。如基于RTL(Register Transfer Level)描述的IC，可用于不同的工艺。 HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。HDL设计的电路类似于计算机编程。 常用的HDL语言：VHDL 、Verilog HDL

?VHDL 是美国国防部在20世纪80年代初为实现其高速集成电路硬件VHSIC 计划提出的描述语言; ?IEEE 从1986年开始致力于VHDL 标准化工作，融合了其它 ASIC 芯片制造商开发的硬件描述语言的优点，于93年形成了标 准版本（IEEE.std_1164）。 ?1995年，我国国家技术监督局推荐VHDL 做为电子设计自动化硬件描述语言的国家标准。 VHDL 概述： VHDL VHSIC Hardwarter Description Language Very High speed integrated circuit VHSIC

VHDL优点: ?覆盖面广，系统硬件描述能力强，是一个多层次的硬件描述语言; ?VHDL语言具有良好的可读性，既可以被计算机接受，也容易被人们所理解; ?VHDL语言可以与工艺无关编程; ?VHDL语言已做为一种IEEE的工业标准，便于使用、交流和推广。 VHDL语言的不足之处: 设计的最终实现取决于针对目标器件的编程器，工具的不同会导致综合质量不一样。

VHDL基础入门学习

第二章 VHDL基本数据类型与命令语句 第二章 VHDL基本数据类型与命令语句
2.1 VHDL基本数据类型 2.2 VHDL数据对象定义 2.3 并行同时语句( When-Else, With-Select ) 2.4 顺序语句一（Process，If-Else，Wait） 2.5 顺序语句二（Case-When，Null）
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2.1 基本数据类型 (逻辑信号、数值信号) 在VHDL中每一个数据对象都必须具有确 定的数据类型。只有在相同数据类型的数据对 象之间，才能进行数据交换。 ⑴ ⑵ ⑶ ⑷ ⑸ 布尔代数数据类型(BOOLEAN)； 位逻辑数据类型(BIT)； 位逻辑序列数据类型(BIT_VECTOR)； 标准逻辑数据类型(STD_LOGIC)； 标准逻辑序列数据类型(STD_LOGIC _VECTOR);
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⑹ ⑺ ⑻ ⑼ ⑽
整数数据类型(INTEGER)； 实数数据类型(REAL)； 字符串数据类型(STRING)； 字符数据类型(CHARACTER); 无符号整数数据类型(UNSIGNED)；
今后在逻辑设计中最常用到两种：标准逻辑 数据类型 STD_LOGIC 和标准逻辑序列数据类型 STD_LOGIC _VECTOR。 其语法格式：在实体中是跟在端口模式 (方 向) 后面，在结构体中是跟在数据对象后面。
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2.1.1 逻辑信号的数据类型 ⑴ 布尔代数数据类型(BOOLEAN) 布尔代数数据类型(BOOLEAN)属于双值数据 类型，其值只有“TRUE”(真)、“FALSE”(假) 两种 状态，常用来表示关系运算和关系运算的结果。 ⑵ 位逻辑数据类型(BIT) 位逻辑数据类型(BIT)也属于双值数据类型， 其值只有 ‘ 1 ’、 ' 0 ' (用单引号表示)两种状态，常 用来表示某一管脚的逻辑值。
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modelsim使用入门(VHDL_

modelsim使用实例（VHDL） 标签： modelsim仿真testbench FPGA 看了几天的modelsim以及如何在quartusII中调用，浏览了N个网页，尝试了N次，......终于初步完成。下面是入门部分介绍。 modelsim是专业的仿真软件，仿真运行速度比同类的其他仿真软件都要快很多。Quartus 自己都不再做仿真器了，普遍使用modelsim，自有其缘由。 这里用的是modelsim-altera(6.6d)版本，与quartus II 11.0搭配。据说Altera公司推出的Quartus软件不同版本对应不同的modelsim，相互之间不兼容。某些功能齐全的modelsim版本可以进行两种语言的混合编程， modelsim-altera只能支持一种语言进行编程（VHDL或者Verilog选其一）。 1、新建工程 打开modelsim-->file-->new-->project 新建工程，输入工程名，文件存放路径后（不可直接放在某盘下，必须放入文件夹中），进入下一步。 在主体窗口下方出现project标签。见下图。

2、新建文件 --create new file：输入名称div10，选择语言VHDL --关闭对话框 新的工程文件将会在工程窗口出现。 3、写入源程序（VHDL） 双击div10.vhd，打开文本编辑器。 实例代码如下（一个十分频的VHDL源代码）：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity div10 is --实体要与工程名相同 port(clk :in std_logic;

vhdl基础复习题

一、名词解释 1. VHDL（Very high speed intergated circuit Hardware Description Language）:非常高速集成电路的硬件描述语言。 2.实体说明：用来描述电路器件的外部情况及各信号端口的基本性质。 3.结构体:通过若干并行语句来描述设计实体的逻辑功能（行为描述）或内部电路结构（结构描述），从而建立设计实体输出与输入之间的关系。 4.类属表:用来确定设计实体中定义的局部常数，用以将信息参数传递到实体，用类属表指明器件的一些特征。最常用的是上升沿和下降沿之类的延迟时间，负载电容、驱动能力和功耗等。 5.数据对象:数据对象是数据类型的载体，共有三种形式的对象：Constant（常量）、Variable（变量）、Signal（信号）。 6.并行语句:并行语句有五种类型，可以把它们看成结构体的五种子结构。这五种语句结构本身是并行语句，但内部可能含有并行运行的逻辑描述语句或顺序运行的逻辑描述语句，如进程内部包含的即为顺序语句。五种语句结构分别为块语句、进程语句、信号赋值语句、子程序调用语句和元件例化语句。 7.程序包:程序包可定义一些公用的子程序、常量以及自定义数据类型等。各种VHDL编译系统都含有多个标准程序包，如Std-Logic-1164和Standard程序包。用户也可已自行设计程序包。程序包由两个独立的单元组成：程序包声明单元和程序包体单元构成。 二、写出下列缩写的中文（或者英文）含义 1.ASIC 专用集成电路 2.FPGA 现场可编程门阵列 页脚内容1

3.IP 知识产权核（软件包） 4.JTAG 联合测试行动小组 5.VHDL 超高速集成电路硬件描述语言 6.FPGA 现场可编程门阵列 7.RTL 寄存器传输级 8.SOPC 可编程片上系统 EAB 嵌入式阵列块 HDL 硬件描述语言 9.LPM 参数可定制宏模块库 10.RTL 寄存器传输级 11.UART 串口（通用异步收发器） 12.ISP 在系统编程 13.IEEE 电子电气工程师协会 14.ASIC 专用集成电路 https://www.wendangku.net/doc/535973605.html,B 逻辑阵列块 16.IP核：是指完成某种功能的设计模块。 17.FPGA：现场可编程门阵列。 18.SOC：系统芯片，是指把一个完整的系统集成在一个芯片上。 19.HDL：硬件描述语言，是一种用文本形式来描述和设计电路的语言。 20.综合：指的是将较高层次的设计描述自动转化为较低层次描述的过程。能够将原理图 页脚内容2

Lattice Diamond 入门操作手册

Lattice Diamond Tutorial Lattice Semiconductor Corporation 5555 NE Moore Court Hillsboro, OR 97124 (503) 268-8000 November 2011

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VHDL语言入门到精通

可编程逻辑器件 与VHDL程序设计技术 计划学时课堂教学36 实验教学18 教学目的 了解一类器件：FPGA/CPLD; 掌握一门设计语言：VHDL; 熟悉一种设计工具：Quartus II。 考试笔试50%，实验50%。 教材：以课件为主 第一章概述 一、设计自动化（Design Automation）数字系统：计算机，通信系统，控制电路，集成电路，数码设备，掌上电脑… 超大规模集成电路：Very Large Scale Integrated Circuit（VLSI） 计算机辅助设计：Computer Aided Design（CAD） 电子设计自动化（E lectronic D esign A utomation，EDA，电子设计自动化）（模拟电路+数字系统） 电路组成：分离元件→大、中、小规模IC→超大规模集成电路 设计方法：人工设计→CAD→EDA 二、EDA发展历史与现状 50年代──萌芽 用电子管计算机帮助设计晶体管计算机； 逻辑图的保存、检查、修改。 60年代──简单的单独的CAD软件 印刷电路板PCB+集成电路IC出现+计算机应用的推广。 PCB布线，电路模拟，电路分析，逻辑模拟。 70年代──第一代：CAD设备 小型专用计算机+CAD软件 逻辑模拟，逻辑优化，版图图形编辑+设计规则检查。 （Tango布线软件） 80年代──第二代：ICCAD软件系统 初步覆盖了集成电路自动设计全过程（逻辑图—产品）； 主要针对PAL、GAL等器件； 逻辑图输入、逻辑模拟、逻辑综合、逻辑电路测试码生成、版图和PCB的自动布局布线。 Mentor，Cadence，ViewLogic，熊猫系统 90年代──第三代：覆盖所有级别的EDA开放式集成系统 高层次设计自动化，形式验证； 标准硬件描述语言VHDL； 时延、功耗驱动的高层次综合与版图自动布局布线； Synopsys，Mentor，Cadence… 2000年代──以SOC为中心 System on a chip； 初步实现了“概念驱动工程”的思想。 三、数字系统与VLSI