第四部分1：FPGA设计基础

可编程逻辑器件与VHDL设计技术
第四部分：FPGA设计基础（1）
北京理工大学雷达技术研究所
陈禾

可编程逻辑器件与VHDL设计技术
本节内容
FPGA器件结构
以典型的VirtexII系列介绍 为设计流程与举例作准备
FPGA设计流程及工具 设计原则
同步设计技术

可编程逻辑器件与VHDL设计技术
Virtex-II系列FPGA基本结构
Virtex-II系列FPGA是Xilinx第一代平台 FPGA解决方案 采用先进的0.12μm CMOS 8层金属混合 工艺设计，内核电压为1.5V 根据输入/输出参考电压的不同设计可支 持多种接口标准，内部时钟频率可达 420MHz，是高速低功耗设计的理想选择。

可编程逻辑器件与VHDL设计技术
Virtex-II系列FPGA主要技术特点
每个CLB模块含有4个Slice，提高了Virtex-II系 列产品的逻辑容量和资源利用率。 内嵌专用硬件乘法电路，提高了Virtex-II系列产 品进行数字信号处理的速度，也为MicroBlaze处 理器内核的ALU单元增加了乘法模块。 内嵌大容量的Block RAM，它可配置为单端口 RAM、双端口RAM和FIFO等，适应当前设计对大 容量片内存储的要求。 内嵌数字时钟管理模块(Digital Clock Manager, DCM)，提供灵活的时钟解决方案。

可编程逻辑器件与VHDL设计技术
Virtex-II系列FPGA主要技术特点
支持多种IO接口标准，主要包括LVPECL-33、 LVDS-25、LVDSEXT-33/25、BLVDS-25、 ULVDS-25、LVTTL、LVCMOS33/25/18、 LVCMOS15、PCI33/66, PCI-X, GTL、GTL+、 HSTL I/II/III、HSTL IV、SSTL2I/II、 SSTL3I/II、AGP和AGP-2X等。 采用数控阻抗匹配技术(Digital Controlled Impedance, DCI )，减小因阻抗匹配问题而造 成的系统不稳定，并减小PCB因终端匹配电阻导 致的复杂性。 含有丰富的布线资源，保证FPGA资源的最大利 用率。 支持配置数据的三重加密，从而最大限度地保护 设计者的知识产权。

可编程逻辑器件与VHDL设计技术
Virtex-II系列FPGA器件规格
Device Type为器件类型，XC2V：Virtex-II系列，1000： 100万门 Speed Grade为速度等级，Virtex-II商业级提供-4、-5和-6 三个速度等级，工业级提供-4和-5两个速度等级。 Package Type为封装类型，Virtex-II提供CS、SG、FG/FF 三种类型的封装 Number of Pins为引脚数。 Temperature Range为工作温度范围，工业级器件是40℃～+100℃

可编程逻辑器件与VHDL设计技术
Virtex-II系列FPGA的内部结构
它主要由可配置逻辑模块(CLB)、用户可编 程IO模块(IOB)、B1ock RAM、数字时钟 管理模块(DCM)和硬件乘法器等组成。
CLB－实现FPGA的绝大部分逻辑功能 IOB－提供封装引脚与内部逻辑之间的接口 BIockRAM－实现FPGA内部的随机存取，它可 配置为RAM、双口RAM和FIFO等随机存储器 DCM－提供灵活的时钟管理功能 硬件乘法器－操高FPGA的数字信号处理能力。

可编程逻辑器件与VHDL设计技术
Virtex-II系列FPGA的内部结构

可编程逻辑器件与VHDL设计技术
CLB
由4个相同的Slice和附加逻辑电 路构成，用于实现组合逻辑和复 杂时序逻辑 每个Slice由两个4输入函数发生 器、进位逻辑、算术逻辑、存储 逻辑和函数复用选择器组成 4输入函数发生器可以用于实现4 输入LUT、分布式RAM或l6bit 移位寄存器 存储逻辑可配置为D触发器或锁 存器 算术逻辑包括1个异或门和1个用 于加速乘法运算的专用与门 进位逻辑由专用进位信号和函数 复用发生器(MUXC)组成，包括 2条快速进位链，用于实现快速 的算术加减法操作
Virtex-II CLB结构

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Virtex-II Slice结构(上半部分)

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IOB
IOB含有5个存储单元， 可以单独配置为D触发器 或锁存器，还可以成对 实现以双倍数据传输速 率(DDR)输入和输出。 外部信号既可以经过 IOB模块的存储单元进 入FPGA内部，也可以引 用IOBUF直接输入到 FPGA内部。 根据使用的IO接口标准 不同，需要设置不同的 接口电压Vcco和参考电 压VREF。
IOB结构图

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BlockRAM
单位容量是18Kbit 可配置为单端口、双 端口RAM和FIFO BlockRAM配置为双 端口存储器时，其每 一个端口的深度和数 据宽度可以是不同的。
18Kbit双端口模式Block RAM

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时钟
Virtex-II系列FPGA提供16 个时钟输入管脚，分别位于 器件的顶部和底部 具有16个全局时钟缓冲器 (BUFG)，支持16个全局时 钟网络，每个象限最多可支 持8个全局时钟网络。 每个全局时钟缓冲可以被时 钟管脚或DCM驱动给器件内 所有或部分同步逻辑组件提 供时钟信号，全局时钟缓冲 也可以被内部信号驱动。 根据需要，BUFG可以用作 带全能的时钟缓冲(BUFGCE) 或时钟多路器(BUFGMUX)。
全局时钟缓冲器使用

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DCM
DCM是在DLL的基 础上发展而来的时钟 电路，但比DLL有更 高的设计性能。 DCM可以提供对时 钟信号提供高精度的 频率和相位控制。 根据具体器件型号不 同，Virtex-II系列 FPGA中包含4-12个 DCM
DCM示意图

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DCI
DCI在FPGA内部实 现阻抗匹配，从而大 幅度减少匹配电阻的 数量，提高板级系统 的稳定性，并降低设 计复杂度和减少设计 成本。 每个I/O Bank的 DCI设置必须保持一 致，但不同Bank的 DCI设置可以不同， 可以通过设置VRN和 VRP引脚

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乘法器
支持18bit×18bit的 有符号乘法。 乘法器模块的物理分布 与B1ockRAM的物理 分布一致，可以通过交 换矩阵(Switch Matrix)与BlockRAM 配合使用，也可以单独 使用。 利用这样的结构，读取、 相乘、累加操作以及 DSP滤波器结构设计都 将变得异常快速和高效 率。

可编程逻辑器件与VHDL设计技术
Virtex-II Pro系列FPGA基本结构
Virtex-II Pro/Pro X系列产品沿用成熟的 Virtex-II架构，并无缝嵌入PowerPC405 硬处理器IP内核。 Virtex-II Pro/Pro X 系列产品中的 RoketIO多吉比特收发器(MGT)传输速率 可达3.125Gbits/s和10.3125Gbits/s。 CLB、IOB、BlockRAM、DCM和乘法器。 VCCAUX降低到2.5V。 兼容Virtex-II平台设计。

可编程逻辑器件与VHDL设计技术
Virtex-II Pro系列FPGA基本结构
Virtex-II Pro系列FPGA结构

可编程逻辑器件与VHDL设计技术
PowerPC405处理器模块
IBM PowerPC405 RISC 硬核 OCM控制器 时钟/控制逻辑 CPU-FPGA接口 针对PowerPC405处理器， Xilinx公司推出了专用的嵌 入式开发工具包EDK (Embedded Development Kit)，使得 工程师能够顺利完成基于 PowerPC405处理器内核的 SoPC设计。
PPC405处理器模块结构

可编程逻辑器件与VHDL设计技术
IBM PowerPC405 RISC硬核特点
高性能RISC(420DMIPS)运行速度可达 300MHz。 支持低功耗设计，0.9mW/MHz 支持PowerPC用户指令集 具有32个32 bit通用寄存器、l6Kbit指令 缓存和16Kbit数据缓存 支持专用的IBM CoreConnec总线结构 和专用片上存储接口(On Chip Memory，OCM) 支持多种调试方式和2级中断

fpga数字钟课程设计报告

f p g a数字钟课程设计报告 Prepared on 24 November 2020

课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求

设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。

基于FPGA的数字时钟的设计1

基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日

综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。

1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析

FPGA硬件实战设计经验

TR_Con_ZD板卡设计经验总结 针对TR板卡的PCB布线一根线未动想到的TR板卡bank分配方法介绍 与原来在华为工作的师兄（他做的TR板卡的PCB）聊了一下，他说TR板卡的FPGA线序一根都没改。Bank分配是我来做的，原则是方便PCB走线。分配时候是参考下面的资料来分配的。 TR板卡结构图 XC6VSX315T-FF1759的bank管脚分布图

的上方，因此将FPGA逆时针转90°，如下图所示，这样PCB布线就比较方便了。

分配bank的时候没有考虑Bank在FPGA内部的分布图，如下图所示：

想到的硬件设计流程的东西 师兄说：“动一根线的话，都需要FPGA程序重新跑一遍，这需要浪费很多时间。”FPGA 程序？TR板卡的程序还没有呢！的确值得思考了，到底这个设计应该是按照怎样的一个流程。 在华为，是按照这样的流程进行的。 1.硬件设计人员将IO需求，板卡供电等情况反馈给逻辑设计人员 2.逻辑人员对所需的FPGA资源做评估，最终确定FPGA型号（硬件设计人员也可以参与 一起选型） 3.逻辑设计人员对FPGA进行bank分配，需要以下资源： a)硬件设计人员提供硬件设计框图 b)最好对所用的IO先画一个自己根据原理图框图分配的bank的原理图草图，导入 PCB后进行一下预布局，这样信号流程就清晰了。 逻辑人员根据上述资源进行bank的分配，因为他们对FPGA内部的资源最清楚。逻辑人员要兼顾PCB布局布线的方便，有时候不可能照顾都到布局布线的方便。这时候，就需要在硬件设计人员和FPGA设计人员之间来回折腾，最终兼顾双方，得到一个bank 分配方案。 4.FPGA人员根据bank分配，写一个测试评估的程序，如果能够跑通，时序满足设计需求， 说明现在的bank分配可以使用，如果出现严重的时序错误，那么就需要考虑重新分配bank，通过不断地调整，最终确定板卡的bank分配。 5.根据最终的bank分配方案设计原理图。

FPGA数字跑表课程设计

摘要 本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL 语言和Quartus II软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。 【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表

目录 1 绪论 (2) 1.1 EDA的现状和发展及FPGA简介 (2) 1.2 Verilog HDL语言及QuartusⅡ软件简介 (2) 1.3 基于FPGA实现数字跑表运行的方案设计基本原则 (3) 1.4 论文主要完成的工作 (3) 2 系统的硬件设计 (4) 2.1数字跑表概述 (4) 2.2整体方案设计和功能分割 (4) 2.3各功能模块的设计和实现 (6) 2.4 控制系统的实现 (8) 3 系统的软件设计 (8) 3.1 软件整体设计 (8) 3.2主要模块软件设计（主要模块流程图和仿真波形图） (9) 4 总结 (12) 参考文献 (13)

1.绪论 1.1 EDA简介及FPGA简介 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20 世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。而电子设计自动化（EDA）的实现是与 CPLD/FPGA技术的迅速发展息息相关的，利用PLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现了系统的集成。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性和通用能力。随着计数的进步，自动化设计工具（从CAD到EDA及ESDA：Electronic System Design Automation）已成为电子信息设计人员所必需熟悉和掌握的一门技术。 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。自1985年Xilinx公司推出第一片现场可编程逻辑器件至今，FPGA已经历了十几年的历史。在这十几年的发展过程中，以FPGA为代表的数字系统现场集成取得了惊人的发展：现场可编程逻辑器件从最初的1200个可利用门，发展到数百万门的单片FPGA芯片，将现场可编程器件的集成度提高到一个新的水平。它之所以具有巨大的市场吸引力，根本在于：FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。目前，FPGA的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进入"片上可编程系统"（SOPC）的新纪元；芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。

FPGA设计的报告课程设计

FPGA课程设计 实 验 报 告

实验一：设计一个可控的100进制可逆计数器 一、实验要求 用DE2-115开发板下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、关键词 可控制、可逆、100进制、复位、暂停、递增、递减 三、内容摘要 module updown_count(qout,reset,clk,plus,minus); output[7:0] qout;/*定义一个8位的输出，其目的是 低四位和高四位分别表示计数器的个位和十位。*/ input clk,plus,minus,reset;//定义四个输入，时钟，加计数，减计数和清零 reg[7:0] qout;//qout的数据类型为寄存器型 always @(posedge clk)//当clk上升沿到来时执行一遍下列程序 begin if(!reset) qout<=0;//当reset为低电平时，计数器执行清零功能，否则跳过else begin case({minus,plus})//case语句模块，包含加，减和暂停四个模块 2'b10: if (qout[3:0]==0)//判断个位是否为零，若不为零，跳到个位减一begin qout[3:0]<=9;//给个位赋值 if(qout[7:4]==0) qout[7:4]<=9;//判断十位是否为零，并且给十位赋值 else qout[7:4]<=qout[7:4]-1;//由于个位赋9，相当于向十位借一，因而十位减一end else qout[3:0]<=qout[3:0]-1;//个位减一 /*这一部分是减计数模块，其思路是：首先判断个位是否为零，若为零，则执行后面的程序，个位直接赋9，并且十位减一；否则个位减一*/ 2'b01: if (qout[3:0]==9)//判断个位是否为9，否则跳到个位加一begin

FPGACPLD数字电路设计经验

FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA数字电路时序时延路径建立时间保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。

FPGA数字跑表

电子信息工程专业 FPGA与ASIC设计实践教程 设计报告 班级：电子信息工程1303班 学号：201315110 姓名: 田佳鑫 日期：2015年11月4日 指导老师：何英昊

目录 1系统总体方案及硬件设计 (3) 1.1设计内容 (3) 1.2 设计要求 (3) 1.3 实现要求 (3) 2各模块设计及电路图 (3) 2.1设计项目简介 (3) 2.2分块设计代码 (4) 2.3总体框图设计 (7) 2.4管脚锁定图 (8) 3课程设计体会 (8)

1系统总体方案及硬件设计 1.1 设计内容 数字跑表电路 1.2设计要求 (1)跑表的计时范围为0.01—59min59.99s。 (2)具有异步清零、启动。计时和暂停功能。 (3)输入时钟频率为100Hz。 (4)要求数字跑表的输出能够直接驱动共阴极7段数码管。 1.3 实现要求 (1)分析功能要求,划分功能模块。 (2)编写各模块的Verilog HDL语言设计程序。 (3)在QuartusⅡ软件或其他EDA软件上完成设计和仿真。 (4)根据实验装置上的CPLD/FPGA芯片，在适配时选择相应的芯片，将设计生成配置文件或JEDEC文件，然后将配置文件或JEDEC文件下载到实验装置上运行，操作实验装置上设定的功能开关，验证设计功能。 2各模块设计及电路图 2.1 设计项目简介 主控模块分别连接6个数码管显示模块和分频模块，分频模块给主控模块的计数器提供时钟源，主控模块在按键的控制下，在其中计数器的作用下输出给数码管显示装置，实现跑表功能。 振荡器 控制按键分频器计 数 器 显 示

2.2分块设计代码 （1）分频模块： module fenpin(CLK,CLK2); //输入50MHz，输出分频到1Hz input CLK; output CLK2; reg CLK2; reg[31:0] counter2; parameter N2=5000000; always@(posedge CLK) begin if(counter2==250000) begin counter2<=0; CLK2<=~CLK2; end else counter2<=counter2+1; end endmodule （2）控制模块： module sz(clk,clr,pause,msh,msl,sh,sl,mh,ml); inputclk,clr; input pause; output[3:0]msh,msl,sh,sl,mh,ml; reg[3:0]msh,msl,sh,sl,mh,ml; reg cn1,cn2; always@(posedgeclk or posedgeclr) begin if(clr) begin {msh,msl}<=8'h00; cn1<=0; end else if(!pause) begin

FPGA实训报告——简易数字钟

桂林电子科技大学职业技术学院 课题：FPGA实训 专业：电子信息工程技术 学号： 姓名：

目录 关键词： (1) 引言： (1) 设计要求： (1) EDA技术介绍: (1) Verilog HDL简介： (1) 方案实现： (2) 工作原理： (2) 总结： (3) 结语： (3) 程序设计： (4)

数字钟 关键词：EDA、Verilog HDL、数字钟 引言： 硬件描述语言HDL（Hardware Des-cription Language）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计发放在业界得到迅猛发展，HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另外一种是VHDL。现在它们都已经成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体，资源也远比VHDL丰富，且非常容易学习掌握。 此次以Verilog HDL语言为手段，设计了多功能数字钟，其代码具有良好的可读性和易理解性。 设计要求： 数字钟模块、动态显示模块、调时模块、到点报时模块等；必须有键防抖动功能。可自行设计8位共阴数码管显示；亦可用FPGA实验平台EDK-3SAISE上的4位数管，但必须有秒指导灯。 EDA技术介绍： 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 Verilog HDL简介： 硬件描述语言Verilog是Philip R.Moorby于1983年在英格兰阿克顿市的Gateway Design Automation硬件描述语言公司设计出来的，用于从开关级到算法级的多个抽象设

典型的FPGA设计开发流程

典型的FPGA 设计开发流程 (2011-10-02 16:08:17) 标签： 杂谈 分类： 专业总结 FPGA 的设计流程就是利用EDA 开发软件和编程工具对FPGA 芯片进行开发的过程。FPGA 的开发流程一般如图1所示，包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。 图1 FPGA 开发的一般流程 1． 电路功能设计 在系统设计之前，首先要进行的是方案论证、系统设计和FPGA 芯片选择等准备工作。系统工程师根

据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。 2．设计输入 设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言（HDL）和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR 等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。这两种语言都是美国电气与电子工程师协会（IEEE）的标准，其共同的突出特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。 3．功能仿真 功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量（即将所关心的输入信号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等软件。虽然功能仿真不是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步。

数字跑表设计说明

西南科技大学 设计报告 课程名称：基于FPGA的现代数字系统设计设计名称：基于原理图的数字跑表设计 姓名： 学号: 班级： 指导教师：

西南科技大学信息工程学院

一、实验目的 1、设计一个数字跑表，具有复位、暂停、秒表等功能 二、实验原理 1.完成一个具有数显输出的数字跑表计数器设计，原理图如下图所示。 、 数字跑表计数器原理图

任务分析: 输入端口： 1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。 2）暂停信号PAUSE，当PAUSE=1，暂停计数，当PAUSE=0，正常计数。3）系统时钟CLK，CLK=50MHz 输出端口： 数码管驱动----DATA1，位宽14位，其中，DATA1[7：0]是数码管显示值，DATA1[14：8]是数码管控制端口

屏蔽未用端口---ctr，位宽是2，将未用的两个数码管显示关闭 （1）跑表的计时范围为0.01s～59min59.99s，计时精度为10ms； （2）具有异步复位清零、启动、计时和暂停功能； （3）输入时钟频率为100Hz； （4）要求数字跑表的输出能够直接驱动共阴极7段数码管显示. 按照自顶向下设计，应该分为以下模块： 分频----将下载板上50MHz时钟分频为周期是0.01秒的时钟，提供给百分计数 计数1----百分计数，输入周期是0.01秒的时钟，计数，满100进位，注意个位，十位的不同生成 计数2---60进制计数器，输入百分位，或者秒位的进位，计数，满60向高位进位，注意个位，十位的不同生成 数码管显示控制----驱动数码管数据，显示控制端口。 三、实验步骤 1、数码管显示驱动模块的设计 （1）建立工程：file->New Project，并注意器件、EDA工具的正确选择 （2）建立新Verilog HDL模块编辑窗口，选择资源类型为Verilog Module，并输入合法文件名，在文本编辑窗口输入代码。 （3）执行综合得到综合后的电路，并进行功能时序仿真。 2.计数器模块的设计 设计步骤同数码管的设计，并完成模块的设计输入、综合、功能仿真。 3.数码管和计数器组合为一个系统 用Verilog HDL将数码管和计数器组合为一个模块，完成综合、功能仿真，分析波形，修正设计。

FPGA课程设计报告

F P G A 课 程 设 计 报 告 学部：信息科学与技术学部 专业：通信工程 班级：10级1班 学号：100103011125 姓名：万洁 指导老师：祝宏 合作伙伴：张紫君 2012.12.13

一．《任务书》： 实验一100进制的可逆计数器（11——12周）实验二交通灯控制系统（15周） 实验三多功能数字钟系统（14-15周）二．实验书写格式： 一：题目要求 二：程序代码 三：操作步骤及运行结果截图 四：心得体会 三．实验附录： 一：老师提供的资源 二：关于实验所用EP4CE115F29板的简介

实验一100进制的可逆计数器 一、设计一个可控的100进制可逆计数器，要求用实验箱下载。 （1）计数器的时钟输入信号周期为200ns。 （2）以十进制形式显示。 （3）有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 ××复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 二、程序如下： module keni100(CLR,CLK,PLUS,MINUS,OUT); //100进制的可逆计数器 input CLR,PLUS,MINUS,CLK; output [7:0]OUT; reg [7:0]OUT; always@(posedge CLK) begin if(!CLR) //如果CLR为零，输出为零；反之，运行else程序 OUT[7:0]<=0; else

begin if(PLUS==0 && MINUS==1) //100进制的递减计数 begin if (OUT[3:0]==0) begin OUT[3:0]<=9; if (OUT[7:4]==0) OUT[7:4]<=9; else OUT[7:4]<=OUT[7:4]-1; end else OUT[3:0]<=OUT[3:0]-1; end if(PLUS==1 && MINUS==0) //100进制的递增计数 begin if (OUT[3:0]==9) begin OUT[3:0]<=0; if (OUT[7:4]==9) OUT[7:4]<=0; else OUT[7:4]<=OUT[7:4]+1; end else OUT[3:0]<=OUT[3:0]+1; end if(PLUS==1 && MINUS==1) OUT<=OUT; //若PLUS和MINUS都为1，暂停计数 if(PLUS==0 && MINUS==0) OUT<=0; //若都为零，输出为零end end endmodule 三、运行程序 1、在quarters II9.1输入程序 打开quarters II界面，点击file→New,在出现的对话框，如图1.1所示，选择Text File，点击OK.

Verilog HDL数字时钟课程设计

课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日

目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)

FPGA学习心得

回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。 废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段： ①、Verilog语言的学习，熟悉Verilog语言的各种语法。 ②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA 板子。 ③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII 的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在 Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。 其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍： ①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。 ②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。 学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。 Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。 刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD 的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好： ①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。 ②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。

数字跑表

清华大学 信息工程学院 课程设计报告书题目: 数字跑表 课程：数字系统设计 专业：电子信息科学与技术 班级： 学号： 学生姓名： 指导教师：

2014年 6月 20日 目录 1简介 (4) 1.1任务的提出 (4) 1.2方案论证 (4) 2总体设计 (5) 2.1整体方案设计和功能分割 (5) 2.2计时电路 (5) 3详细设计及仿真 (7) 3.1各功能模块的设计和实现 (7) 3.1.1控制模块 (7) 3.1.2计时器模块 (8) 3.1.3时基分频器模块 (9) 3.2软件设计 (10) 4总结 (11) 5总程序 (12) 参考文献 (15)

摘要 本设课程设计是基于FPGA的数字跑表的设计，利用VerilogHDL语言和QuartusII软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言VerilogHDL来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景VerilogHDL语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用VerilogHDL语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。 关键词：Verilog、HDL语言、QuartusII软件、数字秒表

1简介 1.1任务的提出 V erilog HDL语言是1983年GDA公司的Phil Moorby首创的，之后Moorby有设计了Verilog-XL仿真器获得很大成功，也使得Verilog HDL语言得到发展和推广。Verilog HDL 语言是在C语言的基础上发展而来的。从语法结构上看，Verilog HDL继承和借鉴了C语言的很多语法，两者有许多的相似之处，但Verilog HDL作为一种硬件描述语言，还是有本质的区别。即可适于可综合的电路设计，也可胜任电路和系统的仿真；能在多层次上对所设计的系统加以描述，从开关级、门级，寄存器传输级到行为级等都可以担任，而且没规模限制；灵活多变的电路描述风格，可进行行为描述，也可进行结构描述等；应用十分的广泛。QuartusⅡ软件是Atlera的CPLD/FPGA集成开发软件，具有完善的可视化设计环境，并具有标准的EDA工具接口，基于QuartusⅡ进行EDA设计开发需要以下步骤:设计输入、编译、仿真、编程与验证等。 根据设计要求，首先对数字跑表进行结构和功能的划分。计数器部分设三个输入端，分别为时钟输入（CLK），复位（CLR）和启动/暂停（PAUSE）按键。复位信号高电平有效，可对跑表异步清零；当启动/暂停键为低电平时，跑表开始计时，高电平时暂停，变低后在原来的数值基础上继续计数。然后计数器的每个位的值赋给六选一数据选择器，数据选择器选择的位值再赋给七段数码管译码器，这样就可以显示数字了。 1.2方案论证 本字跑表首先要从最低位的百分秒计数器开始，按照系统时钟进行计数。计数至100后向秒计数器仅为，秒计数器一百分秒计数器的进位位为时钟进行计数。计数至60后向分计数器进位，分计数器以秒计数器的进位位为时钟进行计数。 数字跑表巧妙地运用进位位作为时钟来减少计数的位数。如果统一使用系统时钟作为计数时钟，那秒计数器将是一个6000进制的计数器，额分计数器将是一个3600000进制的计数器。这将极大的浪费FPGA的逻辑资源。而使用进位位作为计数时钟，只需要一个100进制的计数器和两个60进制的计数器。 在实际的设计中，为了是计数器更加简单，计数器使用高低位两个计时器来实现。100进制计数器分别是最高位10进制计数器，地位10进制计数器，60进制计数器分别是高6进制计数器，低位10进制计数器。这样整个数字跑表使用6个计数器来实现。 同时由于10进制计数器重复使用了5次，可以使用独立的模块实现十进制计数器，这样就可以通过模块复用来节省整个模块使用的资源。 数字跑表提供了清零为CLR和暂停位PAUSE，百分秒的时钟信号可以通过系统时钟分频提供。分频至1/100s，即可实现真实的时间计数。详细的时钟分频设计渎职可以参考相关的资料实现。 代码中端口信号的定义: CLK:时钟信号 CLR:异步复位信号 PAUSE:暂停信号 MSH、MSL:百分秒的高位和低位 SH、SL:秒信号的高位和低位

FPGA课程设计多功能数字钟讲解

多功能数字钟 开课学期：2014—2015 学年第二学期课程名称：FPGA课程设计 学院：信息科学与工程学院 专业：集成电路设计与集成系统班级： 学号： 姓名： 任课教师： 2015 年7 月21 日

说明 一、论文书写要求与说明 1.严格按照模板进行书写。自己可以自行修改标题的题目 2.关于字体： a)题目：三号黑体加粗。 b)正文：小四号宋体，行距为1.25倍。 3.严禁抄袭和雷同，一经发现，成绩即判定为不及格！！！ 二、设计提交说明 1.设计需要提交“电子稿”和“打印稿”； 2.“打印稿”包括封面、说明（即本页内容）、设计内容三部分；订书机左边装订。 3.“电子稿”上交：文件名为“FPGA课程设计报告-班级-学号-姓名.doc”,所有报告发送给班长，由班长统一打包后统一发送到付小倩老师。 4.“打印稿”由班长收齐后交到：12教305办公室； 5.上交截止日期：2015年7月31日17:00之前。

第一章绪论 (3) 关键词：FPGA，数字钟 (3) 第二章FPGA的相关介绍 (4) 2.1 FPGA概述 (4) 2.2 FPGA特点 (4) 2.3 FPGA设计注意 (5) 第三章Quartus II与Verilog HDL相关介绍 (7) 3.1 Quartus II (7) 3.2 Verilog HDL (7) 第四章设计方案 (8) 4.1数字钟的工作原理 (8) 4.2 按键消抖 (8) 4.3时钟复位 (8) 4.4时钟校时 (8) 4.5数码管显示模块。 (8) 第五章方案实现与验证 (9) 5.1产生秒脉冲 (9) 5.2秒个位进位 (9) 5.3按键消抖 (9) 5.4复位按键设置 (10) 5.5 数码管显示。 (10) 5.6 RTL结构总图 (11) 第六章实验总结 (14) 第七章Verilog HDL源代码附录 (15)

一个合格的FPGA工程师需要掌握哪些知识

一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。 1.Verilog语言及其于硬件电路之间的关系。 2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。 3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。 4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。）。 5.熟悉FPGA设计流程（仿真，综合，布局布线，时序分析）。 6.熟练掌握资源估算（特别是slice,lut,ram等资源的估算）。 7.同步设计原理。 8.熟练掌握基本概念（如建立时间，保持时间，流量（即所做FPGA设计的波特率）计算，延迟时间计算（所做FPGA设计），竞争冒险，消除毛刺的方法等等）。 9.具备具体设计经验（对应届生而言如毕业设计）。 10.良好的设计思路（流水线设计即熟称打拍子，在速率资源功耗之间的折中考虑）。 一个合格的FPGA工程师至少在以下三个方面的一个非常熟悉： 1.嵌入式应用 2.DSP应用 3.高速收发器应用 将自己的走过的弯路和总结的经验与大家分享一下，希望对您有一点点

的参考价值。 首先从先从如何成为一个合格的设计者说起吧！初学者觉得一切都是挑战，一切都新鲜，不知从何处下手。我总结了学习EDA逻辑设计的4个步骤，请拍砖！ 1。首先，应该好好学习一下FPGA/CPLD的设计设计流程。 不要简单的以为就是设计输入－》仿真－》综合－》实现那么一回事，要抠细，要学精，要多问每个步骤的注意事项，区分相关步骤的联系和区别。比如要搞清楚功能仿真、综合后仿真、Translate后仿真、Map 后的仿真、布局布线后仿真的作用都是什么，什么时候应该做，什么时候可以不做这些仿真！学习清楚了设计流程最大的好处就是有利于培养良好的EDA设计习惯，日后会受益非浅！ 2。关于设计输入和Coding Style。 设计输入最好学习HDL语言，Verilog、VHDL都可以，可以把状态机输入和原理图输入作为补充内容，但不是重点。我在前面的帖子已经反复强调了Coding Style的重要性。因为它是逻辑设计人员的一个基本业务素质。而且Coding Style不是看几篇文章，学几条原则就能够成为高手的，他需要您在工作中不断的体会和积累，在学习的最初，有Coding Style的意识，设计者就会有意的积累，对日后发展很有好处。反之则后患无穷。 3。培养硬件的意识，培养系统的观念。 我也在交流和授课的时候很强调硬件意识，如果从形式上看，逻辑设计随着智能化和优化手段的不断发展最后会越来越灵活，越来越简单。比