管脚交换功能示例说明

Altium Designer与芯片的管脚交换

Altium Designer简介

Altium Designer 6.0 (强大的电子产品开发系统):

Altium Designer是业界首个，也是唯一的电子产品开发系统，在单一设计环境内实现软件、硬件和可编程硬件开发。允许工程师在单一应用中实现设计中概念到完成的全部功能。

Altium Designer 提供了唯一一款统一的应用方案，其综合电子产品一体化开发所需的所有必须技术和功能。Altium Designer 在单一设计环境中集成板级和FPGA系统设计、基于FPGA 和分立处理器的嵌入式软件开发以及PCB版图设计、编辑和制造。并集成了现代设计数据管理功能,使得Altium Designer成为电子产品开发的完整解决方案－一个既满足当前，也满足未来开发需求的解决方案。

Altium Designer 6.0是Altium公司继Protel系列产品（Protel 99，Protel 99 SE，Protel 2000，Protel DXP，Protel DXP 2004，Protel Nexar 2004）后的最新高端设计软件。Altium Designer 6.0增强了FPGA的开发功能，特别适用于个人FPGA开发。其软硬件并行开发思想必将在不久的将来成为FPGA开发的主流思想，在国外已经慢慢地流行起来，并受到很高的评价。

Altium Designer 6.0加强了FPGA-PCB协同设计能力

Windows电子设计软件开发商Altium公司宣布其最新一体化电子产品开发系统Altium Designer 6.0极大地增强了FPGA-PCB协同设计的能力，工程师可以充分利用FPGA作为系统平台，而且简化大型FPGA与物理PCB平台的集成。

虽然人们早就认识到了FPGA给逻辑开发带来的好处，但把这些器件集成到PCB设计流程所带来的挑战，会使得PCB线路板设计变得十分复杂并导致整体设计时间超长。通常无需考虑PCB版图即进行FPGA管脚分配，而在大规模可编程器件中使用的密集封装技术将使得PCB 板布线成为极大的挑战。

Altium Designer打破了FPGA的使用障碍，把硬连接的PCB平台和软件及软连接的逻辑开发集成在一起，后者构成的嵌入式智能通过在PCB线路板上编程以创建完整的应用。Altium Designer 6.0改进了FPGA级设计和PCB级设计间的集成，开发了很多新功能，与现在的大型可编程器件相结合，它们精简了产品开发。

“大型FPGA器件的可用性正改变着工程师的系统设计方法――产品中可以添加更多智能并同时缩短设计时间，减少制造成本。”Altium的创始人和CEO Nick Martin说，“Altium Designer 6.0可帮助工程师在嵌入式智能级和物理设计级充分利用FPGA提供的好处，系统的统一特性打破了在主流设计中广泛采用可编程器件的障碍，这样可以充分利用这些器件的扩展资源，简化逻辑和物理设计。”

Altium Designer 6.0引入了动态网络重分配概念，PCB布线期间可在线交换FPGA管脚。这包括重新分配预先布线的子网和交换链接的差分信号对，差分信号对可利用FPGA器件上充分的LVDS资源。动态网络重分配在板级具有增强了的FPGA管脚优化引擎，允许工程师充分利用FPGA器件管脚的可重新编程特性，在PCB板极获得最优的布线方案。Altium Designer 系统的统一特性允许在板级完成的管脚交换和FPGA项目的自动同步，减少手动调整处理I/O 的耗时。

通常带有大量管脚的FPGA器件是密集BGA型封装。这给原型阶段的调试带来很大困难，因为这些器件上的管脚不能直接探测。Altium Designer的LiveDesign开发方法允许工程师在开发中可与基于FPGA的设计直接交互。 Altium Designer 6.0具有改进的JTAG器件浏览器，可提供系统中所有JTAG器件的管脚状态显示，在调试期间工程师可以实时检测管脚信号状态。管脚状态也可以在源原理图和PCB版图动态显示，‘定位’查看设计文档内的信号状态。另外还有Altium Designer的FPGA虚拟仪器，可用来设定并监控FPGA内的信号，给设计师提供电路运行完整的状态图，以进行系统的逻辑和物理调试。

FPGA系统的在线测试在Altium Designer 6.0中得到改进，提供增强的逻辑分析仪(LAX)虚拟仪器。可配置的LAX可监控FPGA内从8位到64位带宽的总线，支持多重信号集的连接。任意信号都可用来触发输入或选定为数据源。当可配置的LAX连接到处理器指令总线时，总线数据可显示为反汇编的代码指令，代码相关的问题可方便地在虚拟仪器输出中进行跟踪。

Altium Designer 6.0中32位的基于FPGA的处理器系统也有更多通用性，支持大量第三方的软核和分立处理器，包括Xilinx MicroBlaze软处理器、Sharp BlueStreak LH79520(基于ARM720T)和AMCC PowerPC 405CR分立处理器。这些新器件的支持，对于已经有了8位和32位目标独立软处理器支持的Altium Designer设计系统来说，使设计者在使用FPGA进行嵌入式系统开发时更加灵活。Altium Designer 6.0提供的包裹连接器内核可帮助设计者定位支持的第三方处理器，同时保留Altium Designer环境的所有设计功能，包括使用Altium Designer虚拟仪器方便地连接基于FPGA外设和用LiveDesign进行调试。Altium基于Viper 的编译器工具链保证所有处理器间的软件兼容性，包裹连接器内核提供硬件兼容性。这意味着嵌入式设计师无需花费高昂的重新设计工程的代价即可在处理器间进行设计移植。

通过世界范围内的Altium销售与支持中心，可以直接购买到Altium Designer 6.0。有关Altium Designers的灵活产品许可证选项定价及相关信息，客户应与当地的Altium销售与支持中心联系。

Altium Designer 6.0在FPGA开发方面有以下主要特点。

（1）支持不依赖于FPGA厂商即各个厂商通用的数字系统开发。

Altium Designer 6.0支持NanoBoard开发器。NanoBoard开发器标准配置有两块可以选择的FPGA子板，分别为：Altera Cyclone（EP1C12-Q240C7）和Xilinx Spartan IIE （XC2S300E-PQ208C），由于各个厂家不同芯片引脚有些不同，Altium Designer 6.0提供了一个可以定义引脚之间连接的约束文件（Constrain Files），可以定义不同FPGA与PCB上的引脚对应关系。这样就可在NanoBoard上将设计好的FPGA逻辑关系换烧到不同的厂家生产的不同系列的FPGA上；就可以依赖于不同厂商的FPGA而进行开发，这一点在实际开发中有很大的好处。

Altium Designer 6.0实现了跨厂家FPGA设计，以前FPGA每一个厂家每一个系列的FPGA 设计都需要有专门对应的下载工具，但是现在Altium Designer 6.0克服了这种麻烦，实现了不受芯片厂家型号约束的设计方法。

（2）丰富的原理图库，有大量的预综合元件，包括处理器。

在原理图库里有大量预综合的元器件，设计者可以调用到FPGA设计上。包括很多IP模块可以直接调用。有大量免费使用的IP库可以放心使用。在设计中需要的元件基本上都可以在IP库里找到，包括51核和DSP模块等。这给IP资源复用（IP Reuse）带来了很大的方便。IP资源复用（IP Reuse）是指在集成电路设计过程中，通过继承、共享或购买所需的智力产权内核，然后再利用EDA工具进行设计、综合和验证，从而加速流片设计过程，降低开发风险。IP Reuse已逐渐成为现代集成电路设计的重要手段，在日新月异的各种应用需求面前，超大规模集成电路设计时代正步入一个IP整合的时代。

Altium Designer 6.0把FPGA设计上升到IP核上来，可以不用以前的HDL语言进行描述。这就降低了FPGA设计的门槛。

（3）在工程的设计和调试阶段都支持原理图导向设计方法。

开发系统提供原理图设计，在设计阶段可以方便模块之间的连接；在调试阶段可以很清楚地看出各模块之间的逻辑关系，方便调试。

以FPGA为核心的PLD产品是近几年集成电路中发展得最快的产品。随着FPGA性能的高速发展和设计人员自身能力的提高，FPGA将进一步扩大可编程芯片的领地，将复杂专用芯片挤向高端和超复杂应用。随着处理器以IP的形式嵌入到FPGA中，ASIC和FPGA之间的界限将越来越模糊，未来的某些电路板上可能只有这两部分电路：模拟部分（包括电源）和一块FPGA芯片，最多还有一些大容量的存储器。由于芯片设计的复杂性和产品面市时间对于保证终端市场的成功率至关重要，设计师不断寻求缩短设计周期的方法，以及更有效的设计方式。随着我们步入系统级芯片时代，利用IP内核和可编程逻辑进行设计复用显得日趋重要。（4）丰富的虚拟仪器。

虚拟逻辑分析仪、虚拟频率发生器、频率计数器、I/O模块、ROM仿真器，为嵌入式系统开发提供很大的便利。虚拟仪器可以对FPGA里面的模块或模块与模块之间的逻辑关系进行测试检验。

（5）为了方便在FPGA上设计嵌入式系统，Altium Designer 6.0完全综合了Altium独特的基于FPGA的现场设计开发板——NanaBoard（Nano-level Breadoard）和一系列的混合到原理图层的FPGA物理设备。一旦设计被综合并下载到NanaBoard，设计者就可利用JTAG通信技术对任何核进行通信和控制。

JTAG是Joint Test Action Group的缩写，是一个国际标准（IEE 1149.1-2001）。是为了测试PCB开发的。利用JTAG可以对芯片进行边界扫描仿真。但是边界扫描仿真器不能提供真实的路径，因为JTAG逻辑没有通向内部地址和数据线单元。一般的JTAG仿真不能看到内部的逻辑情况。而Altium Designer 6.0利用其软链——Nexus链，可以使用虚拟仪器看清FPGA的内部构造并对其进行调试。在开发调试过程中，可以很方便地看清楚FPGA内部的情况，也可以实时地观察FPGA发生的情况，而且在Altium Designer 6.0平台上可以看到FPGA 里面烧写进去的模块。

（6）支持软硬件并行开发，克服以往嵌入式系统软硬件开发的串行开发形式中的缺点。这种方法必将成为以后FPGA开发的主流方法。

传统的嵌入式开发流程是：系统级设计→PCB板硬件制作→硬件调试→嵌入式软件开发→软件调试→整个系统的软硬件综合调试，发现问题后再从流程开始检查调试。这是一个串行的开发流程，造成的问题是一个系统开发时间过长和调试不方便，发现问题再修改会很麻烦。现在很多嵌入式开发存在的问题是，在硬件开发阶段，那些软件开发工程师无从下手，非得等硬件PCB板做出来才可以基本进行开发，从而浪费了人力和时间。而Altium Designer 6.0提供了一个软硬件并行的开发方法。当系统级设计完成以后，PCB板硬件工程师可以进行制作板子，嵌入式软件工程师可以进行芯片级的嵌入式软件开发，而到最后调试时出现问题可以很方便地进行软硬件各自的修改。这种软硬件并行的开发方法已经在国外慢慢流行起来，在不久的将来将成为嵌入式系统开发的主流方法。

PCB芯片管脚交换示例

(下面的演示仅仅是操作方法的介绍)

首先在PCB编辑菜单中打开Tool菜单按如图所示操作：

下图中打钩的器件表示能够进行管脚交换的器件：

点右键弹出如下菜单并选中器件配置项：

然后就可以将该器件能够进行交换的管脚添加到同一组：

点OK ，再就可以进行管脚交换了。

如下方式为系统自动优化：

由上面的提示可以看到优化的结果.

如下是手动交换：

下面是焊盘（或者管脚）的交换:

手动交换时，用鼠标左键点中要交换的焊盘（或者管脚）到要被交换的焊盘(或管脚)处再松开，它们将自动交换。

交换前：

交换后：

下面是网络的交换，也就是说在连线了以后也可以进行交换。（方法同上）

管脚交换完毕一定要更新原理图：

执行该操作后，原理图与PCB 的网络才能保持同步！

元器件封装及基本管脚定义说明(精)知识讲解

元器件封装及基本管脚定义说明 以下收录说明的元件为常规元件 A: 零件封装是指实际零件焊接到电路板时所指示的外观和焊点的位置。包括了实际元件的外型尺寸，所占空间位置，各管脚之间的间距等，是纯粹的空间概念。因此不同的元件可共用同一零件封装，同种元件也可有不同的零件封装. 普通的元件封装有针脚式封装(DIP与表面贴片式封装(SMD两大类. (像电阻，有传统的针脚式，这种元件体积较大，电路板必须钻孔才能安置元件，完成钻孔后，插入元件，再过锡炉或喷锡（也可手焊），成本较高，较新的设计都是采用体积小的表面贴片式元件（SMD ）这种元件不必钻孔，用钢膜将半熔状锡膏倒入电路板，再把SMD 元件放上，即可焊接在电路板上了。 元件按电气性能分类为:电阻, 电容(有极性, 无极性, 电感, 晶体管(二极管, 三极管, 集成电路IC, 端口(输入输出端口, 连接器, 插槽, 开关系列, 晶振,OTHER(显示器件, 蜂鸣器, 传感器, 扬声器, 受话器 1. 电阻: I.直插式 [1/20W 1/16W 1/10W 1/8W 1/4W] AXIAL0.3 0.4 II. 贴片式 [0201 0402 0603 0805 1206] 贴片电阻 0603表示的是封装尺寸与具体阻值没有关系 但封装尺寸与功率有关通常来说 0201 1/20W 0402 1/16W 0603 1/10W

0805 1/8W 1206 1/4W 电容电阻外形尺寸与封装的对应关系是: 0402=1.0x0.5 0603=1.6x0.8 0805=2.0x1.2 1206=3.2x1.6 1210=3.2x2.5 1812=4.5x3.2 2225=5.6x6.5 III. 整合式 [0402 0603 4合一或8合一排阻] IIII. 可调式[VR1~VR5] 2. 电容: I.无极性电容[0402 0603 0805 1206 1210 1812 2225] II. 有极性电容分两种: 电解电容 [一般为铝电解电容, 分为DIP 与SMD 两种] 钽电容 [为SMD 型: A TYPE (3216 10V B TYPE (3528 16V C TYPE (6032 25V D TYP E (7343 35V] 3. 电感: I.DIP型电感 II.SMD 型电感

Cyclone II器件中文资料

一、外文资料译文： Cyclone II器件系列简介 关键词：cyclone II器件；特点；简介； 在非常成功的第一代Cyclone器件系列之后，Altera的Cyclone II FPGA系列扩大低成本的FPGA的密度，最多达68，416个逻辑单元（LE），提供622个可用的输入/输出引脚和1.1M比特的嵌入式寄存器。Cyclone II器件的制造基于300毫米晶圆，采用台积电90nm、低K值电介质工艺，这种工艺技术是使用低绝缘体过程以确保了快速有效性和低成本。通过使硅片面积最小化，Cyclone II器件可以在单芯片上支持复杂的数字系统，而在成本上则可以和ASIC竞争。不像其他用电力功耗和性能来换取低成本的FPGA卖主，Altera 最新一代低价位的FPGA——cyclone II FPGA系列，和同类90nmFPGA器件相比，它提高了百分之六十的性能和降低了一半的功耗。低成本和优化特征使Cyclone II FPGA系列为各种各样的汽车、消费、通讯、视频处理、测试与测量、和其他最终市场提供理想的解决方案。在https://www.wendangku.net/doc/5712527487.html,参考设计、系统图,和IP,使用cyclone II FPGA系列可以帮助你迅速实现最总市场方案开发。 低成本的嵌入式解决方案 Cyclone II 器件支持Nio s II 嵌入式处理器，能够自己完成自定义的嵌入式处理器。Cyclone II器件还能够扩展各种外部存储器和I/O口或者嵌入式处理器的性能。单个或多个NiosII嵌入式系统中嵌入式处理器也可以设计成cyclone II设备以提供一些额外的同时处理的能力或者甚至取代已经在你的系统中存在的嵌入式处理器。使用cyclone II和nios II 能够拥有成本低和高性能处理方案的共同特点，和普通的产品相比，这个特点能够延长你的产品的生命周期,提高产品进入市场的时间。 低成本DSP方案 单独使用cycloneII FPGA 系列或者或者作为数字信号处理(DSP)协处理器以提高数字信号处理（DSP）应用的性价比。，你用以下cyclone II的特点和设计支持可以实现高性能低成本DSP系统： ■150个18 × 18 乘法器 ■ 1.1 M比特的片内嵌入式存储器 ■高速的外部寄存器接口 ■数据处理的知识产权核

常用电子器件管脚排列图

常用电子器件管脚排列图 附录1 逻辑符号对照示例 附录表1.1 逻辑非、逻辑极性符号对照示例（以反相器为例） 附录表1.2 几种常用逻辑门的逻辑符号比较示例 附录表1.3 逻辑符号、框图、管脚排列比较示列（以74HC390为例）

附录2 集成电路 1. 集成电路命名方法 集成电路命名方法见附录表2.1 附录表2.1 国产半导体集成电路型号命名法（GB3430-82） 2．集成电路介绍 集成电路IC 是封在单个封装件中的一组互连电路。装在陶瓷衬底上的分立元件或电路有时还和单个集成电路连在一起，称为混合集成电路。把全部元件和电路成型在单片晶体硅材料上称单片集成电路。单片集成电路现在已成为最普及的集成电路形式，它可以封装成各种类型的固态器件，也可以封装成特殊的集成电路。 通用集成电路分为模拟(线性)和数字两大类。模拟电路根据输入的各种电平，在输出端产生各种相应的电平；而数字电路是开关器件，以规定的电平响应导通和截止。有时候集成电路标有LM (线性类型) 或DM(数字类型)符号。 集成电路都有二或三个电源接线端：用CC V 、DD V 、SS V 、V +、V -或GND 来表示。这是一般应用所需要的。 双列直插式是集成电路最通用的封装形式。 其引脚标记有半圆形豁口、标志线、标志圆点 等，一般由半圆形豁口就可以确定各引脚的位置。 双列直插式的引脚排列图如附录图2.1所示。 3．使用TFL 集成电路与CMOS 集成电路的注意事项 (1) 使用TYL 集成电路注意事项 ① TYL 集成电路的电源电压不能高于V 5.5+。 使用时，不能将电源与地颠倒错接，否则将会因为过大电流而造成器件损坏。 附录图 2.1双列直插式集成电路的引脚排列

Cyclone_III配置

Cyclone III 的配置 全文翻译自Altera公司Cyclone III的器件手册。 所有表格与图标标号与手册原文一致，以便于查对。 出于个人需要，仅翻译了AS与JTAG配置两部分，且仅都配置一片FPGA芯片。

可以通过压缩数据的方法以节约存储空间，并节省程序load时间（page 220）； 9通过Remote System Upgrade方式可以减少新产品面市的时间（page 221）； 9AS Configuration（Serial Configuration Devices） ?表10-6显示的是对各种配置电平来说，MSELx管脚的接法 ?单一器件配置 四个接口管脚包含了串口时钟（DCLK），串行数据输出（DATA），AS 数据输入（ASDI），以及低电平有效的片选信号（nCS）。 注： 1)上拉一个电阻，连接到该管脚所在的bank的VCCIO； 2)Cyclone III器件通过DATA[1]-to-ASDI路径控制配置芯片； 3)nCEO管脚浮空，或者当没有连接到另一个器件的nCE管脚时，可以当作通用IO使用； 4)MSEL管脚的设置，用于选择不同的电平标准和不同的POR时间；参考表10-6，选择

接法； 5)这些是复用管脚。FLASH_nCE管脚在AS配置电路图中当作nCSO功能使用，DATA[1] 管脚当作ASDO功能使用； 6)这些串接的电阻尽可能靠近配置芯片 当连接一个配置芯片到Cyclone III器件时，DATA[0]管脚必须串一个电阻，并应接近配置芯片。 配置器件和Cyclone III芯片间连线的长度应符合表10-8所推荐的值。 当选择AS配置方式的时候，BAMK 1的IO电压必须是3.3，3.0或2.5。 上电以后，CIII器件有一个POR时间的延迟，在此期间，nSTATUS和CONF_DONE 会一直为低，所有的IO也都是三态输出。 芯片配置的三个阶段分别是复位，配置和初始化。当nCONFIG或者nSTATUS为低，芯片处于复位状态，经过POR时间后，CIII释放nSTATUS，进入配置模式。（为开始配置，所有配置管脚和JTAG管脚所在的BANK的VCCINT，VCCA和VCCIO必须成功上电）。 CIII器件生成的串口时钟(DCLK)控制整个配置周期并为串口提供时序。CIII利用每步40MHz的晶振生成DCLK。 在AS配置模式下，配置芯片在DCLK的上升沿锁存输入和控制信号，并在下降沿送出数据；而CIII会在DCLK的下降沿发出控制信号并在DCLK的下降沿锁存配置数据。 CIII接收完所有的配置信息后，释放开环输出的CONF_DONE。只有当CONF_DONE 变成高电平时，CIII才开始初始化。 如果在配置期间出现了错误，CIII会将nSTATUS信号拉低，表示有一个数据帧错误，CONF_DONE信号保持为低。如果Auto-restart configuration after error 选项选中的话，CIII 会复位配置信号，通过向FLASH_NCE发一个脉冲，经过复位时间后释放nSTATUS的状态（最大230us）。

Cyclone III原理图检查

Cyclone? III Device Schematic Review Worksheet This document is intended to help you review your schematic and compare the pin usage against the Cyclone III Device Family Pin Connection Guidelines (PDF) version 1.1 and other referenced literature for this device family. The technical content is divided into focus areas such as FPGA power supplies, configuration, FPGA I/O, and external memory interfaces. Within each focus area, there is a table that contains the voltage or pin name for all of the dedicated and dual purpose pins for the device family. In some cases, the device density and package combination may not include some of the pins shown in this worksheet, you should cross reference with the pin-out file for your specific device. Links to the device pin-out files are provided at the top of each section. Before you begin using this worksheet to review your schematic and commit to board layout, Altera highly recommends: 1) Review the latest version of the Cyclone III Device Errata Sheet (PDF) and the Knowledge Database for Cyclone III Device Known Issues and Cyclone III Device Handbook Known Issues. 2) Compile your design in the Quartus? II software to completion. For example, there are many I/O related placement restrictions and VCCIO requirements for the I/O standards used in the device. If you do not have a complete project, then at a minimum a top level project should be used with all I/O pins defined, placed, and apply all of the configurable options that you plan to use. All I/O related megafunctions should also be included in the minimal project, including, but not limited to, external memory interfaces, PLLs, altlvds, and altddio. The I/O Analysis tool in the Pin Planner can then be used on the minimal project to validate the pinout in Quartus II software to assure there are no conflicts with the device rules and guidelines. When using the I/O Analysis tool you must ensure there are no errors with your pinout. Additionally, you should check all warning and critical warning messages to evaluate their impact on your design. You can right click your mouse over any warning or critical warning message and select “Help”. This will bring open a new H elp window with further information on the cause of the warning, and the action that is required.

芯片常用封装及尺寸说明

A、常用芯片封装介绍 来源：互联网作者： 关键字：芯片封装 1、BGA 封装(ball grid array) 球形触点陈列，表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚，在印刷基板的正面装配 LSI 芯片，然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200，是多引脚 LSI 用的一种封装。封装本体也可做得比 QFP(四侧引脚扁平封装)小。例如，引脚中心距为 1.5mm 的360 引脚 BGA 仅为31mm 见方;而引脚中心距为0.5mm 的304 引脚 QFP 为 40mm 见方。而且 BGA 不用担心 QFP 那样的引脚变形问题。该封装是美国 Motorola 公司开发的，首先在便携式电话等设备中被采用，今后在美国有可能在个人计算机中普及。最初，BGA 的引脚(凸点)中心距为 1.5mm，引脚数为225。现在也有一些 LSI 厂家正在开发500 引脚的 BGA。 BGA 的问题是回流焊后的外观检查。 现在尚不清楚是否有效的外观检查方法。有的认为，由于焊接的中心距较大，连接可以看作是稳定的，只能通过功能检查来处理。美国 Motorola 公司把用模压树脂密封的封装称为 OMPAC，而把灌封方法密封的封装称为 GPAC(见 OMPAC 和 GPAC)。 2、BQFP 封装(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一，在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和 ASIC 等电路中采用此封装。引脚中心距0.635mm，引脚数从84 到196 左右(见 QFP)。

电子元件识别大全附图简体

1.0目的 制订本指南，规范公司的各层工作人员认识及辨别日常工作中常用的各类元件。 2.0范围 公司主要产品（电脑主机板）中的电子元件认识： 2.1工作中最常用的的电子元件有：电阻、电容、电感、晶体管（包括二极管、发光二极管及三极管）、晶体、晶振（振荡器）和集成电路（IC）。 2.2连接器元件主要有：插槽、插针、插座等。 2.3其它一些五金塑胶散件：散热片、胶针、跳线铁丝等。 4.0电子元件 4.1电阻 电阻用“R”表示，它的基本单位是欧姆（Ω） 1MΩ（兆欧）=1，000KΩ（千欧）=1，000，000Ω 公司常用的电阻有三种：色环电阻、排型电阻和片状电阻。 色环电阻的外观如图示： 图1五色环电阻图2四色环电阻 较大的两头叫金属帽，中间几道有颜色的圈叫色环，这些色环是用来表示该电阻的阻值和范围的，共有12种颜色，它们分别代表不同的数字（其中金色和银色表误差）： 我们常用的色环电阻有四色环电阻（如图2）和五色环电阻（如图1）： 1).四色环电阻（普通电阻）：电阻外表上有四道色环： 这四道环，首先是要分出哪道是第一环、第二环、第三环和第四环：标在金属帽上的那道环叫第一环，表示电阻值的最高位，也表示读值的方向。如黄色表示最高位为四，紧挨第一环的叫第二环，表示电阻值的次高位，如紫色表示次高位为7；紧挨第2环的叫第3环，表示次高位后“0”的个数，如橙色表示后面有3个0；最后一环叫第4环，表示误差范围，一般仅用金色或银色表示，如为金色，则表示误差范围在±10%之间。 例如：某电阻色环颜色顺序为：黄-紫-橙-银，表示该电阻的阻值为：47，000Ω=47KΩ，误差范围：±10%之间。

Cyclone II 系列FPGA特殊引脚

Cyclone II 系列FPGA特殊引脚 (2009-07-26 12:17:20) 转载 分类：FPGA 标签： fpga管脚 杂谈 直接开始啦~~ 1/1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2/2.I/O,nCSO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3/3.I/O,CRC_ERROR 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路

的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置. 4/4.I/O,CLKUSR 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA 有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。 7/13.I/O,VREF 用来给某些差分标准提供一个参考电平。没有用到的话，可以当成I/O 来用。 14/20. DATA0 专用输入脚。在AS 模式下，配置的过程是：CII 将nCSO 置低电平，配置芯片被使能。CII然后通过DCLK 和ASDO 配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过DATA 脚给CII 发送数据。DATA 脚就接到CII 的DATA0 脚上。CII 接收完所有的配置数据后，就会释放CONF_DONE 脚（即不强制使CONF_DONE 脚为低电平），CONF_DONE 脚是漏极开路（Open-Drain）的。这时候，因为CONF_DONE 在外部会接一个10K 的电阻，所以它会变成高电平。同时，CII 就停止DCLK 信号。在 CONF_DONE 变成高电平以后（这时它又相当于变成一个输入脚），初始化的过程就开始了。所以，CONF_DONE 这个脚外面一定要接一个10K 的电阻，以保证初始化过程可以正确开始。DATA0,DCLK,NCSO,ASDO 脚上都有微弱的上拉电阻，且一直有效。在配置完

led显示屏常用芯片说明

LED 显示屏中常用的芯片说明及原理 Led中常见的芯片有：74HC595列驱动，74HC138译码驱动，74HC245信号放大，74HC4953行扫描等。 1、74HC595 74HC595是硅结构的CMOS器件，兼容低电压TTL电路，遵守JEDEC标准。 74HC595 是具有8位移位寄存器和一个存储器，三态输出功能。移位寄存器和存储器是分别的时钟。数据在SHcp（移位寄存器时钟输入）的上升沿输入到移位寄存器中，在STcp（存储器时钟输入）的上升沿输入到存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。 将串行输入的8位数字，转变为并行输出的8位数字，例如控制一个8位数码管，将不会有闪烁。 2特点 8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态

输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 特点8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态 输出寄存器（三态输出：就是具有高电平、低电平和高阻抗三种输出状态的门电路。）可以直接清除 100MHz的移位频率 3输出能力并行输出，总线驱动；串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 参考数据 Cpd决定动态的能耗， Pd=Cpd×VCC×f1+∑(CL×VCC^2×f0) F1=输入频率，CL=输出电容 f0=输出频率（MHz） Vcc=电源电压 4、引脚说明符号引脚描述 Q0…Q7 8位并行数据输出，其中Q0为第15脚 GND 第8脚地 Q7’第9脚串行数据输出 MR 第10脚主复位（低电平） SHCP 第11脚移位寄存器时钟输入 STCP 第12脚存储寄存器时钟输入 OE 第13脚输出有效（低电平） DS 第14脚串行数据输入 VCC 第16脚电源

芯片引脚图及引脚描述

555芯片引脚图及引脚描述 555的8脚是集成电路工作电压输入端，电压为5～18V，以UCC表示；从分压器上看出，上比较器A1的５脚接在R1和R2之间，所以5脚的电压固定在2UCC/3上；下比较器A2接在R2与R3之间，A2的同相输入端电位被固定在UCC/3上。 1脚为地。2脚为触发输入端；3脚为输出端，输出的电平状态受触发器控制，而触发器受上比较器6脚和下比较器2脚的控制。 当触发器接受上比较器A1从R脚输入的高电平时，触发器被置于复位状态，3脚输出低电平； 2脚和6脚是互补的，2脚只对低电平起作用，高电平对它不起作用，即电压小于1Ucc/3，此时3脚输出高电平。6脚为阈值端，只对高电平起作用，低电平对它不起作用，即输入电压大于2 Ucc/3，称高触发端，3脚输出低电平，但有一个先决条件，即2脚电位必须大于1Ucc/3时才有效。3脚在高电位接近电源电压Ucc，输出电流最大可打200mA。 4脚是复位端，当4脚电位小于0.4V时，不管2、6脚状态如何，输出端3脚都输出低电平。 5脚是控制端。 7脚称放电端，与3脚输出同步，输出电平一致，但7脚并不输出电流，所以3脚称为实高（或低）、7脚称为虚高。 555集成电路管脚,工作原理,特点及典型应用电路介绍. 1 555集成电路的框图及工作原理 555集成电路开始是作定时器应用的，所以叫做555定时器或555时基电路。但后来经过开发，它除了作定时延时控制外，还可用于调光、调温、调压、调速等多种控制及计量检测。此外，还可以组成脉冲振荡、单稳、双稳和脉冲调制电路，用于交流信号源、电源变换、频率变换、脉冲调制等。由于它工作可靠、使用方便、价格低廉，目前被广泛用于各种电子产品中，555集成电路内部有几十个元器件，有分压器、比较器、基本R-S触发器、放电管以及缓冲器等，电路比较复杂，是模拟电路和数字电路的混合体，如图1所示。 2. 555芯片管脚介绍 555集成电路是8脚封装，双列直插型，如图2(A)所示，按输入输出的排列可看成如图2(B)所示。其中6脚称阈值端(TH)，是上比较器的输入；2脚称触发端(TR)，是下比较器的输入；3脚是输出端(Vo)，它有O和1两种状态，由输入端所加的电平决定；7脚是放电端(DIS)，它是内部放电管的输出，有悬空和接地两种状态，也是由输入端的状态决定；4脚是复位端(MR)，加上低电平时可使输出为低电平；5脚是控制电压端(Vc),可用它改变上下触发电平值；8脚是电源端，1脚是地端。 图2 555集成电路封装图 我们也可以把555电路等效成一个带放电开关的R-S触发器，如图3(A)所示，这个特殊的触发器有两个输入端：阈值端(TH)可看成是置零端R，要求高电平，触发端(TR)可看成是置位端S，要求低电平，有一个输出端Vo，Vo可等效成触发器的Q端，放电端(DIS)可看成是由内部放电开关控制的一个接点，由触发器的Q端控制：Q=1时DIS端接地，Q=0时DIS 端悬空。另外还有复位端MR，控制电压端Vc，电源端VDD和 地端GND。这个特殊的触发器有两个特点： (1)两个输入端的触发电平要求一高一低，置零端R即阈值端(TH)要求高电平，而置位端s 即触发端(TR)则要求低电乎; (2)两个输入端的触发电平使输出发生翻转的阈值电压值也不同，当V c端不接控制电压时，对TH(R)端来讲，>2/3VDD是高电平1,<2/3VDD是低电平0：而对TR(S)端来讲，>1/3VDD是

CYCLONE2 特殊引脚

EP2C5T144C8N/EP2C5Q208C8N 1/1. I/O, ASDO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。 2/2. I/O,nCSO: 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用.在AS 模式下，这个脚是CII 用来给外面的串行配置芯片发送的使能脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS 脚（第1 脚）。 3/3. I/O,CRC_ERROR： 当错误检测CRC 电路被选用时，这个脚就被作为CRC_ERROR 脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR 时，高电平输出则表示出现了CRC 校验错误（在配置SRAM 各个比特时出现了错误）。CRC 电路的支持可以在setting 中加上。这个脚一般与nCONFIG 脚配合起来用。即如果配置过程出错，重新配置。 4/4. I/O,CLKUSR： 当在软件中打开Enable User-supplled start-up clock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE 脚会变成高电平，CII 器件还需要299 个时钟周期来初始化寄存器，I/O 等等状态，FPGA有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR 接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA 开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。

74LS系列芯片引脚图资料大全

74系列芯片引脚图资料大全 作者:佚名来源:本站原创点击数:57276 更新时间：2007年07月26日【字体：大中小】 为了方便大家我收集了下列74系列芯片的引脚图资料，如还有需要请上电子论坛https://www.wendangku.net/doc/5712527487.html,/b bs/ 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373

反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND

基本元器件的规范化图形

基本元器件的规范化图形。 1 2 3 4 5 6、继电器

7、二极管类 8、三极管类

9 10

5.4电源、地的命名要求、规范化图形及注意事项 1、电源、地的命名和规范化图形 建议电源使用图标，方便修理人员查找 其他地名称统一标识为实际的地的名称。 2、注意事项 如果需要使用符号，请注意使用的“SYMBOL”的“NAME”是否与设计中的网络名相同，如果不同，在生成网表时会产生两个网络名。例如通常我们放置的“GND”符号都是

而实际这个符号的“NAME”可能是“GND”也可能是“GND_POWER”、,而系统通常默认的都是“GND_POWER”。如果设计中没有将“GND”与“GND_POWER”连接在一起，网表中就会出现“GND”、“GND_POWER”两个网名，很显然不同的网名在EDA设计时是不能被连接在一起的。 对于有可焊接管脚的金属壳体器件，如：复位按钮、拨码开关、连接器等，在原理图中应该明确表示金属壳体是接哪一种地，如：工作地，还是接ESD防护及屏蔽地。 CMOS电路的不用的输入端不能悬空。 第二部分元器件原理图建库规范 1.目的。 对绘图者在CaptureV10.0平台上建立元器件原理图符合进行规范要求，增加电路图的可读性及确保库资源共享。 2.范围。 本标准规定了在CaptureV10.0平台上元器件原理图符号建库规范。 本标准适用于公司在CaptureV10.0平台上的元器件原理图符号建库和审核。 3.管理建议。 1、由绘图人员来负责Cadence元器件原理图模型的建立和该元器件资料的查询。 2、由EDA元器件库维护人员负责Cadence元器件原理图符号模型的审核。 3、由EDA元器件库维护人员负责将审核通过的元器件原理图符号模型分类加入到Cadence元器件原理图符号库中，如果元器件并不符合已有的库类别，将其加入其它类中。 4.CADENCE元器件建库步骤和要求。 4.1 CADENCE元器件原理图库器件模型的建造总体要求。 库模型根据实际情况权衡制作，遵循的一个原则是通俗易懂。以下提出几点约定须共同遵守： 1、只要元器件上有的管脚，图形库都应体现出来，不允许使用隐含管脚的方式（包括未使用的管脚）。 2、对IC器件，在空间允许的情况下尽量做成矩形或方形；对于管脚的安排，可根据功能模块和管脚号的顺序综合考虑管脚的排列，原则输入放置在左边，输出放置在右边，电源放置在上边，地放置在下面。 3、对连接器、插针等有2列的接插件，管脚号的命名顺序应该和板片中的命名保持一致。 4、对于CPLD/FPGA器件，做成矩形或方形；对于管脚的安排，原则上要求按照管脚顺序号进行排列。 5、对电阻、电容、电感、二极管、发光二极管、三极管、保险丝、过压保护器、复位开关、电池等分立器件及小封装器件，图形使用常见的简易图形表示。 4.2 CADENCE元器件建库步骤和具体要求。 4.2.1 N e w Part Proterties 的设置。 当需要添加一个新的元器件库的时候，首先我们会在capturev16.5中遇到下面这个New Part Properties窗口：

Altera Cyclone III系列FPGA开发板简介

ETL-002 Altera Cyclone III 系列FPGA开发板简介 概述 ETL-002 FPGA开发板是以Altera公司的最新系列Cyclone III中的3C10为主芯片，并提供了极为丰富的芯片外围接口资源以及下载线，数据线以及资料光盘等。除了这些硬件外，我们还提供了十多个接口实验，并公开了电路原理图和实验的Verilog源代码，以便于大家对照学习，并可以在该开发板上进行二次开发。

单板描述 主芯片EP3C10提供了10320个逻辑单元（LE），46块SRAM（每块9K bits）, 23个18*18的乘法器。开发板自带USB供电电路：您只需将USB线插上您的USB端口，无需外接＋5V直流电源，开发板即可工作。开发板同时支持AS模式下载和JTAG模式下载。程序固化既可通过JTAG口也可直接对板上的FLASH进行编程。 丰富的外围接口可满足常用的外设的人机交互，我们还将剩下未用的40个用户I/O引脚全部引出，使得您可以通过这些信号对本开发板进行电路扩展。这些接口主要包括： PS2鼠标接口：可以将PS2鼠标的任何移动的信息反应在数码管上 PS2键盘接口：可以将PS2键盘上的任意按键以16进制的信息反应在数码管上 VGA显示器接口：可以将FPGA产生的信息反映在VGA显示器上。开发板自带了动态彩条显示的功能 双串口接口：可以与任何的串口设备相接。开发板自带的演示程序是将PC上的超级终端中输入的任何信息返回PC 4位数码管：可以实时显示任何的数字信息。开发板自带的演示程序实时地显示分钟和秒钟的信息。 4位LED灯：用于指示状态。开发板自带了跑马灯实验。 4位按键开关：可用于复位等作用。 4位拨码开关：可用于电路的选择作用

74系列芯片引脚图

74系列芯片引脚图、功能、名称、资料大全（含74LS、74HC等），特别推荐为了方便大家，我收集了下列74系列芯片的引脚图资料。 说明：本资料分3部分：（一）、TXT文档，（二）、图片，（三）、功能、名称、资料。 （一）、TXT文档 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门 LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373

反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门 74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘

1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门 74LS125 │ 1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐ 8位总线驱动器 74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│ DIR=1 A=>B │ 1 2 3 4 5 6 7 8 9 10│ DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND

常用芯片引脚图

. . 常用芯片引脚 74LS00数据手册 74LS01数据手册 74LS02数据手册 74LS03数据手册 74LS04数据手册 74LS05数据手册 74LS06数据手册 74LS07数据手册 74LS08数据手册 74LS09数据手册 74LS10数据手册 74LS11数据手册

第2页 共8页 74LS12数据手册 74LS13数据手册 74LS14数据手册 74LS15数据手册 74LS16数据手册 74LS17数据手册 74LS19数据手册 74LS20数据手册 74LS21数据手册 74LS22数据手册 74LS23数据手册 74LS26数据手册 74LS27数据手册 74LS28数据手册

. . 74LS30 数据手册 74LS32数据手册 74LS33 数据手册 74LS37 数据手册 74LS38数据手册 74LS40 数据手册 74LS42数据手册 [1].要求0—15时，灭灯输入（BI ）必须开路或保持高电平，如果不要灭十进制数零，则动态灭灯输入（RBI ）必须开路或为高电平。 [2].将一低电平直接输入BI 端，则不管其他输入为何电平，所有的输出端均输出为低电平。 [3].当动态灭灯输入（RBI ）和A,B,C,D 输入为低电平而试灯输入为高电平时，所有输出端都为低电平并且动态灭灯输入（RBO ）处于第电平（响应条件）。 [4].]当灭灯输入/动态灭灯输出（BI/RBO ）开朗路或保持高电平而试灯 输入为低电平时，所有各段输出均为高电平。 表中1=高电平，0=低电平。BI/RBO 是线与逻辑，作灭灯输入（BI ）或动态灭灯（RBO ）之用，或者兼为二者之用。

cyclone3的配置方式

ｃｙｃｌｏｎｅ３的配置方式 ｃｙｃｌｏｎｅ３器件使用ＳＲＡＭ单元保存配置信息。因为ＳＲＡＭ掉电易失的特性，ｆｐｇａ芯片上电的时候必须重新配置。根据期间密度和封装选择，它有如下５中配置方案（红色部分为常用配置方案，并不是所有FPGA芯片都能使用所有配置方案，具体可查看cyclone3的器件手册）： 1.Active serial (AS)主动串行配置 2.Active parallel (AP)主动并行配置 3.Passive serial (PS)被动串行配置 4.Fast passive parallel (FPP)快速被动并行配置 5.Joint Test Action Group (JTAG) AS和AP配置方案需要外部FLASH存储器存储配置信息。其它3种配置方案需要外部的控制器或者下载电缆。主动配置方案以及JTAG方案常用于单芯片系统设计。下面重点介绍AS，AP和JTAG。以AS配置为例介绍。 Cyclone3器件的配置芯片通常选择EPCS64,EPCS16以及EPCS4或者flash.这些芯片能够提供廉价，方便（引脚少）的解决方案。因为FPGA芯片容量的限制，它对配置信息的大小也有所限制。EP3C80系列器件可提供21MBITS的配置信息流容量。 MSEL【3：0】为FPGA器件的输入，用于确定配置方式。AS模式下，它连接1101.AP模式下，它连接1011.注意要直接接 VCCA or GND，

更不能悬空，避免无效配置。查看手册可得到其它配置值。在JTAG 模式下，忽略MSEL配置，JTAG模式有优先权。 AS模式支持配置信息压缩，AP模式不支持。压缩信息可以节约空间以及配置时间。在 Device & Pin Options——Configuration中可以选择压缩与否。 选择好器件后，参考下图连接。 POR——上电复位.复位时间由MSEL【3：0】决定。复位结束后开始发送配置控制信号。 DCLK信号由fpga内部晶振产生。Cyclone3系列器件使用40Mhz时钟晶振。在此时钟上升沿，输入控制信号，下降沿输出配置信息。配置时间由配置信息流的大小和时钟频率决定。配置过程大概如下：复位

74系列芯片引脚大全

74系列芯片引脚图资料大全(2008-04-24 17:37:47) 74系列芯片引脚图资料大全 反相器驱动器LS04 LS05 LS06 LS07 LS125 LS240 LS244 LS245 与门与非门LS00 LS08 LS10 LS11 LS20 LS21 LS27 LS30 LS38 或门或非门与或非门LS02 LS32 LS51 LS64 LS65 异或门比较器LS86 译码器LS138 LS139 寄存器LS74 LS175 LS373 反相器: Vcc 6A 6Y 5A 5Y 4A 4Y 六非门74LS04 ┌┴—┴—┴—┴—┴—┴—┴┐六非门(OC门) 74LS05 _ │14 13 12 11 10 9 8│六非门(OC高压输出) 74LS06 Y = A ）│ │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND 驱动器: Vcc 6A 6Y 5A 5Y 4A 4Y ┌┴—┴—┴—┴—┴—┴—┴┐ │14 13 12 11 10 9 8│ Y = A ）│六驱动器(OC高压输出) 74LS07 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ 1A 1Y 2A 2Y 3A 3Y GND Vcc -4C 4A 4Y -3C 3A 3Y ┌┴—┴—┴—┴—┴—┴—┴┐ _ │14 13 12 11 10 9 8│ Y =A+C ）│四总线三态门74LS125 │1 2 3 4 5 6 7│ └┬—┬—┬—┬—┬—┬—┬┘ -1C 1A 1Y -2C 2A 2Y GND Vcc -G B1 B2 B3 B4 B8 B6 B7 B8 ┌┴—┴—┴—┴—┴—┴—┴—┴—┴—┴┐8位总线驱动器74LS245 │20 19 18 17 16 15 14 13 12 11│ ）│DIR=1 A=>B │1 2 3 4 5 6 7 8 9 10│DIR=0 B=>A └┬—┬—┬—┬—┬—┬—┬—┬—┬—┬┘ DIR A1 A2 A3 A4 A5 A6 A7 A8 GND 页首非门,驱动器与门,与非门或门,或非门异或门,比较器译码器寄存器 正逻辑与门,与非门: