一位全加器的设计
一位全加器的设计
--用RTL描述的一位半加器
Library ieee;
Use ieee.std_logic_1164.all;
Entity hadder is
Port(a,b: in std_logic;
S0,c0: out std_logic
);
End;
Architecture fh1 of hadder is
Begin
S0<= a xor b;
C0<=a and b;
End;
--或门的逻辑描述
Library ieee;
Use ieee.std_logic_1164.all;
Entity myor2 is
Prot(a,b: in std_logic;
C:out std_logic
);
End;
Architecture fu1 of myor2 is
Begin
C<=a or b;
End;
--1位全加器的顶层文件（结构描述）Library ieee;
Use ieee.std_logic_1164.all;
Entity fadder is
Port(a,b,cin: in std_logic;
Sum,cout:out std_logic
);
End;
Architedture fd1 of fadder is Component hadder
Port (a,b: in std_logic;
S0,c0: out std_logic
);
End component;
Component myor2
Port (a,b: in std_logic;
C: out std_logic
);
End component;
Signal d, e, f: std_logic;
Begin
U1: hadder port map(a,b,c0=>d, s0=>e);
U2:hadder port map (a=>cin, b=>e,c0=>f,s0=>sum); U3:myor2 port map(a=>f,b=>d,c=>cout);
End architecture fd1;
实验一 一位二进制全加器设计实验
南昌大学实验报告 学生姓名： 学 号： 专业班级： 中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩： 实验一 一位二进制全加器设计实验 一．实验目的 （1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。 二．实验内容与要求 （1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三．设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。 半加器的真值表为 表1 半加器真值表 由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2）
图1半加器原理图 (2) 全加器设计原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下： 表2全加器真值表 其中a为加数，b为加数，c为低位向本位的进位，co为本位向高位的进位，so为本位和。 图2.全加器原理图 四．实现方法一：原理图输入法设计（自己独立完成） 1. 建立文件夹 建立自己的文件夹（目录），如c:\myeda，进入Windows操作系统 QuartusII不能识别中文，文件及文件夹名不能用中文。 2. 原理图设计输入 打开Quartus II，选菜单File→New，选择“Device Design File->Block Diagram->Schematic File”项。点击“OK”,在主界面中将打开“Block Editor”窗口。 (1) 放置元件 在原理图编辑窗中的任何一个空白处双击鼠标左键或单击右键,跳出一个选择窗，选择
8位全加器的设计
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
一位全加器电路版图设计-11页精选文档
目录 1 绪论 (1) 1.1 设计背景 (1) 1.2 设计目标 (1) 2一位全加器电路原理图编辑 (2) 2.1 一位全加器电路结构 (2) 2.2 一位全加器电路仿真分析波形 (2) 2.3 一位全加器电路的版图绘制 (3) 2.4一位全加器版图电路仿真并分析波形 (3) 2.5 LVS检查匹配 (3) 总结 (4) 参考文献 (4) 附录一：电路原理图网表 (5) 附录二：版图网表 (6)
1 绪论 1.1 设计背景 Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。早期的集成电路版图编辑器L-Edit在国内已具有很高的知名度。Tanner EDA Tools 也是在L-Edit的基础上建立起来的。整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。Tanner软件包括S-Edit，T-Spice， L-Edit与LVS[1]。 L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。 1.2 设计目标 1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图 2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形 3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证 4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形 5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度
实验一1位二进制全加器的设计
龙岩学院实验报告 班级学号姓名同组人 实验日期室温大气压成绩 实验题目：基于原理图输入法的1位二进制全加器的设计 一、实验目的 1、学习、掌握QuartusⅡ开发平台的基本使用。 2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法 设计1位二进制半加器、1位二进制全加器。 3、学习EDA-V型实验系统的基本使用方法。 二、实验仪器 装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干 三、实验原理 半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数 为 式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。表1为半加器真值表。 表1 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 显然，异或门具有半加器求和的功能，与门具有进位功能。 其逻辑图跟逻辑符号如下图：
全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。 表2 A i B i C I-1 C i S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 由真值表可得出逻辑函数式 式中，A i 和B i 是两个相加的1为二进制数，C i-1 是由相邻低位送来的进位数， S I 是本位的全加和，C I 是向相邻高位送出的进位数。其逻辑图跟逻辑符号如下图所示： 四、实验内容 1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。
用门电路设计一位的全加器
实验二组合逻辑设计 一、实验目的 1、掌握组合电路设计的具体步骤和方法； 2、巩固门电路的运用和电路搭建能力； 3、掌握功能表的建立与运用； 4、为体验MSI（中规模集成电路）打基础。 二、实验使用的器件和设备 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 TDS-4数字系统综合实验平台1台 三、实验内容 1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。 2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。 3．等价变换Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4．画出变换后的原理图和接线图。 四、实验过程 1、选择实验题目，分析逻辑功能 用门电路设计一位的全加器 一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。 2、根据逻辑功能写出真值表； 3、根据真值表写出逻辑函数表达式； Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4、利用卡诺图法或布尔代数法对逻辑函数表达式进 行化简； 不需化简 Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 5、将化简的逻辑表达式等价变换，统计出实验所需芯片；
Si=Ai○十Bi○十Ci-1 所需芯片： 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表； VCC VCC 74LS86接线图 74LS00接线图 74LS 86芯片测试结果74LS00 芯片测试结果
一位全加器的设计
课程设计任务书 学生：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。
指导教师签名：年月日 系主任（或责任教师）签名：年月日 目录 摘要 .................................................................................................................................. I ABSTRACT ........................................................................................................................ I 1绪论 (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (1) 2.1一位全加器原理简介 (1) 2.2实现一位全加器功能的原理图设计 (1) 2.2.1一位全加器原理图 (1) 2.2.2基于ORCAD的一位全加器设计 (1) 2.2.3 一位全加器的电路图仿真 (1) 3一位全加器的版图设计 (1) 3.1确定一位全加器版图结构 (1) 3.2源漏共享缩小版图面积 (1) 3.3 版图所需基础器件绘制编辑 (1) 3.3.1 PMOS、NMOS等基础器件编辑 (1) 3.3.2 两输入与非门与异或门的绘制编辑 (1) 3.3.3源漏共享得到版图 (1) 3.4 绘制最终一位全加器版图 (1) 4心得体会 (1) 5参考文献 (1)
一位全加器
存档资料成绩： 华东交通大学理工学院 课程设计报告书 所属课程名称计算机组成原理 题目一位全加器的设计 分院电信分院 专业班级 15计算机科学与技术3班 学号20150210440313 学生姓名张子辰 指导教师王莉 2016 年 12 月 19 日
课程设计（论文）评阅意见 评阅人 王莉 职称 讲师 2016年12月19日 序号 项 目 等 级 优秀 良好 中等 及格 不及格 1 课程设计态度评价 2 出勤情况评价 3 任务难度评价 4 工作量饱满评价 5 任务难度评价 6 设计中创新性评价 7 论文书写规范化评价 8 综合应用能力评价 综合评定等级
目录 引言 (2) 一.全加器的介绍 (2) 1.1 全加器的基本概念 (2) 1.2全加器仿真设计分析 (3) 1.3 全加器的原理 (3) 二.课程设计目的 (3) 三.不同方法的一位全加器设计 (4) 3.1用逻辑门设计全加器 (4) 3.2 用74LS38译码器设计全加器 (6) 3.3用74LS153D数据选择器设计全加器 (8) 四.观测仿真电路 (10) 4.1逻辑门仿真电路的分析 (10) 4.2 74LS138译码器仿真电路的分析 (12) 4.3 74LS153D数据选择器仿真电路的分析 (13) 五.两位全加器的实现 (15) 5.1.原理 (15) 5.2创建电路 (18) 5.3 仿真电路的输出信号分析 (19) 六.收获与心得 (19) 参考文献 (20)
一位全加器的设计 引言 MAX+PLUS II是一个专门用于电路设计与仿真的工具软件。它以界面形象直观、操作方便、分析功能强大、易学易用等突出优点，迅速被推广应用。MAX+PLUS II仿真软件能将电路原理图的创建、电路的仿真分析及结果输出都集成在一起，并具有绘制电路图所需的元器件及其仿真测试的仪器，可以完成从电路的仿真设计到电路版图生成的全过程，从而为电子系统的设计、电子产品的开发和电子系统工程提供一种全新的手段和便捷的方法。 数字系统的基本任务之一就是进行算术运算。而常见的加、减、乘、除等运算均可以利用加法运算来实现。所以，加法器就成为数字系统中最基本的运算单元，可广泛用于构成其它逻辑电路。 一.全加器的介绍 1.1 全加器的基本概念 加法器是一种常见的组合逻辑部件，有半加器和全加器之分。半加器是只考虑两个加数本身，而不考虑来自低位进位的逻辑电路，就是两个相加数最低位的加法运算。全加器不仅考虑两个一位二进制数相加，还要考虑与低位进位数相加的运算电路。两个数相加时，除最低位之外的其余各位均是全加运算
8位全加器设计
基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：
1位全加器的电路和版图设计
集成电路设计基础 论文题目：CMOS全加器设计学院：信息科学与工程学院专业：集成电路工程 姓名：耿烨亮 学号：1311082135
CMOS全加器设计 摘要：现代社会随着电路的集成度越来越高，功耗和信号延迟成为超大规模集成电路的关键。加法运算是数字系统中最基本的运算，为了更好地利用加法器实现减法、乘法、除法等运算，需要对全加器进行功能仿真设计和分析。另外通过全加器可以对其它相关电路有所了解。因此只有深刻理解了全加器的性能才能进一步减小功耗和信号延迟[1]。本文用对一位全加器进行了全面的分析。并且通过使用Cadence公司的工具IC 5141与Hspice来实现全定制的整个设计流程。 关键词：全加器；全定制；Cadence
As the circuit’s integration is increasing in the modern society，Power consumption and signal delay is crucial to the design of high-performance very large scale integration circuits. Addition operation is the basic operation of the digital system, In order to achieve much better use of the adder subtraction, multiplication, division and other operations, The need for full adder functional simulation design and analysis is necessary .what’s more, we can understand the other related circuitry through the full adder , Therefore, only a deep understanding of the performance of the full adder can we reduce the power consumption and signal delay.The paper has a comprehensive analysis to the full adder. And through the use of Cadence tool IC 5141 and Hspice to achieve full custom throughout the design process. Key words: the full adder ; Full – Custom; Cadence
全加器设计
学院：计算机学院 专业：信息与计算科学 姓名：方荣华 学号：0908060223 班级：0902 全加器 一位全加器 全加器是能够计算低位进位的二进制加法电路 一位全加器(FA)的逻辑表达式为： S＝A⊕B⊕Cin Co＝AB＋BCin＋ACin 其中A,B为要相加的数，Cin为进位输入；S为和，Co是进位输出； 如果要实现多位加法可以进行级联，就是串起来使用；比如32位+32位，就需要32个全加器；这种级联就是串行结构速度慢，如果要并 行快速相加可以用超前进位加法， 超前进位加法前查阅相关资料； 如果将全加器的输入置换成A和B的组合函数Xi和Y（S0 (3) 制）,然后再将X,Y和进位数通过全加器进行全加，就是ALU的逻辑结构 结构。 即 X＝f（A，B) Y＝f（A，B） 不同的控制参数可以得到不同的组合函数,因而能够实现多种算术 运算和逻辑运算。 半加器、全加器、数据选择器及数据分配器 1.验证半加器、全加器、数据选择器、数据分配器的逻辑功能。 2.学习半加器、全加器、数据选择器的使用。 3.用与非门、非门设计半加器、全加器。 4.掌握数据选择器、数据分配器扩展方法。 1.半加器和全加器 根据组合电路设计方法,列出半加器的真值表,见表7。逻辑表达式为： S =AB + AB= A⊕B C = AB 半加器的逻辑电路图如图17所示。 用两个半加器可组成全加器,原理图如图18所示。 在实验过程中,我们可以选异或门74LS86及与门74LS08来实现半加器的逻辑功能；也可用全与非门如74LS00、反相器74LS04组成半加器。这里全加器不用门电路构成,而选用集成的双全加器74LS183。其管脚排列
实验一1 1位全加器的设计
实验一1位全加器的设计 一、实验目的 1.熟悉ISE软件的使用； 2.熟悉下载平台的使用； 3.掌握利用层次结构描述法设计电路。 二、实验原理及说明 由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验板，其中a,b,cin 信号可采用实验箱上SW0,SW1,SW2键作为输入，输出sum,cout信号采用发光二极管LED3，LED2来显示。 图1 全加器原理图 三、实验步骤 1.在ISE软件下创建一工程，工程名为full_adder，工程路径在E盘，或DATA盘， 并以学号为文件夹，注意不要有中文路径，注意：不可将工程放到默认的软件安装 目录中。芯片名为Spartan3E系列的XC3S500E-PQG208 2.新建Verilog HDL文件，首先设计半加器，输入如下源程序； module half_adder(a,b,s,co); input a,b; output s,co;
wire s,co; assign co=a & b; assign s=a ^ b; endmodule 3.保存半加器程序为half_adder.v，通过HDL Bench画仿真波形，获得仿真用激励文 件，随后进行功能仿真、时序仿真，验证设计的正确性，观察两种仿真波形的差异。 4.在Design窗口中，选择Design Utilities→Create Schematic Symbol创建半加器模 块； 5.新建一原理图(Schematic)文件，在原理图中调用两个半加器模块、一个或门模块, 按照图1所示连接电路，并连接输入、输出引脚。完成后另保存full_adder.sch。 6.对设计进行综合，如出现错误请按照错误提示进行修改。 7.HDL Bench画仿真波形，获得仿真用激励文件，分别进行功能与时序仿真，验证全 加器的逻辑功能，观察两类波形的差异。 8.根据下载板的情况锁定引脚 9.下载，采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LED2，LED3， 亮灭情况，验证全加器的逻辑功能。 四、思考题 1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？ 2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？ 3.为什么要进行引脚锁定？ 4.采用层次结构法描述电路有什么样的优点？
一位全加器的设计(学习资料)
课程设计任务书 学生姓名：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要.................................................................................................................................................. I ABSTRACT ................................................................................................................................... II 1绪论. (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (3) 2.1一位全加器原理简介 (3) 2.2实现一位全加器功能的原理图设计 (4) 2.2.1一位全加器原理图 (4) 2.2.2基于ORCAD的一位全加器设计 (4) 2.2.3 一位全加器的电路图仿真 (7) 3一位全加器的版图设计 (9) 3.1确定一位全加器版图结构 (9) 3.2源漏共享缩小版图面积 (10) 3.3 版图所需基础器件绘制编辑 (12) 3.3.1 PMOS、NMOS等基础器件编辑 (12) 3.3.2 两输入与非门与异或门的绘制编辑 (13) 3.3.3源漏共享得到版图 (14) 3.4 绘制最终一位全加器版图 (15) 4心得体会 (18) 5参考文献 (19)
1位全加器的设计
1位全加器的设计 一、实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验箱的使用； 3.掌握利用层次结构描述法设计电路。 二、实验原理及说明 由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。 图1.1 全加器原理图 三、实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6 注意工程路径放到指定的数据文件夹，不可放到软件安装目录中； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co;
assign co=a & b; assign s=a ^ b; endmodule 3.保存半加器程序为half_adder.v，进行功能仿真、时序仿真，验证设计的正确性 4.选择菜单Fil e→Create/Update→Create Symbol Files for current file，创建 半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图 1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 6.对设计进行全编译，如出现错误请按照错误提示进行修改。 7.分别进行功能与时序仿真，验证全加器的逻辑功能。 9.下载 采用JATG方式进行下载，通过SW0,SW1,SW2输入，观察的LEDR[0]，LEDR[1]，LEDR[2]，LEDG[0]，LEDG[1]亮灭验证全加器的逻辑功能。 四、思考题 1.为什么在实验步骤3中，将半加器保存为half_adder，可否保存为full_adder？ 2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？ 3.为什么要进行引脚锁定？ 4.采用层次结构法描述电路有什么样的优点？
1位全加器原理图输入设计
南昌航空大学实验报告 年月日 课程名称: EDA技术实验课程名称: 1位全加器原理图输入设计 班级:_09083114___姓名: 同组人:___________________________ 指导老师评定:___________________________签名:________________________ 实验目的 1、熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个全加器的设计把握利用EDA软件进行电子线路设计的详细步骤； 2掌握利用EDA工具进行原理图输入这几、仿真、综合的方法。 实验原理 1位全加器可由两个半加器及或门连接而成；多为全加器可以由多个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 实验步骤 1.要设计的半加器为h_adder，如图4-1所示，a为被加数，b为加数，so为何，co为进位输出。 图4-1 1为半加器原理图 原理图设计完成后进行编译，编译通过进行下一步操作。 2.波形仿真如图4-2
图4-2 半加器波形仿真图 由波形图可以看出，当a和b都为1是，产生进位，此时co为1，so为0，只有a或者b为1时，不产生进位，co为0，so为1，a和b 都为0时，co和so都为0。 3、1位全加器由两个半加器及或门连接而成，如图4-3所示，ain为被加数，bin 为加数，cin为进位输入，sum为和，cout为进位输出。 图4-3 1位全加器原理图 原理图设计完成后进行编译，编译通过进行下一步操作。 4、1位全加器波形仿真如图4-4所示 图4-4 1位全加器波形仿真图 由波形图的1位全加器的真值表如表4.1所示
8位全加器设计
基于原理图的8位全加器设计 实验目的:熟悉利用Quartus II的原理图输入方法设计简单的组合电路,掌握层次化设计的 方法,并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理:一个8位全加器可以由8个1位全加器串行构成,即将低位加法器的进位输出 cout与相临的高位加法器的最低位输入信号cin相接。 试验任务:1、完成半加器与全加器的设计。 2、建立一个更高层次的原理图设计,利用以上获得的1位全加器构成8位全加器,完成编译、综合、适配、仿真与硬件测试。 实验步骤: 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目与存盘 原理图编辑输入流程如下: （1）打开Quartus II,选择file—>new命令,在弹出的窗口中选择block diagram/schematic file 选项,单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击,将弹出快捷菜单,选择inset—>symbol命令,将弹出元件输入对话框。 （3）单击“…”按钮,找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项(假设软件安装在D盘),选中需要的元件,单击“打开”按钮,此元件即显示在窗口中,然后单击symbol窗口中的ok按钮,即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件与引脚后,连接好电路,再输入各引脚名。 （4）选择file—>save as命令,选择刚才为自己的工程建立的目录d:\adder,将已设计好的原理图取名为h_adder、bdf,并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计,必须将以上设计的半加器h_adder、bdf设置成可调用的元件。在打开半加器原理图文件的情况下,选择file—>create/update—>create symbol current file命令,即可将当前文件h_adder、bdf变成一个元件符号存盘,以待高层次设计中调用。 4.设计全加器顶层文件 打开一个原理图编辑窗口,方法同前。在新打开的原理图窗口中双击,在弹出的窗口中选择project选项,选择h_adder、bdf,并调入其她元件,连接好电路。以f_adder、bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件,方法同上。 2.调入元件,连接电路图,以8f_adder、bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder、bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析:
4位全加器设计解析
可编程逻辑器件设计大作业 题目四位全加器设计 学院自动化与电气工程学院 班级 姓名 学号 2104年12月30 日
目录 摘要 (1) 1.设计目的 (2) 2.设计要求 (2) 3.设计原理 (2) 3.1.四位全加器 (2) 3.2.四位全加器的原理图 (4) 4.设计方案 (4) 4.1.仿真软件 (4) 4.2.全加器原理 (5) 4.2.1一位全加器的设计与原理 (5) 4.2.2四位全加器的原理及程序设计 (5) 5.程序设计 (7) 6.仿真及结果 (8) 总结与体会 (10) 参考文献 (11)
摘要 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。 本次设计是用VHDL语言设计四位全加器，并用Quartus II仿真。 关键词：VHDL 四位全加器Quartus II
四位全加器设计 1.设计目的 复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。 2.设计要求 1）复习EDA的相关技术与方法； 2）掌握VHDL或者Verilog语言，并要求能编写程序。 3）Quartus软件的使用：掌握程序编辑、编译、调试、仿真方法。 4）设计相关简单的电路，完成既定的功能。 3.设计原理 3.1.四位全加器 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示
四位全加器实验报告
《四位全加器》实验报告 题目:___ ____ 学号:___ _____姓名:____ _______ 教师:____ ____
1、实验内容 四位全加器的设计与实现。 2、实验目的与要求 利用MAX+plusII实现四位全加器并且验证实验内容。 3、实验环境 MAX+plus II 10.1 4、设计思路分析（包括需求分析、整体设计思路、概要设计） 一个4位全加器可以由4个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 半加器描述： 根据半加器真值表可以画出半加器的电路图。 a b so Co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 5、详细设计 A) 半加器设计: 1）新建一个设计文件，使用原理图设计方法设计。 2）将所需元件全部调入原理图编辑窗，所需元件依次为：input 2个；output 2个；and2 1个;xnor 1个;not 1个。 3）依照下图连接好各元件
4）保存为h-adder将当前设计文件设置成工程文件。 5）编译 B) 一位全加器的实现: 1)一位全加器可以由两个半加器和一个或门连接而成，因而可以根据半加器的电路原理图或真值表写出1位全加器的VHDL描述。. 2)依照以下原理图连接好全加器: 其中有两个原件(h-adder)为刚刚设计好的半加器.其他原件为:input 3个, output 2个, or2 1个. 3)保存为f-adder设置成工程文件并选择目标器件为EPF10K20TC144.4 4)编译 C) 四位全加器的实现 1) 4位全加器可以看做四个1位全加器级联而成，首先采用基本逻辑门设计一位全加器，而后通过多个1位全加器级联实现4位全加器。 2) 依照以下原理图连接好全加器。、
一位全加器的版图设计
一位全加器的版图设计 暴鑫-1152613 一． 实验名称 一位全加器的版图设计 二． 实验目的与内容 绘制电路图：理解instance 、电路的层次结构、CDF 参数、sheet 等概念；掌握从电路图抽取网表后用于Hspice 仿真的方法；理解电路设计的概念；对1位全加器进行电路设计与仿真；进一步掌握Virtuoso 软件使用和版图设计技巧。进行一位加法器的版图设计。进一步掌握使用Dracula 进行DRC 、LVS 的方法；完成一位全加器版图验证。 三． 实验相关知识 1. 一位全加器 一位全加器是计算A 、B 、Cin （进位信号输入）三个二进制数相加的结果，得出sum （和）、cout （进位输出） 2. 反相器 是数字逻辑中实现逻辑非的逻辑门 反相器的版图如下 i ⊕⊕=A =BC i ABC i ABC i ABC i +++C o AB BC i AC i ++=A B Cout Sum Cin Full adder
四．实验步骤 1.完成了一位加法器电路的电路设计、电路图输入、电路仿真。 2.在版图设计阶段，就是将完成的电路的版图绘制完成。 3.一位全加器版图的DRC、LVS检查。 五．实验结果 版图做出来是这个样子的 然后进行验证后出现了很多错误
改了很久还是有错误，最后就放弃掉了TAT 还是对版图设计规则的不熟悉，不熟练 通过Hspice仿真得到反相器的输入输出波形： 一位全加器的电路图：
用Hspice仿真上述电路得到的结果 五．实验体会 这个实验做了好几周，耗时也是非常长，对这个实验实在是印象相当深刻。刚开始的时候自己画版图，花了半天也就把反相器的画出来了，然后发现二选一和反相器在库里面都是有的。于是就放弃了自己创作，用库里面的原件去画，三个二选一，三个反相器。看了月勇的布局以后就模仿他的做了，基本我俩的版图是一样的，因为后来我拷到u盘中的文件坏了，用了他的半成品进行版图最后的链接，但是验证时候除了许多问题，大部分都是尺寸问题，有的会改，但是有的地方就不知道该怎么下手，一点头绪都没有。还是在做实验的时候有的偷懒，结果到了最后的期限发现自己在版图设计这方面很不熟练。最后改错改不出来了也就放弃了TAT，后面的一致性检测我也就没有进行下去，目测就算错误检查完也不会MATCH。 这个实验还是非常的实用，我们以后在设计元器件，设计电路时候都会用到，熟练这个操作平台进行版图设计都是非常必须的。虽然后面两节课是韩老师带我们上的，但我还是比较喜欢张老师的诙谐幽默= =谢谢老师的悉心教导，以后试验都会好好做，不再偷懒了= =