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GPS接收机数字码跟踪环性能研究

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

数字锁相环实验

实验二数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 B C A H G F E D 本地时钟14336KHz 外部测试64KHz 倍频 ÷63 ÷64 ÷65 ÷28 ÷4 延时10ns 采样1 采样2 UM01：FPGA TPMZ03 TPMZ05 图2.2.1 数字锁相环的结构 TPMZ04 TPMZ02 ÷8 TPMZ01 数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA 内部实现，其工作过程如图2.2.2所示。

A ：14336KHz B ：448KHz C ：64KHz E ：16KHz F ：16KHz 000111011/631/641/651/64 D ：16KHz (G, H) 可变分频器分频数 T1时刻 T2时刻 T3时刻 T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E 、F 对D 信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图2.2.2中D 点的时钟与输入参考时钟C 没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D 点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为惯性方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D 点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D 点时钟信号的时钟沿在E 、F 时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、 TPMZ01：本地经数字锁相环之后输出时钟（56KHz ） 2、 TPMZ02：本地经数字锁相环之后输出时钟（16KHz ） 3、 TPMZ03：外部输入时钟÷4分频后信号（16KHz ） 4、 TPMZ04：外部输入时钟÷4分频后延时信号（16KHz ） 5、 TPMZ05：数字锁相环调整信号注：以上测试点通过JM05测试头引出，测量时请在测试引出板上进行。JM05的排列如下图所示：

数字锁相环介绍

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数字锁相环试验讲义一、锁相环的分类模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？二、数字锁相环的实际应用欲成其事，先明其义。现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。广义的数字锁相环包括扩频通信中的码跟踪。三、数字锁相环的基本原理一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。下面的框图是一个实用的数字锁相环的实现框图。

滤波法及数字锁相环法位同步提取实验模拟锁相环实验载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验实验项目三数字锁相环法位同步观测（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。（2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。（4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。思考题：分析波形有何特点，为什么会出现这种情况。因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十模拟锁相环实验实验项目一 VCO 自由振荡观测（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。实验项目二同步带测量（1）示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。对比波形可以发现TH8与TH4信号输入与输出错位半个周期如右图所示，方波抖动，说明处于失锁状态。记下两次波形失锁的频率，可计算出同步带 f=9.25KHz-400Hz=8.85KHz 。

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。图2.2.1 数字锁相环的结构数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

短延迟多径干扰下的跟踪环路鉴别器设计

收稿日期：２０１４‐０８‐１０网络出版时间：２０１４‐１２‐２３基金项目：国家自然科学基金资助项目（６１２７１２９９）；中央高校基本科研业务费专项资金资助项目（Ｋ５０５１３０１０３４）；高等学校学科创新引智计划资助项目（Ｂ０８０３８）；中国空间技术研究院西安分院航天创新基金资助项目（ＨＸ０１１３０１１９０７）作者简介：同　钊（１９８９－），女，西安电子科技大学博士研究生，Ｅ‐ｍａｉｌ：ｌｏｋｉ惨ｔｏｎｇ＠１２６．ｃｏｍ．网络出版地址：ｈｔｔｐ：／／ｗｗｗ．ｃｎｋｉ．ｎｅｔ／ｋｃｍｓ／ｄｅｔａｉｌ／６１．１０７６．ＴＮ．２０１４１２２３．０９４６．００２．ｈｔｍｌｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００１‐２４００．２０１５．０５．００２短延迟多径干扰下的跟踪环路鉴别器设计同　钊１，李兵兵１，惠永涛１，钟兴旺２，刘　浩１（１．西安电子科技大学综合业务网理论及关键技术国家重点实验室，陕西西安　７１００７１；２．中国空间技术研究院西安分院，陕西西安　７１０１００）摘要：针对短延迟多径干扰影响下传统多径消除方法性能下降的问题，提出了一种跟踪环路鉴别器的构造方法．首先分析了短延迟多径下同相／正交超前、滞后与即时支路的输出特性，在此基础上构建出一种改进的超前支路；将环路鉴别器的输出定义为归一化超前减滞后功率型函数，从而使得直达信号码相位与本地估计码相位的误差小于预设门限值．理论分析和仿真结果表明，与传统多径抑制方法相比，基于改进环路鉴别器的多径抑制技术，能够减小相对时延小于０畅５码片时多径带来的码跟踪误差，有效抑制了短延迟多径干扰，进而提高了导航与对接系统中的跟踪测量精度．关键词：码跟踪环路；鉴别器；多径；跟踪测量精度中图分类号：ＴＮ９６７．１文献标识码：Ａ文章编号：１００１‐２４００（２０１５）０５‐０００７‐０６Ｄｅｓｉｇｎｏｆｔｈｅｄｉｓｃｒｉｍｉｎａｔｏｒｆｏｒｔｒａｃｋｉｎｇｔｈｅｌｏｏｐｕｎｄｅｒｓｈｏｒｔ‐ｄｅｌａｙｍｕｌｔｉｐａｔｈｉｎｔｅｒｆｅｒｅｎｃｅＴＯＮＧＺｈａｏ１，ＬＩＢｉｎｇｂｉｎｇ１，ＨＵＩＹｏｎｇｔａｏ１，ＺＨＯＮＧＸｉｎｇｗａｎｇ２，ＬＩＵＨａｏ１（１．ＳｔａｔｅＫｅｙＬａｂ．ｏｆＩｎｔｅｇｒａｔｅｄＳｅｒｖｉｃｅＮｅｔｗｏｒｋｓ，ＸｉｄｉａｎＵｎｉｖ．，Ｘｉ摧ａｎ　７１００７１，Ｃｈｉｎａ；２．ＣＡＳＴ‐Ｘｉ摧ａｎＩｎｓｔｉｔｕｔｅｏｆＳｐａｃｅＲａｄｉｏＴｅｃｈｎｏｌｏｇｙ，Ｘｉ摧ａｎ　７１０１００，Ｃｈｉｎａ）Ａｂｓｔｒａｃｔ：　Ｔｈｅｔｒａｄｉｔｉｏｎａｌｍｕｌｔｉｐａｔｈｅｌｉｍｉｎａｔｉｎｇｍｅｔｈｏｄｓｈａｖｅｐｏｏｒｐｅｒｆｏｒｍａｎｃｅｕｎｄｅｒｓｈｏｒｔ‐ｄｅｌａｙｍｕｌｔｉｐａｔｈｉｎｔｅｒｆｅｒｅｎｃｅａｎｄｔｈｅｒｅｆｏｒｅａｄｉｓｃｒｉｍｉｎａｔｏｒｃｏｎｓｔｒｕｃｔｉｎｇｍｅｔｈｏｄｆｏｒｔｒａｃｋｉｎｇｔｈｅｌｏｏｐｉｓｐｒｅｓｅｎｔｅｄ．Ｆｉｒｓｔｌｙ，ｆｒｏｍｔｈｅａｎａｌｙｓｉｓｏｆｔｈｅｏｕｔｐｕｔｃｈａｒａｃｔｅｒｉｓｔｉｃｓｆｏｒｉｎ‐ｐｈａｓｅ／ｑｕａｄｒａｔｕｒｅ‐ｐｈａｓｅｅａｒｌｙ，ｌａｔｅ，ａｎｄｐｒｏｍｐｔｃｈａｎｎｅｌｓｕｎｄｅｒｔｈｅｓｈｏｒｔ‐ｄｅｌａｙｍｕｌｔｉｐａｔｈ，ａｎｉｍｐｒｏｖｅｄｌａｔｅｃｈａｎｎｅｌｉｓｃｏｎｓｔｒｕｃｔｅｄ．Ｔｈｅｏｕｔｐｕｔｏｆｔｈｅｌｏｏｐｄｉｓｃｒｉｍｉｎａｔｏｒｉｓｄｅｆｉｎｅｄａｓｔｈｅｎｏｒｍａｌｉｚｅｄｆｕｎｃｔｉｏｎｏｆｔｈｅｐｏｗｅｒｄｉｆｆｅｒｅｎｃｅｂｅｔｗｅｅｎｅａｒｌｙａｎｄｌａｔｅｓｉｇｎａｌｓ．Ｉｔｍａｄｅｔｈｅｅｒｒｏｒｂｅｔｗｅｅｎｔｈｅｃｏｄｅｐｈａｓｅｏｆｔｈｅｄｉｒｅｃｔｓｉｇｎａｌａｎｄｔｈａｔｏｆｔｈｅｌｏｃａｌｅｓｔｉｍａｔｅｄｓｉｇｎａｌｉｓｌｅｓｓｔｈａｎｔｈｅｐｒｅ‐ｄｅｔｅｒｍｉｎｅｄｔｈｒｅｓｈｏｌｄ．Ｔｈｅｏｒｅｔｉｃａｌａｎａｌｙｓｉｓａｎｄｓｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｓｈｏｗｔｈａｔ，ｃｏｍｐａｒｅｄｔｏｔｒａｄｉｔｉｏｎａｌｍｅｔｈｏｄｓ，ｔｈｅｍｕｌｔｉｐａｔｈｍｉｔｉｇａｔｉｏｎｔｅｃｈｎｉｑｕｅｂａｓｅｄｏｎｔｈｅｉｍｐｒｏｖｅｄｌｏｏｐｄｉｓｃｒｉｍｉｎａｔｏｒｃａｎｓｕｐｐｒｅｓｓｔｈｅｃｏｄｅｔｒａｃｋｉｎｇｅｒｒｏｒｓｐｒｏｄｕｃｅｄｂｙｔｈｅｍｕｌｔｉｐａｔｈｗｈｅｎｔｈｅｒｅｌａｔｉｖｅｄｅｌａｙｉｓｌｅｓｓｔｈａｎ０畅５ｃｈｉｐａｎｄｅｆｆｅｃｔｉｖｅｌｙｉｎｈｉｂｉｔｓｓｈｏｒｔ‐ｄｅｌａｙｍｕｌｔｉｐａｔｈｉｎｔｅｒｆｅｒｅｎｃｅ，ｔｈｕｓｉｍｐｒｏｖｉｎｇｔｈｅｔｒａｃｋｉｎｇａｎｄｍｅａｓｕｒｅｍｅｎｔａｃｃｕｒａｃｙｉｎｎａｖｉｇａｔｉｏｎａｎｄｄｏｃｋｉｎｇｓｙｓｔｅｍｓ．ＫｅｙＷｏｒｄｓ：　ｃｏｄｅｔｒａｃｋｉｎｇｌｏｏｐ；ｄｉｓｃｒｉｍｉｎａｔｏｒ；ｍｕｌｔｉｐａｔｈ；ａｃｃｕｒａｃｙｏｆｔｒａｃｋｉｎｇａｎｄｍｅａｓｕｒｅｍｅｎｔ多径效应是影响卫星导航与空间交会对接系统测距精度的重要误差来源［１］．由于传输信道中存在遮挡物，测距信号通过非视线（ＬｉｎｅＯｆＳｉｇｈｔ，ＬＯＳ）路径到达接收机，导致接收机天线收到从多条路径传来的电波信号，使得原始测距信号在相位、幅度和延迟上发生变化，进而影响测量精度．多径效应引起的伪码和载波相位偏差依赖于接收机的周围环境，在空间上的相关性较小，难以通过差分方法进行消除［２］．因此，研究多径２０１５年１０月第４２卷　第５期　西安电子科技大学学报（自然科学版）ＪＯＵＲＮＡＬ　ＯＦ　ＸＩＤＩＡＮ　ＵＮＩＶＥＲＳＩＴＹ　Ｏｃｔ．２０１５Ｖｏｌ．４２　Ｎｏ．５

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环（NR-DPLL）注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。

2.7载波的同步提取提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 2.7.1 NR-DPLL 结构介绍数字锁相环的基本组成如下图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器奈奎斯特采样鉴相器的组成框图如图2-7所示。图2-7 奈奎斯特采样鉴相器的组成框图为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2)

其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。图2-8 一阶数字环路滤波器的实现形式其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+-（）= (2.7-6) 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特性一致；两种滤波器参数之间也有着一定的对应关系。对理想积分滤波器的传递

全数字锁相环毕业设计终稿

安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案

滤波法及数字锁相环法位同步提取实验和帧同步提取实验

滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的 1、掌握滤波法提取位同步信号的原理及其对信息码的要求； 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求； 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念； 4、掌握巴克码识别原理； 5、掌握同步保护原理； 6、掌握假同步、漏同步、捕捉态、维持态的概念。二、实验内容 1、熟悉实验箱 2、滤波法位同步带通滤波器幅频特性测量； 3、滤波法位同步恢复观测； 4、数字锁相环位同步观测； 5、帧同步提取实验。三、实验条件/器材滤波法及数字锁相环法位同步提取实验： 1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块 2、双踪示波器（模拟/数字） 3、连接线若干帧同步提取实验： 1、主控&信号源、7号模块 2、双踪示波器（模拟/数字） 3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134; 帧同步提取实验原理见通信原理综合实验指导书P141。五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量 1、连线及相关设置（1）关电，连线。（2）开电，设置主控，选择【信号源】→【输出波形】。设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。 2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out” 的幅度填入下表，并绘制幅频特性曲线。

全数字锁相环的设计

全数字锁相环的设计锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。这里介绍一种采用硬件描述语言设计的方案。结构及工作原理一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。图数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形变模可逆计数器变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。图脉冲加减电路工作波形除计数器

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环研究

数字锁相环研究刘飞雪摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。同步是通信系统中的一个重要实际问题。在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器 Abstract All Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO). The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock. This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave. Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO 第一章绪论 1.1 全数字锁相环的背景及发展状况锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。从六十年代起，人们就开始对数字锁相环路研究。起初，只是把模拟锁相环路中的部分部件数字化。比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。从而提高整个环路的工作稳定性和可靠性。另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。此后，出现了全数字化锁相环。所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。国外已有单片全数字化锁相环路商品。全数字化锁相环路的共同特点是：它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。因此，

模拟锁相环实验报告

实验一模拟锁相环模块一、实验原理和电路说明模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路滤波器放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D 触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz ）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz 时钟分量，经UP03B 构成中心频率为256KHz 有源带通滤波器后，滤出256KHz 时钟信号，该信号再通过UP03A 放大，然后经UP04A 和UP04B 两个除二分频器（共四分频）变为64KHz 信号，进入UP01鉴相输入A 脚；VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号，送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz 频率上。模拟锁相环模块各跳线开关功能如下：