2012EDA技术复习

考试题型：

1选择题10分

2填空题15分

3 程序阅读25分（程序改错、分析波形、程序填空各一题）

4 编写程序50分（四道大题）（组合逻辑电路、时序电路、状态机、结构化设计）

语法知识---选择、填空、程序改错、程序填空—40%

VHDL语言程序的基本结构、命名规则及数据对象、基本数据类型、VHDL的运算操作符并发描述语句、顺序描述语句

一、填空：

2-1、VHDL语言的客体有信号、变量、常量。

2-3、常用的端口定义模式有IN 、OUT 、BUFFER、INOUT四种。

2-4、VHDL设计的最基本模块是：设计实体。

2-1、VHDL的数据对象包括：信号，变量，常量，文件四类。

2-9、用VHDL设计某系统时，用到一种可枚举类型的数据，它的可能取值为：red，yellow，blue，orange，green。用color来表示这种数据类型，试写出这种数据类型的定义：Type color is ( red, yellow, blue, orange, green);

2-10 EDA--电子设计自动化（Electronic Design Automation）

2-11 CPLD--复杂可编程逻辑器件（Complex Progammable Logic Device）

2-12 FPGA---现场可编程门阵列(Field Programmable Gata Array)

3-1、完整VHDL语言程序包含实体、构造体、配置、包集合、库五部分。

3-2、VHDL语言设计的基本单元是设计实体；其由实体说明和构造体说明两部分组成。

3-5、VHDL语言构造体的子结构描述有 block语句结构、process语句结构、子程序结构三种。

3-8、VHDL允许用三种描述方式来设计，即行为描述、结构描述和数据流描述，或者是这些方式的任意组合。其中，肯定能够综合的是结构描述和数据流描述，可能能够综合的是行为描述。

3-27、一个完整的VHDL语言程序通常包含实体、构造体、配置、包集合和库5个部分。它们的作用分别为：实体用于描述所设计的系统的外部接口信号；

构造体用于描述系统内部的结构和行为功能；

包集合存放格设计模块都能共享的数据类型，常数和子程序等；

配置用于从库中选取所需要单元来组成系统设计的不同版本；

库存放已经编译的实体，构造体，包集合和配置；

3-12、在用VHDL语言进行设计时，一个基本设计单元，不管是简单的数字电路还是复杂的数字电路，其基本构成是一致的。它们都是由实体说明和构造体两部分构成。

3-7、在用VHDL语言进行设计时，共有五种库，即：ieee 库和std 库、面向ASIC 库、work库、用户自定义库。其中，std 库中standard 包是总可见的，用户编译好的文件是放在work 库中。

4-1、PROCESS语句有三个敏感信号，他们顺序改变一次，则PROCESS语句执行3 次。

4-1、时钟上升沿的描述方式有clk'event and clk=?1?、

clk'event and last_value=?0? and clk=?1?。

4-2、VHDL描述语句按执行顺序可分为顺序描述语句、并发描述语句；

他们的关系是顺序描述语句只能包含于并发描述语句中，反之不能。

4-3、在LOOP语句有两种形式，它们是for----loop 和while----loop 。

4-5、变量可以在进程、过程和函数中定义。

4-7、循环控制语句有NEXT和EXIT 两条语句；在LOOP语句中若想跳出本次循环应

使用NEXT 语句；若想结束整个循环体应使用EXIT 语句。

二、判断题：

1、判断对错，在正确的描述前画勾，错误的画叉

2-(1)一个八位总线可以用标准类型byte表示。(×)

2-(2)连接系统与外界的信号叫做端口。（√）

2-(3)总线定义中位的顺序明确的指定了总线宽度。（√）

2-(5)在一个矢量中，位的顺序是不重要的。(×)

2-(6)内部信号的定义包括信号名、模式和类型。(×)

2-(7)信号可被定义为信息的载体。（√）

2-(9)总线和矢量是同一概念的不同名称。（√）

2-(10)矢量中左边的位的序号一定比右边的小。(×)

2-(11)每个端口都必须指定其模式。（√）

2-(12)元件例化语句中的端口映射方式必须按照端口定义顺序。(×)

2-(25) “＋”“－”运算符只能用于整型数的运算。(×)

2-(66)、判断下面的说法是否正确：

（a）VHDL语言中字母在任何情况下都不区分大小写。(×)

（b）信号具有延迟、事件等特性，而变量没有。(√)

（c）信号在进程中作为局部数据存储单元。(×)

2- (65)信号代入语句只能用于PROCESS语句。(×)

2-(33)变量、信号、常量称之为VHDL语言的三个客体（对象）。（√）

2-(34)信号和常数只能在构造体的定义语句区定义。(×)

2-(40)端口说明中的端口方向OUT、BUFFER和INOUT都可以被写。（×）

2-(42)数据类型BIT、BIT_VECTOR是对STD_LOGIC、STD_LOGIC_VECTOR的补充。（×）2-(43)一个构造体中多条并发描述语句的通信由构造体内定义的变量来完成。(×)

2-(49)如果一条语句中包含多个优先级相同的运算符，VHDL语言遵循从左往由的运算规则。(×) 2-(50)如果在一个表达式中由多个相同的逻辑运算符组成，只有AND 、OR、XOR运算符不用加括号，否则结果不唯一。(×)

2-(54)并置运算可以用集合体的方法实现，它适用于所有情况(×)

2-55、2#1111_1110#比8#292#要小(×)

2-56、8位二进制“10011001”数位字符串可表示为16“99”。(×)

2- 2、判断下面每组表达式结果是否一致或与所给描述是否一致：

(1) a<=b and c and d; a<=(b and c) and d; a<=b and (c and d); (一致)

(2) a<=not b or c or d; a<=c or (not b) or d; (一致)

(3) a<= b nand c nand d; a<=(c nand b) nand d; (不一致)

(4)a是c与b 或然后和d与的结果；a<=c or b and d；(不一致)

(5) a<=b or c or d; a<=(b or c) or d; a<=b or (c or d); (一致)

(6) a<=not b and c and d; a<=c and (not b) and d; (一致)

(7) a<=NOTbANDcORa; a<=(NOTbANDc)ORa; a<=NOTbAND（cORa）(不一致)

2-3、判断下面的并置运算是否正确：

signal a:std_logic;

signal b:std_logic;

signal c:std_logic_vector(0 to 2);

signal d:std_logic_vector(0 to 4);

c<=a & b & b; (√)

d<=a & b & c & c; (×)

d<=(a, a, c); (×)

4、判断下面的并置运算是否正确：

signal a:std_logic;

signal b:std_logic;

signal c:std_logic;

signal d:std_logic_vector(0 to 4);

c<=a & b & b; (×) d<=a & b & c & c& c; (√)

d<=(a,b, c，c); (√)

5、判断下面的并置运算是否正确：

signal a:std_logic;

signal b:std_logic;

signal c:std_logic_vector(0 to 2);

signal d:std_logic_vector(0 to 4);

c<=（a,b,b）；(√)

d<=a & b & c & c; (×)

d<=(a, a, c); (×)

2-5、下面哪些是正确的用户定义的标识符？对于每个无效的标识符，说明其错误的理由。

(1)2nd_item错误，不应以数字开头

(2)case ：错误，不应与保留字相同

(3)small_device：正确

(4)_name_ ：错误，不应以下划线开头

(5)my-name：错误，不应包括连词号“-”

3-(8)在实体中声明的端口信号，在这个实体的所有结构体中都可见。（√）

3-(12)一个系统的所有信号都必须在实体中声明。(×)

3-(13)结构描述可以是层次化的。（√）

3-(14)如果包集合与实体在同一目录下，包集合中定义的对象就可以在实体中使用。(×)

3-(15)VHDL仅有的两种设计单元是实体和结构体。(×)

3-(16)一个实体可以有多个结构体。（√）

3-(17)为了使用标准standard包集合，在实体前必须有library和use语句。(×)

3-(18)VHDL中的每个系统都是实体和结构体的集合体。（√）

3-(19) VHDL的系统中实体最具重要性。（√）

3-(20)结构体是针对实体定义的，一个结构体可以针对多个实体。(×)

3-(26)进程在仿真运行中总是处于下述两种状态之一：执行或挂起。（√）

3- (30)如果一个信号在被实体使用的包集合中定义，那么在实体的构造体中使用这个信号也必须包含使用包集合的use语句。(×)

3- (37)设计者描述的VHDL程序编译后都会自动存放到WORK库中。（√）

3-(38)VHDL语言一个设计实体的最基本的组成就是实体说明和构造体说明。（√）

3-(39)实体说明部分仅可以完成该设计实体的端口说明。(×)

3-(41)构造体的描述方法有三种：行为级描述、RTL级描述、结构描述；他们都能够实现逻辑综合。(×) 3-(46) PROCESS语句是一个无限循环语句。(×)

3-(51)在一个PROCESS语句中，信号赋值与变量赋值除运算符外，没有区别。(×)

3-(52)原理图输入设计方法一般是一种自底向上的设计方法。（√）

3- (53)实体提供一个系统的名称并仅仅指定其与外的连。(×)

3-(55)行为描述明确的指出系统综合时需要的模块。(×)

3-(56)每个实体必须至少有一个端口。（√）

3- (58)综合是纯软件的转换过程，与硬件结构无关。(×)

3- (63)完整的VHDL语言包含五部分：实体说明、构造体说明、库、包集合和配置。（√）4-(22)LOOP语句中的NEXT语句执行时，将结束循环状态，从LOOP语句中跳出。(×)

4-(27)顺序语句只能出现在进程或子程序中，由它定义进程或子程序所执行的算法。（√）

4-(44)一条并发描述语句中可以包含多条顺序描述语句，反之不能。（√）

4-(45)没有优先级的多条件控制可以分别用CASE语句、IF语句、条件信号带入语句或选择信号代入语句，他们的使用没有区别。(×)

4-(47)FOR…LOOP语句与WHILE…LOOP语句可以直接互换。(×)

4-(48)有两条控制循环的语句NEXT和EXIT,其中EXIT用于跳出本次循环控制，NEXT用于跳出整个循环体控制。(×)

程序题

实验考试试题相关内容

组合逻辑电路、时序电路、状态机、结构化设计

1、数据选择器、编码器、译码器、表决器

2、数码管显示

3、计数器、分频器、序列信号发生检测器

4、例化语句-----结构化设计

5.状态机图-----VHDL程序

程序分析题：1、阅读下面的VHDL程序代码回答问题。

⑴根据输入波形画出CNT和Y0的仿真波形：

⑵该程序完成的是“11101010”脉冲序列发生器的功能。

2、阅读下面的VHDL程序代码回答问题。

⑴根据输入波形画出CNT和Y0的仿真波形；（假设CNT初始值为“000”，Y0初始态为‘0’）

⑵该程序完成的是8分频分频器的功能。

3、设计仿真波形。

设计一个8个彩灯循环点亮控制器，要求每次只点亮一个彩灯。

4、假设信号A,B, C, D, E 的初始值为1，如果信号D 的值变为2，那么下面的进程结束后，信号A, B, E 的值各为多少？

5、如下是一个4-2编码器的vhdl 描述，其真值表如图所示。试用case 语句代替其中的选择信号代入语句完成该功能描述。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY encoder IS

END encider;

BEGIN

With A select

y<= “00” “01” “10” “11” “ZZ ”END aa;

编程题：

1、数据选择器、编码器、译码器、表决器

2、数码管显示

3、计数器、分频器、序列信号发生检测器

1、设计一个地址译码器。CPU送出32位的地址信号，write及read控制信号。对CPU而言，有一个内存映射图如下图。由于以上器件都要使用同一组数据总线，因此要用片选信号来控制器件是否要被访问，试以最少的信号产生CE0 ~ CE3，以分别控制四组器件。

entity address_decoder is

port (address: in bit_vector(31 downto 0);

read: in bit;

write: in bit;

ce0, ce1, ce2, ce3: out bit);

end address_decoder;

architecture rtl of address_decoder is

begin

ce0 <= '0' when address(29 downto 28) = "00" else '1';

ce1 <= '0' when address(29 downto 28) = "01" else '1';

ce2 <= '0' when address(29 downto 28) = "10" and read = '0' else '1';

ce3 <= '0' when address(29 downto 28) = "11" and write = '0' else '1';

end rtl;

2、用loop循环语句设计一个9人表决器。

library ieee；

use ieee.std_logic_1164.all；

use ieee.std_logic_arith.all；

entity sel is

port(Input：in std_logic_vector(8 downto 0)；

Y：out integer range(0 to 9)；

end sel；

architecture a of sel is

begin

process(input)

variable num:integer;

begin

num:=0;

for I input?range loop

if input(i)=?1? then num:=num+1;

end if;

end loop;

y<=num;

end process;

end a;

3、设计一个优先编码器，其真值表如图所示。其中A的优先权最高，D的优先权最低。编码结果由发光二极管输出，并由一位共阴极七段数码管显示相应的输入通道号(显示A 、B 、C 、D)。

4、实验考核题：12、实验考核题：14、实验考核题：19

5、设计一个具有异步复位、同步预置功能，并带有计数使能的十进制可逆计数器。

library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.STD_LOGIC_UNSIGNED.all;

entity counter is

port ( CLK，RESET，CE，LOAD: in STD_LOGIC; --时钟、复位、使能、装入

DIR: in STD_LOGIC; --加减计数控制

DIN: in STD_LOGIC_VECTOR (3 downto 0); --预置数输入

COUNT: out STD_LOGIC_VECTOR (3 downto 0) );--输出

end counter;

architecture rtl of counter is

signal COUNT_INT: STD_LOGIC_VECTOR(3 downto 0); --内部信号

process (CLK, RESET)

begin

if RESET = '1' then --异步复位

COUNT_INT <= (others => '0');

elsif CLK'event and CLK='1' then

if LOAD = '1' then --同步装载

COUNT_INT <= DIN;

else

if CE = '1' then --计数使能

if DIR = '1' then --加法计数

if COUNT_INT = "1001" then --十进制

COUNT_INT <= "0000";

else

COUNT_INT <= COUNT_INT + 1;

end if;

else --减法计数

if COUNT_INT = "0000" then

COUNT_INT <= "1001"; --十进制

else

COUNT_INT <= COUNT_INT - 1;

end if;

end if;

end if;

end if;

end if;

COUNT <= COUNT_INT;

end process;

end rtl;

6、实验考核题：1、2、3、4

7、用计数器实现一个分频器，脉宽可调。

实验考核题：5、6、7

4、例化语句-----结构化设计

5.状态机图-----VHDL程序

8、用结构描述的方法实现如下结构的计数功能；

其中模块U1、U2、U3为十进制计数器，U4为六进制计数器。要求设计出通用计数器作为被调用的模块。En为使能端；clk为时钟输入；clr为复位输入；q为计数输出；co进位位输出。

e n

c l k

c l r

通用计数器

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

ENTITY counter IS

GENERIC( count_value: INTEGER:=9);

PORT

( clk,clr,en : IN STD_LOGIC;

co : OUT STD_LOGIC;

count : OUT INTEGER RANGE 0 TO count_value);

END counter;

ARCHITECTURE a OF counter IS

SIGNAL cnt : INTEGER RANGE 0 TO count_value;

BEGIN

PROCESS (clk)

BEGIN

IF clr = '1' THEN

cnt <= 0;

ELSIF (clk'EVENT AND clk = '1') THEN

IF en = '1' THEN

IF cnt = count_value THEN

cnt <= 0;

ELSE

cnt <= cnt + 1;

END IF;

END IF;

END IF;

END PROCESS;

count <= cnt;

co<= '1' when cnt = count_value else '0';

END a;

--数字钟

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

USE ieee.std_logic_arith.all;

entity TIMER is

PORT(

Clk,clr,en: in std_logic;

Sec_10:out integer range 0 to 5;

Sec: out integer range 0 to 9;

Secl_10: out integer range 0 to 9;

Secl_100: out integer range 0 to 9);

end TIMER;

architecture rtl of TIMER IS

signal secl_10_en, sec_en, sec_10_en: std_logic;

component counter IS

GENERIC( count_value: INTEGER);

PORT

( clk,clr,en : IN STD_LOGIC;

co : OUT STD_LOGIC;

count : OUT INTEGER RANGE 0 TO count_value);

END component;

BEGIN

Secl_100: counter

generic map( count_value => 9)

port map(clk,clr,en, secl_10_en, secl_100);

secl_10: counter

generic map( count_value =>9)

port map(clk,clr,secl_10,sec_en, secl_10);

sec: counter

generic map( count_value => 9)

port map(clk,clr,sec_en,sec_10_en,sec);

CNT10M: counter

generic map( count_value => 5)

port map(clk<=clk,clr<=clr,en<=sec_10,count=>sec_10);

end rtl;

9、用结构描述的方法实现多功能数字钟的计时功能；计时采用12小时制，计时分为小时、分、秒。带有清零端，且只对秒计时清零。

--数字钟调用标准计数器

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

ENTITY counter IS

GENERIC( count_value: INTEGER:=9);

PORT

( clk,clr,en : IN STD_LOGIC;

co : OUT STD_LOGIC;

count : OUT INTEGER RANGE 0 TO count_value); END counter;

ARCHITECTURE a OF counter IS

SIGNAL cnt : INTEGER RANGE 0 TO count_value;

BEGIN

PROCESS (clk)

BEGIN

IF clr = '1' THEN

cnt <= 0;

ELSIF (clk'EVENT AND clk = '1') THEN

IF en = '1' THEN

IF cnt = count_value THEN

cnt <= 0;

ELSE

cnt <= cnt + 1;

END IF;

END IF;

END IF;

END PROCESS;

count <= cnt;

co<= '1' when cnt = count_value else '0';

END a;

--数字钟

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

entity TIMER is

PORT(

Clk1s,reset: in std_logic;

c_mh, sh:out integer range 0 to 5;

sl: out integer range 0 to 9;

c_ml: out integer range 0 to 9;

c_h: out integer range 0 to 11);

end TIMER;

architecture rtl of TIMER IS

signal c_h_en, c_mh_en, c_ml_en, c_sh_en : std_logic;

signal c_h_en1, c_ml_en1 : std_logic;

signal c_mh_en1 : std_logic;

signal enable,disable: std_logic;

component counter IS

GENERIC( count_value: INTEGER);

PORT

( clk,clr,en : IN STD_LOGIC;

co : OUT STD_LOGIC;

count : OUT INTEGER RANGE 0 TO count_value);

END component;

BEGIN

enable<='1';

disable<='0';

CNT1S: counter

generic map( count_value => 9)

port map(clk=>CLK1s,clr=>reset,en=>enable,co=>c_sh_en,count=>sl);

CNT10S: counter

generic map( count_value => 5)

port map(clk=>clk1s,clr=>reset,en=>c_sh_en,co=>c_ml_en1,count=>sh);

CNT1M: counter

generic map( count_value => 9)

port map(clk=>clk1s,clr=>disable,en=>c_ml_en,co=>c_mh_en1,count=>c_ml);

CNT10M: counter

generic map( count_value => 5)

port map(clk=>clk1s,clr=>disable,en=>c_mh_en,co=>c_h_en1,count=>c_mh);

CNT_H: counter

generic map( count_value => 11)

port map(clk=>clk1s,clr=>disable,en=>c_h_en,count=>c_h);

c_ml_en <=c_ml_en1 and c_sh_en;

c_mh_en <= c_mh_en1 and c_ml_en;

c_h_en <= c_h_en1 and c_mh_en;

end rtl;

注：元件例化语句可用两个六十进制计数器和一个十二进制计数器

10、设计一通用计数器，并用此通用计数器采用结构描述的方法实现1/100 s计时器的计时功能；最长计时为59.99秒。时钟频率为100 Hz。系统组成如下图。

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

ENTITY counter IS

GENERIC( count_value: INTEGER:=9);

PORT

( clk,clr,en : IN STD_LOGIC;

co : OUT STD_LOGIC;

count : OUT INTEGER RANGE 0 TO count_value); END counter;

ARCHITECTURE a OF counter IS

SIGNAL cnt : INTEGER RANGE 0 TO count_value; BEGIN

PROCESS (clk)

BEGIN

IF clr = '1' THEN

cnt <= 0;

ELSIF (clk'EVENT AND clk = '1') THEN

IF en = '1' THEN

IF cnt = count_value THEN

cnt <= 0;

co<= '1'；

ELSE

cnt <= cnt + 1;

co<= '1'；

END IF;

END IF;

END IF;

END PROCESS;

count <= cnt;

END a;

--1/100s计时器

LIBRARY ieee;

USE ieee.std_logic_1164.all;

USE ieee.std_logic_unsigned.all;

USE ieee.std_logic_arith.all;

entity TIMER is

PORT(

Clk,reset,en: in std_logic;

min:out integer range 0 to 59;

Sec: out integer range 0 to 59;

Secl_10: out integer range 0 to 9;

Secl_100: out integer range 0 to 9);

end TIMER;

architecture rtl of TIMER IS

signal sec_10_en, sec_10_co,sec_en,sec_co,min_en: std_logic;

component counter IS

GENERIC( count_value: INTEGER);

PORT

( clk,clr,en : IN STD_LOGIC;

co : OUT STD_LOGIC;

count : OUT INTEGER RANGE 0 TO count_value);

END component;

BEGIN

Sec_en<=sec_10_en and sec_10_co;

Min_en<=sec_en and sec_co;

Secl_100: counter

generic map( count_value => 9)

port map(clk,reset,en, sec_10_en, secl_100);

secl_10: counter

generic map( count_value =>9)

port map(clk,reset,sec_10_en,sec_10_co, secl_10);

sec: counter

generic map( count_value => 59)

port map(clk,reset,sec_en,sec_10_co,sec);

min: counter

generic map( count_value => 59)

port map(clk<=clk,clr<=reset,en<=min_en,count=>Min);

end rtl;

11、下图是某控制器的状态转移图，写出它的描述。输入：in1, in2 输出：z Array library IEEE;

use IEEE.std_logic_1164.all;

entity controler is

port ( CLK, RESET, IN1, IN2: in STD_LOGIC;

Z: out STD_LOGIC);

end controler;

architecture rtl of controler is

type state_type is (s0, s1, s2);

signal current_state, next_state: state_type;

signal s: std_logic_vector(1 downto 0);

begin

s <= in2&in1;

process ( clk, reset )

begin

if reset = '1' then

current_state <= s0;

elsif clk'event and clk = '1' then

current_state <= next_state;

end if;

end process;

process (current_state, s)

begin

case current_state is

when s0=> z <= '0';

if s = "10" then next_state <= s1;

elsif s = "01" then next_state <= s2;

else next_state <= s0;

end if;

when s1=> z <= '0';

next_state <= s2;

when s2=> z <= '1';

if s <> "01" then next_state <= s2;

else next_state <= s0;

end if;

end case;

end process;

end rtl;

12、用状态机的设计方法设计一个序列检测器。要求检测器连续收到一组串行码（1110010）后输出检测标志位1，否则，输出位0。其状态转移图如下：

数字电子技术复习题

《数字电子技术》综合复习资料 一、单项选择题 1．在下列各图中，同或逻辑Z 对应的逻辑图是 。 A. ≥1 ≥1 Z D. =1 Z 2. 逻辑表达式A （B+C ）=AB+AC 的对偶式是 。 A. ))((C A B A C B A ++=+ B. A+BC=（A+B ） （A+C ） C. AB+AC=A （B+C ） D. ))((C A B A C B A ++=+ 3．如果要采用奇校验方式传送一个七位二进制代码0011010，则其校验位为 。 A ． 0 B .1 C .00110101 D .其它 4. 三态门有一使能控制端，当使能端为无效电平时，正确的是 。 A. 输出端为高阻态 B . 输出端为高电平 C. 输出端为低电平 D. 输出与输入间有正常的逻辑关系 5．用四选一数据选择器实现函数Y =0101A A A A +，应使 。 A.D 0=D 2=0，D 1=D 3=1 B.D 0=D 2=1，D 1=D 3=0 C.D 0=D 1=0，D 2=D 3=1 D.D 0=D 1=1，D 2=D 3=0 6．有一个与非门构成的基本ＲＳ触发器，欲使其输出状态保持原态不变，其输入信号应为 。 Ａ. Ｓ＝Ｒ＝０ B. Ｓ＝０ Ｒ＝１ Ｃ. Ｓ＝１ Ｒ＝０ Ｄ. Ｓ＝Ｒ＝１ 7.若用J K 触发器来实现状态方程为AB Q A Q n 1 n +=+，则J 、K 端的驱动方程为 。 A.J =A B ，K =B A + B.J =A B ，K = B A C.J = B A +，K =A B D.J = B A ，K =A B 8．一个8421B C D 码十进制计数器，设其初态Q 3Q 2Q 1Q 0=0011，输入的时钟脉冲频率 f =1k H z 。试问在100m s 时间后，计数器的状态为 。 A ．0010； B ．0011； C ．0111 D.0110 9．欲将容量为1K ×4的R A M 扩展为4K ×4，则需要控制各片选端的辅助译码器的输出端数 为 。 A.1 B.2 C.4 D.8 10．一个8位A/D 转换器，若所转换的最大模拟电压为5V ，当输入2V 电压时，其输出的数字量为 。 A ．00111001 B ．01100110 C ．10011001 D ．01010010 11．一个7位二进制加法计数器，如果输入脉冲频率 f=256kHz ，试求此计数器最高位触发器输出脉冲频率为____________。 A ．32kHz ； B ．2kHz ； C ．128 kHz D ．256kHz 12．用n 个触发器构成计数器，可得到的最大计数长度（模值）为____________。 A. n B. 2n C. 2n D. n 2 13．由555u u o 4V

数字电子技术基础试题及答案

数字电子技术基础期末考试试卷 课程名称 数字电子技术基础 A 卷 考试形式 闭 卷 考核类型 考试 本试卷共 4 大题，卷面满分100分，答题时间120分钟。 一、填空题：（每小题2分，共10分） 1．二进制数（1011.1001）2转换为八进制数为 (13.41) ，转换为十六进为 B9 。 2．数字电路按照是否具有记忆功能通常可分为两类： 组合逻逻辑电路 、 时序逻辑电路 。 3．已知逻辑函数F ＝A ⊕B ，它的与非-与非表达式为 ，或与非表达式 为 。 4．5个变量可构成 32 个最小项，变量的每一种取值可使 1 个最小项的值为1。 5．555定时器构成的施密特触发器，若电源电压V CC ＝12V ，电压控制端经0.01μF 电容接地，则上触发电平U T+ ＝ V ，下触发电平U T –＝ V 。 二、化简题：（每小题10分，共20分） 1．用代数法将下面的函数化为最简与或式：F=C ·[ABD BC BD A +++(B+C)D]

2. 用卡诺图法将下列函数化简为最简与或式： F(A 、B 、C 、D)=∑m （0,2,4,5,7,13）+∑d(8,9,10,11,14,15) 三、分析题：（每小题10分，共40分） 1．试分析题1图所示逻辑电路，写出逻辑表达式和真值表，表达式化简后再画出新的逻辑图。 题 1图 得分 评卷人

2．74161组成的电路如题 2 图所示，分析电路，并回答以下问题： （1）画出电路的状态转换图（Q 3Q 2Q 1Q 0）； （2）说出电路的功能。（74161的功能见表） 题 2 图 …………………密……………………封…………………………装…………………订………………………线………………………

EDA技术基础实验报告

《EDA技术基础》 实验报告 学院：信息科学技术学院 专业：电子信息工程 指导教师：龙翔 完成日期：2013年12月 目录 实验一MAX-plusll 及开发系统使用 (3) 实验二高速四位乘法器设计 (6)

实验三秒表的设计 (9) 实验四序列检测器的设计 (13) 实验五数字频率计的设计 (18) 六实验总结 (20) 实验一 一：实验名称： MAX-plusll 及开发系统使用

二：实验内容 1.利用MAX-plusII中的图形编辑器设计一半加器，进行编译、仿真， 并将其设置成为一元件。 2.建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真，并将其设置成为一个元件。 3.再建立一个更高的原理图设计层次，利用前面生成的半加器元件设计一个全加器，进行编译、仿真。 4.选择器件“Assign”“Device”“MAX7000S”“EPM7128SLC84-6”，并根据下载板上的标识对管脚进行配置。然后下载，进行硬件测试，检验结果是否正确。 三．实验程序 1）.半加器图 2)全加器图

3)四位全加器 四：仿真图 1）.半加器仿真图

2）.全加器仿真图 3）.四位全加器仿真图

实验二 一：实验名称 高速四位乘法器设计 二: 实验内容 1.利用MAX-plusⅡ中的图形编辑器设计1-4的二进制乘法器，进行编译、仿真，并将其设置成为一元件，命名为and14。 2.建立一个更高得原理图设计层次，利用前面生成的1-4的二进制乘法器和调用库中的74283元件设计一高速4位乘法器。 三:实验程序 1.

《数字电子技术》复习资料

《数字电子技术》复习大纲 第一部分说明 一、课程的性质和作用 数字电子技术是自动化专业、电子信息专业、以及其它电类专业的一门重要专业基础课，是自动化专业的必修课程。本课程主要介绍半导体逻辑器件的性能和组成结构、数字逻辑电路分析和设计以及大规模可编程逻辑器件的应用，是进入专业学习的入门课程。其作用就是使学生获得数字电子技术必备的基本理论知识，掌握数字电路的基本分析设计方法。本课程的任务就是培养学生针对计算机科学，控制科学、电子信息及工程专业领域内，面对数字信号，初步具备分析与解决问题的能力，掌握各种规模集成电路的使用及各种数字系统的构成和基本工作原理，为学习后续课程及从事实际工作奠定坚实的基础。 二、课程的任务与基本要求 本课程的任务是针对数字逻辑信号，在掌握数字逻辑信号的处理和基本逻辑器件的原理和组成结构的基础上，对逻辑电路进行分析和设计。通过数字电子技术的学习，应达到如下基本要求： 1、了解二值数字逻辑、逻辑电平、脉冲波形、数制及编码等概念，掌握几种数制的转换规律，能正确运用二进制数表达十进制数。掌握与、或、非及其组合逻辑门电路的工作原理，各触发器的逻辑功能及使用方法，能正确运用逻辑器件。 2、了解逻辑函数的几种表达方法与逻辑函数的化简，掌握组合逻辑电路的分析与设计。了解常用组合逻辑功能器件的基本原理与使用方法，能正确运用常用组合逻辑功能器件。 3、掌握时序逻辑电路的分析与设计，了解常用时序逻辑器件的基本原理与使用方法，能正确运用常用时序逻辑器件。 4、了解半导体存储器和可编程逻辑器件的基本结构与基本原理，掌握它们的功能及使用方法与功能扩展，能正确运用半导体存储器和可编程逻辑器件。 5、了解常用脉冲波形产生与整形电路的结构及原理，掌握施密特触发器及555时基电路的功能与应用，能正确运用于实际电路或控制之中。 6、了解D/A、A/D转换的基本原理，掌握常用D/A、A/D芯片的使用方法，能正确运用于相应的转换电路之中。 三、本课程与其他课程的关系 本课程是以工程数学、电路理论和模拟电子技术等课程为基础知识，为后续课程:自动控制系统、检测与传感技术、计算机控制系统和微机原理与应用等专业基础课和专业课打下必备的基础。是学好专业课的前提。要学好这门课程，还要求学生具备基本的分析和解决逻辑问题的能力。 第二部分本文 一、基本内容与学时分配 （一）数字逻辑基础……………………………………………………………………（4学时） 1、模拟信号与数字信号…………………………………………………………（1学时） 教学内容要点： 正确理解一些常用术语或定义，如：二值数字逻辑、逻辑电平、脉冲波形、数字波形、数制、编码、有权码、无权码。

EDA技术的认识和体会

EDA技术的认识和体会 摘要：本学期我对EDA技术进行了学习，通过学习，我掌握了部分EDA技术的知识。本学期对 EDA 技术的学习为我的专业知识学习打开了一个全新的窗口——微电子技术领域。对EDA 技术，我更是有了全新的认识。微电子技术的进步主要表现在大规模集成电路加工技术即半导体工艺技术的发展上，使得表征半导体工艺水平的线宽已经达到了纳米级。所以，集成电路设计正在不断地向超大规模、极低功耗和超高速的方向发展。而现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化技术，即EDA 技术。 EDA技术的特点和优势 技术就是依赖功能强大的计算机，在EDA 工具软件平台上，对以硬件描述语言 HDL 为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。EDA 技术使得设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA 软件来完成对系统硬件功能的实现，这是电子设计技术的一个巨大进步。 EDA 技术在进入21 世纪后，得到了更大的发展。嵌入式处理器软核的成熟，使得SOPC 步入大规模应用阶段。电子技术领域全方位融入EDA 技术，除了日益成熟的数字技术外，传统的电路系统设计建模理念发生了重大的变化。同时，EDA 使得电子领域各学科的界限更加模糊，更加互为包容。这些都利于设计人员利用 EDA 技术进行电子系统设计，如全定制或半定制ASIC 设计，FPGA/CPLD 开发应用和印制电路板。从 EDA 技术的特点不难看出，相比于传统的数字电子系统或 IC 设计，EDA 技术拥有独特的优势。在传统的数字电子系统或 IC 设计中，手工设计占了较大的比例。因此，也存在很多缺点。例如：复杂电路的设计、调试十分困难；由于无法进行硬件系统仿真，如果某一过程存在错误，查找和修改十分不便；设计过程中产生大量文档，不易管理；可移植性差等。相比之下，EDA 技术有很大不同。它运用HDL 对数字系统进行抽象的行为与功能描述到具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。由于有各类库的支持，能够完成各种自动设计过程。它极大地简化了设计文档的管理，逻辑设计仿真测试技术也日益强大。 VHDL 在现在的EDA 设计中使用最多，也拥有几乎所有主流EDA 工具的支持。 EDA工具 EDA工具在EDA技术应用中占据极其重要的位置，EDA的核心是利用计算机完成电子设计全过程自动化，因此，基于计算机环境的EDA软件的支持是必不可少的。EDA工具大致可以分为如下5个模块:设计输入编辑器；仿真器；HDL综合器；适配器（或布局布线器）；下载器。 VHDL语言基础

2004年数字电子技术试题及答案

<<数字电子技术>>试题答案 2004.11 一.选择题.(每题2分,共20分. 每小题只有一个答案) 题号 1 2 3 4 5 6 7 8 910 答案B C C A B A D B D B 1).8421BCD码100100110100对应的十进制数是: （*知识点：BCD码） (A)2356 (B)934 (C)4712 (D)2355 2).n个变量可组成多少个最小项? （*知识点：最小项） (A)n (B)2n (C)2n (D)2n-1 3)已知函数F的卡诺图如图1-1, 试求其最简与或表达式（*知识点：卡诺图化简） 4)如果在时钟脉冲CP=1期间, 由于干扰的原因使触发器的数据输入信号经常有变化,此时不能选用什么结构的触发器? （**知识点：主从结构触发器的动作特点）

(A)TTL 主从 (B)边沿 (C)维持阻塞 (D)同步RS 5)已知函数 ,该函数的反函数 是(*知识点：求反函数) 6)为构成1024×4的RAM, 需要多少片256×1的RAM? （**知识点：RAM 的扩展） (A)16 (B)4 (C)8 (D)12 7)欲得到一个频率高度稳定的矩形波, 应采用什么电路（*知识点：石英晶体多谐振荡器） (A) 计数器 (B)单稳态触发器 (C)施密特触发器 (D)石英晶体多谐振荡器 8)若将一个频率为10KH Z的矩形波变换成一个1KH Z的矩形波, 应采用什么电路? （**知识点：计数器的分频功能） (A)T'触发器 (B)十进制计数器 (C)环形计数器 (D)施密特触发器 9)一个八位D/A转换器的最小输出电压增量为0.02V, 当输入代码为01001100时, 输出电压V O为多少伏? （**知识点：D/A转换器） (A)0.76V (B)3.04V (C)1.40V (D)1.52V 10)对于TTL门电路来说，下列各图哪个是正确的? (*** 知识点：TTL门电路)

数字电子技术-复习选择填空题汇总(精简)

一、 选择题： 1、在下列逻辑电路中，不是组合逻辑电路的是（ D ） A 、译码器 B 、编码器 C 、全加器 D 、寄存器 2、下列触发器中没有约束条件的是（ D ） A 、基本RS 触发器 B 、主从RS 触发器 C 、同步RS 触发器 D 、边沿D 触发器 3、555定时器不可以组成 D 。 A.多谐振荡器 B.单稳态触发器 C.施密特触发器 D.J K 触发器 4、编码器（A ）优先编码功能，因而（ C ）多个输入端同时为１。 A 、有 B 、无 C 、允许 D 、不允许 5、（ D ）触发器可以构成移位寄存器。 A 、基本RS 触发器 B 、主从RS 触发器 C 、同步RS 触发器 D 、边沿D 触发器 6、某触发器的状态转换图如图所示，该触发器应是( C ) A. J-K 触发器 B. R-S 触发器 C. D 触发器 D. T 触发器 7、十进制数6在8421BCD 码中表示为-------------------------------------------------（ B ） A.0101 B.0110 C. 0111 D. 1000 8、在图所示电路中，使__ A Y 的电路是---------------------------------------------（ A ） A. ○1 B. ○2 C. ○3 D. ○4 9、接通电源电压就能输出矩形脉冲的电路是------------------------------------------（ D ） A. 单稳态触发器 B. 施密特触发器 C. D 触发器 D. 多谐振荡器 10、多谐振荡器有-------------------------------------------------------------------------------（ C ） A. 两个稳态 B. 一个稳态 C. 没有稳态 D. 不能确定 11、已知输入A 、B 和输出Y 的波形如下图所示，则对应的逻辑门电路是-------（ D ） A. 与门 B. 与非门 C. 或非门 D. 异或门 12、下列电路中属于时序逻辑电路的是------------------------------------------------------（ B ） A. 编码器 B. 计数器 C. 译码器 D. 数据选择器 13、在某些情况下，使组合逻辑电路产生了竞争与冒险，这是由于信号的---------（ A ） A. 延迟 B. 超前 C. 突变 D. 放大

数字电子技术基础答案

Q 1 CP Q 1 Q 0 &&D 1D 0第一组： 计算题 一、（本题20分） 试写出图示逻辑电路的逻辑表达式，并化为最简与或式。 解：C B A B A F ++=C B A B A F ++= 二、（本题25分） 时序逻辑电路如图所示，已知初始状态Q 1Q 0＝00。 （1）试写出各触发器的驱动方程； （2）列出状态转换顺序表； （3）说明电路的功能； 解：（1）100Q Q D =，101Q Q D =； （2）00→10→01 （3）三进制移位计数器

三、（本题30分） 由集成定时器555组成的电路如图所示，已知：R 1＝R 2＝10 k Ω，C ＝5μF 。 （1）说明电路的功能； （2）计算电路的周期和频率。 解：（1）多谐振荡器电路 （2）T 1＝7s ， T 2＝3.5s 四、（本题25分） 用二进制计算器74LS161和8选1数据选择器连接的电路如图所示， （1）试列出74LS161的状态表； （2）指出是几进制计数器； （3）写出输出Z 的序列。 "1" 解： （1）状态表如图所示 （2）十进制计数器 C R R CC u o

（3）输出Z的序列是0010001100 第二组： 计算题 一、（本题20分） 逻辑电路如图所示，试答：1、写出逻辑式并转换为最简与或表达式，2、画出用“与”门及“或”门实现的逻辑图。 B 二、（本题25分） 试用与非门设计一个三人表决组合逻辑电路(输入为A、B、C，输出为F)，要求在A有一票决定权的前提下遵照少数服从多数原则，即满足：1、A=1时，F一定等于1，2、A、B、C中有两2个以上等于1，则输出F=1。 试：（1）写出表决电路的真值表； （2）写出表决电路的逻辑表达式并化简； （3）画出用与非门设计的逻辑电路图。

《EDA技术及应用》全套教学教案

单元一教学设计 教学内容： 单元一EDA技术 学习任务1 EDA技术 一、认识课程 二、认识EDA技术 三、认识EDA技术的基本特征 学习任务2 可编程逻辑器件芯片 一、认识可编程逻辑器件 二、CPLD基本结构 三、FPGA基本结构 四、Altera公司的可编程逻辑器件汇报总结 评价与考核

教学设计与建议 教学设计：通过学习和查阅资料了解EDA技术，了解EDA技术的基本特征，并熟悉可编程逻辑器件的种类。了解CPLD和FPGA基本结构，熟悉 Altera公司的可编程逻辑器件。 教学建议：建议学生查找EDA技术发展与可编程逻辑器件应用相关资料，进行总结制作PPT,并进行汇报。 知识目标： 1．了解EDA技术 2．了解EDA技术的基本特征 3．了解可编程逻辑器件的种类 4．了解CPLD基本结构 5．了解FPGA基本结构 6．了解Altera公司的可编程逻辑器件 教学重点及难点： 教学重点：可编程逻辑器件种类 教学难点：熟悉Altera公司的可编程逻辑器件 教学载体与资源： 教学资源：教材、PPT、实训室、多媒体设备。 教学方法建议： 讲授与讨论相结合，查阅资料总结汇报。 教学过程： 1.下达任务和要求 2. 教师带领学生共同解析任务 3.学生展开讨论

4.学生查阅资料 5. 总结汇报 考核评价： 1．根据知识掌握情况评价 2．根据资料查找能力和小组汇报情况评价 教学板书： 任务1：EDA技术 认识课程 1．EDA技术是什么？ 2．为什么学习EDA技术？ 3．EDA技术学什么？ 4．EDA技术怎么学？ 相关知识 1．认识EDA技术 EDA（Electronic Design Automation，电子设计自动化）技术是帮助电子设计工程师在计算机上完成电路的功能设计、逻辑设计、性能分析、时序测试直至PCB（印制电路板）的自动设计等。 2．认识EDA技术的基本特征 （1）“自顶向下”设计方法 （2）硬件描述语言 （3）逻辑综合和优化 （4）开放性和标准化 （5）库的引入

数字电子技术试题及答案

广东技术师范学院《数字电子技术》试卷及答案 一、填空题(每空1分,共20分) 1、 有一数码10010011,作为自然二进制数时,它相当于十进制数( 147 ),作为8421BCD 码时,它相当于十进制数( 93 )。 2、三态门电路的输出有高电平、低电平与( 高阻 )3种状态。 3.TTL 与非门多余的输入端应接( 高电平或悬空 )。 4.TTL 集成JK 触发器正常工作时,其d R 与d S 端应接( 高 )电平。 5、 已知某函数?? ? ? ?+??? ? ?++=D C AB D C A B F ,该函数的反函数 F =( D C B A D C A B ++ )。 6、 如果对键盘上108个符号进行二进制编码,则至少要(7)位二进制数码。 7、 典型的TTL 与非门电路使用的电路为电源电压为( 5 )V,其输出高电平为( 3、6 )V,输出低电平为( 0、35 )V, CMOS 电路的电源电压为( 3—18 ) V 。 8.74LS138就是3线—8线译码器,译码为输出低电平有效,若输入为A 2A 1A 0=110时,输出 01234567Y Y Y Y Y Y Y Y 应为( )。 9.将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM 。该ROM 有( 11 )根地址线,有( 16 )根数据读出线。 10、 两片中规模集成电路10进制计数器串联后,最大计数容量为(100 )位。 11、 下图所示电路中, Y 1＝( Y 1＝A 反B );Y 2 ＝( Y 2＝A B 反+ A B ); (Y 3＝A B ); Y 3 ( Y 3＝A B 反 )。 12、 某计数器的输出波形如图1所示,该计数器就是( 5 )进制计数器。 13.驱动共阳极七段数码管的译码器的输出电平为( 低 )有效。 二、单项选择题(本大题共15小题,每小题2分,共30分) (在每小题列出的四个备选项中只有一个就是最符合题目要求的,请将其代码填写在题后的括号内。错选、多选或未选均无分。) 1、 函数F(A,B,C)=AB+BC+AC 的最小项表达式为( A ) 。 A.F(A,B,C)=∑m(0,2,4) B 、 (A,B,C)=∑m(3,5,6,7) C.F(A,B,C)=∑m(0,2,3,4) D 、 F(A,B,C)=∑m(2,4,6,7) 2.8线—3线优先编码器的输入为I 0—I 7 ,当优先级别最高的I 7有效时,其输出 012Y Y Y ??的值就是( C )。 A B Y 1 Y 2 Y 3

数字电子技术基础期末考试试卷及答案1[1]

数字电子技术基础试题（一） 填空题: （每空1数字电子技术基础试题（一） 一、分，共10分） 1．(30.25) 10 = ( ) 2 = ( ) 16 。 2 . 逻辑函数L = + A+ B+ C +D = 1 。 3 . 三态门输出的三种状态分别为：、和。 4 . 主从型JK触发器的特性方程= 。 5 . 用4个触发器可以存储位二进制数。 6 . 存储容量为4K×8位的RAM存储器，其地址线为12 条、数据线为 8 条。 二、选择题：(选择一个正确的答案填入括号内，每题3分，共30分) 1.设下图中所有触发器的初始状态皆为0，找出图中触发器在时钟信号作用下,输出电压波形恒为0的是：（C ）图。

2.下列几种TTL电路中，输出端可实现线与功能的电路是（D）。 A、或非门 B、与非门 C、异或门 D、OC门 3.对CMOS与非门电路，其多余输入端正确的处理方法是（D ）。 A、通过大电阻接地（>1.5KΩ） B、悬空 C、通过小电阻接地（<1KΩ） B、D、通过电阻接V CC 4.图2所示电路为由555定时器构成的（A ）。 A、施密特触发器 B、多谐振荡器 C、单稳态触发器 D、T触发器 5.请判断以下哪个电路不是时序逻辑电路（C ）。 A、计数器 B、寄存器 C、译码器 D、触发器 6．下列几种A/D转换器中，转换速度最快的是（A ）。 A、并行A/D转换器 B、计数型A/D转换器 C、逐次渐进型A/D转换器 B、D、双积分A/D转换器 7．某电路的输入波形u I 和输出波形u O 如下图所示，则该电路为（C）。 A、施密特触发器 B、反相器 C、单稳态触发器 D、JK触发器 8．要将方波脉冲的周期扩展10倍，可采用（C ）。

EDA课程心得

EDA课程学习心得 这学期的后半期，我们开了EDA技术这门课程。EDA的中文解释是电子设计自动化，这门课程主要是用于对现代高新电子产品的设计，EDA在硬件方面融合了大规模集成电路技术，是一款综合性很强的工具。 这门课程的学习在教学中应该以实践为主，我们每周有两节课，一节是理论课学习，一节是实践课。刚开始上理论课程的时候，主要是对该软件的使用做介绍，而在实践课程上，我们应该对软件进行运用，但是，有很多的同学却没有干与课程相关的事，只有一部分的同学在练习。开始的时候，对软件很陌生，都是几个同学在一起研究，并且询问老师，才慢慢的掌握了使用方法。在后面的理论学习中，老师主要是讲解编程的一些语法，并且只讲了一些常用的，像信号量，变量，还有PROCESS语句等，这些是编程中常用的一些知识。在实践课上，主要是以实验指导书为主，根据指导书上的内容进行编程，画图仿真来对EDA技术的运用有更深入的理解。在每周一节理论课的学习情况下，很多的时间都是很珍贵的，学习理论的时间就那么一点，那么，肯定就不可能学习的很全面，老师主要是讲方法，更多的是要我们自己努力。这本教材还很不错，讲解的很详细，让初学者也能理解。然后实践课程是可以在课后也能练习，课上发现问题就能及时的询问老师，但是，课后就只能询问同学，或者是将问题留到课堂上再问老师。 这门课程学完最大的感触就是学习的时间太短了，这门课程听老师说对我们的以后工作是有很大的帮助的，但是我们却只学习了半个学期，只用了32个课时就结束了，这肯定是不够的。EDA技术可以完成各种自动设计过程，是目前最为瞩目的一项技术，它有强大的逻辑设计仿真测试技术。它的仿真测试技术只要通过计算机，就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，在完成实际系统的安装后，还能对系统上的目标器件进行所谓的边界扫描测试。这一切都极大的提高了大规模的系统电子设计的自动化程度。现在的很多设计工作都需要先进行计算机仿真，如果没有错误，在运用到实际的硬件中，这不仅能提高设计速度，还能减少因为设计失误而造成的原料浪费。学好一门仿真软件对于我们本科学生是必不可少的，因为以后毕业了如果从事设计方向的工作，那必然要求我们有这样的一门技术。 以下是我在这门课程的学习过程中总结的几点建议,希望老师能够耐心的看

数字电子技术试题及答案

广东技术师范学院《数字电子技术》试卷及答案 一、填空题（每空1分，共20分） 1.?147），作为8421BCD 码时，它相当于十进制数（93）。 2.三态门电路的输出有高电平、低电平和（高阻）3种状态。 3．TTL 与非门多余的输入端应接（高电平或悬空）。 4．TTL 集成JK 触发器正常工作时，其d R 和d S 端应接（高）电平。 5.已知某函数?? ? ? ?+??? ? ?++=D C AB D C A B F ，该函数的反函数F =（D C B A D C A B ++）。 时，输出 ROM 有0Y 的值是A ．111B.010 C.000D.101 3．十六路数据选择器的地址输入（选择控制）端有（C ）个。 A ．16B.2 C.4D.8 4.有一个左移移位寄存器，当预先置入1011后，其串行输入固定接0，在4个移位脉冲CP 作用下，四位数据的移位过程是（A ）。 A.1011--0110--1100--1000--0000 B.1011--0101--0010--0001--0000 C.1011--1100--1101--1110--1111 D.1011--1010--1001--1000--0111

5．已知74LS138译码器的输入三个使能端（E 1=1，E 2A =E 2B =0）时，地址码A 2 A 1 A =011，则输出Y 7 ～ Y 是(C)。 6.一只四输入端或非门，使其输出为1的输入变量取值组合有(A)种。A．15?????????B．8 C．7?????????D．1 7.随机存取存储器具有(A)功能。 A.读/写 B.无读/写 C.只读 D.只写 8．N个触发器可以构成最大计数长度（进制数）为(D)的计数器。 9 10 A 11 12 A． 13 14 A.4 B.6 C.8 D.16 三、判断说明题（本大题共2小题，每小题5分，共10分） （判断下列各题正误，正确的在题后括号内打“√”，错误的打“×”。） 1、逻辑变量的取值，１比０大。（×） 2、D/A转换器的位数越多，能够分辨的最小输出电压变化量就越小（√）。

《数字电子技术》复习知识点

《数字电子技术》重要知识点汇总 一、主要知识点总结和要求 1．数制、编码其及转换：要求：能熟练在10进制、2进制、8进制、16进制、8421BCD、格雷码之间进行相互转换。 举例1：（）10= ( )2= ( )16= ( )8421BCD 解：（）10= ( )2= ( )16= ( )8421BCD 2．逻辑门电路： (1)基本概念 1）数字电路中晶体管作为开关使用时，是指它的工作状态处于饱和状态和截止状态。 2）TTL门电路典型高电平为 V，典型低电平为 V。 3）OC门和OD门具有线与功能。 4）三态门电路的特点、逻辑功能和应用。高阻态、高电平、低电平。 5）门电路参数：噪声容限V NH或V NL、扇出系数N o、平均传输时间t pd。 要求：掌握八种逻辑门电路的逻辑功能；掌握OC门和OD门，三态门电路的逻辑功能；能根据输入信号画出各种逻辑门电路的输出波形。

举例2：画出下列电路的输出波形。 解：由逻辑图写出表达式为：C = + =，则输出Y见上。 Y+ + B A A C B 3．基本逻辑运算的特点： 与运算：见零为零，全1为1；或运算：见1为1，全零为零； 与非运算：见零为1，全1为零；或非运算：见1为零，全零为1； 异或运算：相异为1，相同为零；同或运算：相同为1，相异为零； 非运算：零变 1， 1 变零； 要求：熟练应用上述逻辑运算。 4. 数字电路逻辑功能的几种表示方法及相互转换。 ①真值表（组合逻辑电路）或状态转换真值表（时序逻辑电路）：是由变量的所有可能取值组合及其对应的函数值所构成的表格。 ②逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。 ③卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。

数字电子技术考试题及答案

太原科技大学 数字电子技术 课程试卷 B 卷 一、单选题（20分，每小题1分）请将本题答案全部写在下表中 1、8421BCD 码10000001转化为十六进制数是( )。 A 、15 B 、51 C 、81 D 、18 2、n 位二进制数的反码或其原码，表示的十进制数是( )。 A 、21n - B 、2n C 、1 2n - D 、2n 3、TTL 与非门多余输入端的处理是( )。 A 、接低电平 B 、任意 C 、 通过 100W 电阻接地 D 、通过 100k W 电阻接地 4、OD 非门在输入为低电平（输出端悬空）情况下，输出为( )状态。 A 、高电平 B 、低电平 C 、开路 D 、不确定 5、与()Y A B A =e e 相等的逻辑函数为（ ）。 A 、Y B = B 、Y A = C 、Y A B =? D 、Y A B =e 6、下列(,,)F A B C 函数的真值表中1Y =最少的为( )。 A 、Y C = B 、Y AB C = C 、Y AB C =+ D 、Y BC C =+ 7、( )是组合逻辑电路的特点。 A 、输出仅取决于该时刻的输入 B 、后级门的输出连接前级门的输入 C 、具有存储功能 D 、由触发器构成 8、半加器的两个加数为A 和B ，（ ）是进位输出的表达式。 A 、AB B 、A B + C 、AB D 、AB 9、欲使JK 触发器1 n Q Q +=，J 和K 取值正确的是（ ）。 A 、,J Q K Q == B 、J K Q == C 、0J K == D 、,1J Q K == 10、字数为128的ROM 存储器存储容量为1204位，字长为（ ）位，地址线为（ ）根。 A 、8，8 B 、8，7 C 、4，7 D 、4，8 11、一个四位二进制减法计数器初始状态为0110，经过101个脉冲有效沿触发后，它的输出是 ( )。 A 、0000 B 、0001 C 、0011 D 、0010 12、要用1K×8的RAM 扩展成8K×16的RAM ，需选用( )译码器。 A 、 3线-8线 B 、2线-4线 C 、1线-2线 D 、4线-16线

数字电子技术复习题

一、填空题： 1、由二值变量所构成的因果关系称为 逻辑 关系。能够反映和处理 逻辑 关系的数学工具称为逻辑代数。 2、在正逻辑的约定下，“1”表示 高 电平，“0”表示 低 电平。 3、数字电路中，输入信号和输出信号之间的关系是 逻辑 关系，所以数字电路也称为 逻辑 电路。在 逻辑 关系中，最基本的关系是 与逻辑 、 或逻辑 和 非逻辑 。 4、用来表示各种计数制数码个数的数称为 基数 ，同一数码在不同数位所代表的 权 不同。十进制计数各位的 基数 是10， 位权 是10的幂。 5、 8421 BCD 码和 2421 码是有权码； 余3 码和 格雷 码是无权码。 6、 进位计数制 是表示数值大小的各种方法的统称。一般都是按照进位方式来实现计数的，简称为 数 制。任意进制数转换为十进制数时，均采用 按位权展开求和 的方法。 7、十进制整数转换成二进制时采用 除2取余 法；十进制小数转换成二进制时采用 乘2取整 法。 8、十进制数转换为八进制和十六进制时，应先转换成 二进 制，然后再根据转换 的 二进 数，按照 三个数码 一组转换成八进制；按 四个数码 一组转换成十六进制。 9、逻辑代数的基本定律有 交换 律、 结合 律、 分配 律、 反演 律和 非非 律。 10、最简与或表达式是指在表达式中 与项中的变量 最少，且 或项 也最少。 13、卡诺图是将代表 最小项 的小方格按 相邻 原则排列而构成的方块图。卡诺图的画图规则：任意两个几何位置相邻的 最小项 之间，只允许 一位变量 的取值不同。 14、在化简的过程中，约束项可以根据需要看作 1 或 0 。 15、逻辑代数又称为布尔 代数，数字逻辑中的有 与 , 或 , 非 基本逻辑运算。 16、逻辑函数有四种表示方法，它们分别是 真值表 、逻辑图 、逻辑表达式和卡诺图 。 18、数字信号的特点是在时间 上和幅度 上都是断续变化的，其高电平和低电平常用1 和0 来表示。 19、在数字电路中，常用的计数制除十进制外，还有 二进制 、八进制 、 十六进制 。 20、（10110010． 1011）2=( 262. 54 )8=( B2. B )16。 21、( 35.4)8 =（011101.100）2 =(29. 5)10 =( 2D.8 )16=( 00101001.0101 )8421BCD 。 22、(39． 75 )10=（ 100111.11 ）2=( 47.6 )8=( 72.C )16。 23、逻辑函数 F= A +B+ CD 的反函数 F = )(D C B A 。 24、逻辑函数F= A +B+C D 的反函数 F A B （C+D ） 。 25、逻辑代数运算的优先顺序为 非 、 与 、 或 二、判断正误题 2、异或函数与同或函数在逻辑上互为反函数。 （ 对 ） 3、8421BCD 码、2421BCD 码和余3码都属于有权码。 （ 错 ） 4、二进制计数中各位的基是2，不同数位的权是2的幂。 （ 对 ） 3、每个最小项都是各变量相“与”构成的，即n 个变量的最小项含有n 个因子。（ 对 ）

数字电子技术基础知识总结

数字电子技术基础知识总结引导语：数字电子技术基础知识有哪些呢？接下来是小编为你带来收集整理的文章，欢迎阅读！ 处理模拟信号的电子电路。“模拟”二字主要指电压(或电流)对于真实信号成比例的再现。 其主要特点是： 1、函数的取值为无限多个; 2、当图像信息和声音信息改变时，信号的波形也改变，即模拟信号待传播的信息包含在它的波形之中(信息变化规律直接反映在模拟信号的幅度、频率和相位的变化上)。 3.初级模拟电路主要解决两个大的方面：1放大、2信号源。 4、模拟信号具有连续性。 用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路，或数字系统。由于它具有逻辑运算和逻辑处理功能，所以又称数字逻辑电路。 其主要特点是： 1、同时具有算术运算和逻辑运算功能 数字电路是以二进制逻辑代数为数学基础，使用二进制数字信号，既能进行算术运算又能方便地进行逻辑运算(与、或、非、判断、比较、处理等)，因此极其适合于运算、比较、存储、传输、控制、决策等应用。

2、实现简单，系统可靠 以二进制作为基础的数字逻辑电路，可靠性较强。电源电压的小的波动对其没有影响，温度和工艺偏差对其工作的可靠性影响也比模拟电路小得多。 3、集成度高，功能实现容易 集成度高，体积小，功耗低是数字电路突出的优点之一。电路的设计、维修、维护灵活方便，随着集成电路技术的高速发展，数字逻辑电路的集成度越来越高，集成电路块的功能随着小规模集成电路(SSI)、中规模集成电路(MSI)、大规模集成电路(LSI)、超大规模集成电路(VLSI)的发展也从元件级、器件级、部件级、板卡级上升到系统级。电路的设计组成只需采用一些标准的集成电路块单元连接而成。对于非标准的特殊电路还可以使用可编程序逻辑阵列电路，通过编程的方法实现任意的逻辑功能。 模拟电路是处理模拟信号的电路;数字电路是处理数字信号的电路。 模拟信号是关于时间的函数，是一个连续变化的量，数字信号则是离散的量。因为所有的电子系统都是要以具体的电子器件，电子线路为载体的，在一个信号处理中，信号的采集，信号的恢复都是模拟信号，只有中间部分信号的处理是数字处理。具体的说模拟电路主要处理模拟信号，不随时间变化，时间域和值域上均连续的信号，如语音信号。而数

eda课程设计心得体会

eda课程设计心得体会 写心得体会是困扰很多人的问题，心中有很多想法，想说却不知道怎么写下来。下面本栏目搜集了eda课程设计心得体会，欢迎查看，希望帮助到大家。 eda课程设计心得体会一这次EDA课程设计历时两个星期，在整整两个星期的日子里，可以说是苦多于甜，但是可以学的到很多很多的东西，同时不仅可以巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在编写顶层文件的程序时，遇到了不少问题，特别是各元件之间的连接，以及信号的定义，总是有错误，在细心的检查下，终于找出了错误和警告，排除困难后，程序编译就通过了，心里终于舒了一口气。在波形仿真时，也遇到了一点困难，想要的结果不能在波形上得到正确的显示：在设定输入的时钟信号后，数字秒表开始计数，但是始终看不到秒和小时的循环计数。后来，在数十次的调试之后，才发现是因为输入的时钟信号对于器件的延迟时间来说太短了。经过屡次调试，终于找到了比较合适的输入数值：时钟周期设置在15秒左右比较合适。另外，Endtime的值需要设置的长一点：500us左右，这样就可以观察到完整的仿真结果。

其次，在连接各个模块的时候一定要注意各个输入、输出引脚的线宽，因为每个线宽是不一样的，只要让各个线宽互相匹配，才能得出正确的结果，否则，出现任何一点小的误差就会导致整个文件系统的编译出现错误提示，在器件的选择上也有一定的技巧，只有选择了合适当前电路所适合的器件，编译才能得到完满成功。 通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。 总的来说，这次设计的数字秒表还是比较成功的，在设计中遇到了很多问题，最后在老师的辛勤的指导下，终于游逆而解，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。最后，对给过我帮助的所有同学和各位指导老师再次表示忠心的感谢！

数字电子技术试卷和答案

数字电子技术试卷(1) 一．填空（16） 1．十进制数123的二进制数是 1111011 ；十六进制数是 7B 。 2．100001100001是8421BCD 码，其十进制为 861 。 3．逻辑代数的三种基本运算是 与 ， 或 和 非 。 4．三态门的工作状态是 0 ， 1 ， 高阻 。 5．描述触发器逻辑功能的方法有 真值表，逻辑图，逻辑表达式，卡诺图，波形图 。 6．施密特触发器的主要应用是 波形的整形 。 7．设4位D/A 转换器的满度输出电压位30伏，则输入数字量为1010时的输出模拟电压为 。 8．实现A/D 转换的主要方法有 ， ， 。 二．判断题（10） 1．BCD 码即8421码 （ 错 ） 2.八位二进制数可以表示256种不同状态。 （ 对 ） 3．TTL 与非门与CMOS 与非门的逻辑功能不一样。 （ ） 4．多个三态门的输出端相连于一总线上，使用时须只让一个三态门传送信号，其他门处于高阻状态。 （对 ） 5．计数器可作分频器。 （ 对 ） 三．化简逻辑函数（14） 1．用公式法化简- - +++=A D DCE BD B A Y ，化为最简与或表达式。 解；D B A Y +=- 2．用卡诺图化简∑∑= m d D C B A Y ），，，，（）＋，，，， （84210107653),,,(，化为最简与或表达式。 四．电路如图1所示，要求写出输出函数表达式，并说出其逻辑功能。（15） 解；C B A Y ⊕⊕=， C B A AB C )(1++=，全加器，Y 为和，1C 为进位。 五．触发器电路如图2（a ）,（b ）所示，⑴写出触发器的次态方程； ⑵对应给定波形画出Q 端波形（设初态Q ＝0）(15) 解；（1）AQ Q Q n +=- +1 ，（2）、A Q n =+1 六．试用触发器和门电路设计一个同步的五进制计数器。（15） 七．用集成电路定时器555所构成的自激多谐振荡器电路如图3所示，试画出V O ，V C 的工作波形，并求出振荡频率。（15）