数电quartus用74LS192设计3X8和6X4的计数器

一、用74LS192设计3X8的计数器。

分析：可以采用置数法。

置数方面：由于74LS192是异步置数的十进制计数器，对于第一片，当B1A1通过一个与非门接到置数端时，一旦计数到B1A1=11，则立刻被置数成00，故11的状态只在极短的时间出现，可以忽略。则第一片的输出以00,01，10状态循环出现。同理，第二片D1通过一个非门，可实现000,001,010,011,100,101，110，111循环计数。

级联方面：要使第一片每计三个脉冲，第二片计数一次，则可以将B1通过非门接到第二片的CP时钟脉冲输入端，则当B1A1由10变00时，B1的变化使得第二片的CP时钟脉冲输入端产生一个有效跳变缘，此时计数一次。

由此可以用QuartusII7.2软件设计出电路图如下：

仿真结果的波形图如下

由波形图可知，每来三个脉冲，B1A1循环一次，而C2B2A2计数一次，24个脉冲过后，B1A1和C2B2A2均被置数成0，由此可知，用74LS192设计3X8的计数器成功。

二、用74LS192设计6X4的计数器。

分析：用74LS192设计6X4的计数器和设计3X8的计数器相似，只需在置数端和级联端按需求改变一下即可。

由此可以用QuartusII7.2软件设计出电路图如下：

仿真结果的波形图如下

由波形图可知，每来六个脉冲，C1B1A1循环一次，而B2A2计数一次，24个脉冲过后，C1B1A1和B2A2均被置数成0，由此可知，用74LS192设计6X4的计数器成功。

计数器的设计实验报告

计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位

数电实验报告 计数器

实验报告 实验七计数器原理测试及其设计 2.7.1 实验目的 1.掌握中规模集成计数器74LS160、74LS161、74LS163的逻辑功能及使用方法。 2.掌握同步清零与异步清零的区别及74LS160计数器的级联方法。 3.学习用中规模集成计数器设计任意进制计数器。 2.7.2 实验仪器设备与主要器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS160，74LS161和74LS163。 2.7.3 实验原理 计数器的功能是记录输入脉冲的个数。他所能记忆的最大脉冲个数称为该计数器的模。计数器不仅能统计输入脉冲的个数，还可以用作分频、定时、产生节拍脉冲等。根据进位方式，可分为同步和异步两类。根据进制，可分为二进制、十进制和任意进制等。根据逻辑功能，可分为加法计数器、减法计数器和可逆计数器等。根据电路集成度，可分为小规模集成计数器和中规模集成计数器。 2.7.4 实验内容 1.分别用74LS161和74LS163设计模13计数器，采用清零法实现，并用数码管显示实验结果。 设计思路:74LS161是十六进制计数器，所以我在它计数到13（1101）清零就行了，再利用二进制数与BCD码对应关系，即利用74LS283的逻辑功能使数码管显示实验结果。计数时电路状态转换关系： 0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→0000

设计思路：74LS163接法与74LS161基本一样，只是163的清零信号是12不是13，如图： 2.设计一个用3位数码管指示的六十进制计数器，并用三只开关控制计数器的数据保持、计数及清零功能。 设计思路：用Cr=0控制计数器清零，用EP*ET=0控制计数器数据保持，用高低电平和CP脉冲进行与运算控制计数器计数功能。U1的清零信号是在计数到6时，U1清零的同时U3开始计数，这样就能实现用3位数码管指示的六十进制计数器。如图：

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３

EDA 16位加法计数器的设计

北京理工大学 用程序输入方法设计一个16位二进制加法计数器 学院：机械xxxx学院 专业班级：10机械电子工程x班 姓名：陈xx 学号：10xxxxxx 指导教师：xxx 老师

目录 摘要 (1) 1 绪论 (2) 2 计数器的工作原理 (3) 3 设计原理 (4) 4 电路系统的功能仿真 (5) 6 个人小结 (20) 参考文献 (21)

摘要 计数器是数字系统中使用较多的一种时序逻辑器件。计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文《用程序输入方法设计一个16位二进制加法计数器》，调试结果表明，所设计的计数器正确实现了计数功能。 关键词：二进制；加法计数器；VHDL语言

1 绪论 现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化，即EDA（Electronic Design Automation）技术。EDA技术就是依赖功能强大的计算机，在集成电路软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。一般所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。常用的EDA工具软件平台有：Matlab、Protel、Proteus、OrCAD以及我们学习的本次课程结课论文所用到的Quartus II等。而且EDA工具软件平台一般都有第三方软件接口，以便于与其他软件联合使用。 本次课程结课论文在设计16位二进制加法计数器时所用到的EDA软件工具平台是Quartus II。Quartus II 是Altera公司的综合性PLD（可编程逻辑器件）开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II 通过和DSP

数电实验报告

数字逻辑与数字电路实验报告 实验名称简易迷宫游戏

一、设计课题的任务要求 题目：简易迷宫游戏 设计并实现一个简易迷宫游戏机。 【基本要求】： 1、用8×8 点阵进行游戏显示。 2、迷宫游戏如图1 所示，采用双色点阵显示，其中红色LED 为迷宫墙壁，绿色LED表示人物。通过BTN0～BTN3 四个按键控制迷宫中的人物进行上下左右移动，使人物从起始点出发，走到迷宫的出口，游戏结束。 3、普通计时模式：通过按键BTN7 启动游戏，必须在30 秒内找到出口，否则游戏失败。用两个数码管进行倒计时显示。游戏胜利或者失败均要在8×8 点阵上有相应的画面出现。 4、迷宫中的人物在行走过程中，如果碰到墙壁，保持原地不动。 【提高要求】： 1、多种迷宫地图可以选择。 2、在计时的基础上增加计步的功能，每按一次控制按键步数加1，碰壁不计算步数，计步结果用数码管显示。 3、为游戏增加提示音乐，在不同时间段采用不同频率的信号控制蜂鸣器发声报警。 4、增加其他游戏模式。 5、自拟其它功能。 二、系统设计（包括设计思路、总体框图、分块设计） 设计思路： 依据题目要求，在实验中需要使用到8*8双色点阵输出迷宫图案，使用数码管输出计步步数和倒计时时间，使用蜂鸣器发出警报。由于实验要求需要使用到大量的按键输入。所以需要在输入输出模块中需要按键消抖模块。实验的输出模块共有点阵输出模块，数码管输出模块，蜂鸣器输出模块，在数码管和点阵输出中需要使用到扫描输出的概念。在游戏进行中需要实时判断并且记录人的位置，需要进行记时，计步，所以在整个系统中需要使用状态机进行当前状态转换，控制整个程序。所以在核心实现模块中包括行走模块，状态输出模块，计步模块，计时模块。 输入部分：消抖模块 时钟部分：多级分频器 控制部分：倒计时器，计步器，行走模块，状态机

四位二进制加法计数器课程设计

成绩评定表 学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法 计数器 评语 组长签字： 成绩 日期20 年月日

课程设计任务书 学院信息科学与工程学院专业通信工程 学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110） 工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计 方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日

摘要 本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。 关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

数电实验报告：实验4-计数器及应用161

广东海洋大学学生实验报告书（学生用表） 实验名称 课程名称 课程号 学院(系) 专业 班级 学生姓名 学号 实验地点 实验日期 实验4 计数器及其应用 一、实验目的 1、熟悉中规模集成计数器的逻辑功能及使用方法 2、掌握用74LS161构成计数器的方法 3、熟悉中规模集成计数器应用 二、实验原理 计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等。本实验主要研究中规模十进制计数器74LS161的功能及应用。 1、中规模集成计数器 74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示： 管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ； 图1 74LS161 管脚图 GDOU-B-11-112

该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示： 表1 74LS161 逻辑功能表 2、实现任意进制计数器 由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。 (1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。 (2) 利用预置功能获M进制计数器置位法与置零法不同，它是通过给计数器重复置入某个数值的的跳越N-M个状态，从而获得M进制计数器的，如图所法。置数操作可以在电路的任何一个状态下进行。这种方法适用于有预置功能的计数器电路。图2是上述二种方法的原理示意图。 图2(a) 图2(b) 三、实验内容与步骤 1、测试74LS161的逻辑功能。 2、在熟悉74LS161逻辑功能的基础上，利用74LS161设计9进制计数器。 附图74ls00和74ls20

数电课设___四位二进制加法计数器的设计

成绩评定表

课程设计任务书

摘要 Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。 本次数电课程设计使用Quartus II仿真环境以及VHDL下载和Multisim仿真环境来编译实现四位二进制同步加法计数器。在Multisim中选用一个集成计数器74LS163来实现四位二进制加法计数器。运用卡诺图求解时序方程。逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十四种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。 关键字：Quartus II Multisim 集成计数器74LS163 时序图卡诺图 目录

一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2调试程序 (3) 1.3波形仿真 (6) 1.4引脚锁定与下载 (8) 1.5仿真结果分析 (10) 2、MULTISIM实现过程 (10) 2.1求驱动方程 (10) 2.2画逻辑电路图 (13) 2.3逻辑分析仪的仿真 (14) 2.4结果分析 (14) 四、总结 (15) 五、参考书目 (16)

数电实验实验报告

数字电路实验报告

实验一 组合逻辑电路分析 一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二．实验内容 1.实验一 自拟表格并记录: 2.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD 是什么？ X1 2.5 V A B C D 示灯：灯亮表示“1”，灯灭表示“0” ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平

ABCD 接逻辑电平开关。 最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软件来设计和构造逻辑电路来求解。 实验二 组合逻辑实验（一） 半加器和全加器 一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与 非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇 电路的原理图。 三．元 件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A Ｂ Ｃ D

用JKFF触发器设计一个模为8的加法计数器

题目：用JKFF 设计模为8的加法计数器 步骤1： 分析题意 根据题目所给的条件，待设计的计数器默认为模为8的加法器，不需要求加载初值。电路只需要故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个8进制数要3个输出端，记为0Q 1Q 2Q 。要有输出信号Y ，故共需要3个输出端。因输出量0Q 1Q 2Q 就是计数值，故采用Moore 型电路较为合适。 步骤2：建立原始状态图 模8加法器要求逢8加1,。有此状态图做出如图所示。需要8个状态故不需要化简。 /Y /0 /0 /0 S0→ S1→ S2→ S3 ↑ /1 ↓ /0 S7←S6←S5← S4 /0 /0 /0 步骤3：状态分配。 由于最大模的值为8，因此必须取代码位数n=3。假设S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110，S7=111.则可以做出状态转移表如图。 步骤4：选触发器，求时钟、输出、状态、驱动方程。 因需要3位二进制代码，选用三个CP 下降沿出发的J-K 触发器，分别用FF0，FF1，FF2表示。 有状态列表可作出次态卡诺图及输出函数的卡诺图，如图所示。 与J-K 触发器的特性方程 n n n Q K Q J Q +=+1 比较得到驱动方程 输入 现态 次态 输 出 CP Q2 Q1 Q0 12 +n Q 11 +n Q 1 +n Q Y 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 2 0 1 0 0 1 1 0 3 0 1 1 1 0 0 0 4 1 0 0 1 0 1 0 5 1 0 1 1 1 0 0 6 1 1 0 1 1 1 0 7 1 1 1 1

数电实验报告实验六计数译码显示综合实验整理版.docx

数电实验报告 实验六 计数、译码、显示综合实验 姓名： 学号： 班级： 院系： 指导老师： 2016年

目录 实验目的： (22) 实验器件与仪器： (22) 实验原理： (33) 用同步清零端或置数端置零或置数构成N进制计数器 (33) 用同步清零端或置数端置零或置数构成N进制计数器 (33) 实验内容： (44) 实验过程： (55) 实验总结： (66) 实验： 实验目的： 1.熟悉中规模集成电路计数器的功能及应用。 2.熟悉中规模集成电路译码器的功能及应用。 3.熟悉LED数码管及显示电路的工作原理。 4.学会综合测试的方法。 实验器件与仪器： 1.实验箱、万用表、示波器。

2.74LS160、74LS48、74LS20 实验原理： 对于计数规模小的计数器，我们使用集成触发器来设计计数器，但是如果计数器的模数达到十六以上（如六十进制）时，如果还是用集成触发器来设计的话，电路就比较复杂了。在这种情况下，我们可以用集成计数器来构成任意进制计数器。利用集成计数器的清零端和置数端实现归零，从而构成按自然态序进行计数的N进制计数器的方法。 用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下： 1）写出状态S N-1的二进制代码。 2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式 3）画连线图 用同步清零端或置数端置零或置数构成N进制计数器用这种方法的实现步骤如下： 1）写出状态S N得二进制代码 2）求归零逻辑，即求异步清零端或置数控制端信号的逻辑表达式

3）画连线图 在集成计数器中，清零、置数均采用同步方法的有74LS163；均采用异步方法的有74LS193、74LS197、74LS192；清零采用异步方法、置数采用同步方法的有74LS161、74LS160；有的只具备异步清零功能，如CC4520、74LS190、74LS191；74LS90则具有异步清零和异步置9功能。 实验内容： 1.用集成计数器74LS160分别组成8421码十进制和六进制计数器， 然后连接成一个60进制计数器（6进制为高位，10进制位低位）。 使用实验箱上的LED译码显示电路显示（注意高低位顺序及最高位的处理）。用函数发生器的低频连续脉冲（调节频率为1-2Hz）作为计数器的计数脉冲。通过数码管观察计数、译码、显示电路的功能是否正确。 2.设计一个时间计数器，具有分钟和秒计时功能的计数器。

十进制4位加法计数器设计

洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

秒篮球倒计时数电实验报告

秒篮球倒计时数电实验报告

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法商学院 《数字电路课程设计》 课程设计报告 专业:应用电子技术 班级:应电11301 姓名:周灵 姓名:李雄威 指导教师：沈田

课程设计任务书 设计题目：篮球竞赛24秒倒计时器 设计任务与要求： 设计一个篮球竞赛24秒倒计时电路，该电路能实现如下功能： 1）24秒倒计时显示功能； 2）设置外部控制开关，控制计数器的重置“24”、启动和暂停功能； 3）计数器递减至0（即时间到）时，数码管显示“00”，同时发出光电报警信号。 一、电路设计原理 经过对电路功能的分析，整个电路主要由控制电路、秒脉冲信号发生器、计数器、译码器和报警电路五个部分组成。示意图如图1所示。其中计数器和控制电路是系统的主要模块。计数器完成24秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不是太高，故电路可采用555集成电路或由TTL与非组成的多谐振荡器构成。主体电路：24秒倒计时。24秒计数芯片的置数端清零端共用一个开关，比赛开始后，24秒的置数端无效，24秒的倒数计时器开始进行倒计时，逐秒倒计一之到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停止。 图1-1 24秒计时器系统设计框图 二、单元电路分析

北邮-数电实验报告

北邮-数电实验报告

数字电路实验报告 学院：信息与通信工程 专业：信息工程 班级：2013211125 学号：2013210681 姓名：袁普

②：仿真波形图以及分析 波形图： 波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析 第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。

实验二：用VHDL设计和实现组合逻辑电路 一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。 二：故障及问题分析 在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。

实验三：用VHDL设计和实现时序逻辑电路 一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码 模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then

用单片机语言设计16位加法计算器实验报告概要

湖北第二师范学院计算机学院09计应 单片机课程设计 实验报告 课程设计名称：电子计算器 课程设计单位：10计应（1）班 课设小组成员：徐凡（1060310039） 凡平（1060310058） 彭浩（1060310045） 桂银（1060310010） 潘光卉（1060300033） 完成时间：2012年04月02日至2012年04月 24 日

单片机课程设计实验报告 课程设计题目：简易计算器 作品功能描述：当通过输入键盘数字时，能够在显示器上显示输出的数值，并且通过想实现的简单运算功能，实现计算器的加、减、乘、 除和清零，并将结果显示出来。 小组成员工作分工：徐凡：程序主框架的构造和主要功能函数的设计。 凡平：原理图的设计和硬件的焊接。 彭浩：基本功能函数的设计（“+，-，*，/”）。 桂银：程序流程图的设计和键盘扫描程序的实现。 潘光卉：编写文档和功能测试。 硬件电路设计：本设计中我们用的是AT89C52芯片,LCD1602 （PROTEUS中为LM016L）就是那个液晶屏，因为可以显示2行16个字符，故 叫做LCD1602. 11.0592M或12M晶振（CRYSTAL），两者均可，但要涉及到串口 需选用12MKEYPAD-SMALLCALC就是那个4X4键盘 电容20~30PF（CAP）,接最小电路 电容10PF主要接复位电路 RESPACK-8排阻，为20K的，一个引脚接正极，另8个引脚接 I/O口接RES电阻10K，接复位电路 实物照片：硬件原理图

原理说明： 1，上电后，屏幕初始化； 2，计算。按下数字键，屏幕显示要运行的第一个数字，再按下符号键，然后再按下数字键，屏幕显示要运算的第二个数字，最后按 下“=”号键，屏幕上显示出计算结果。 3，如果要再次计算，可以按下“ON/C”键清零，或者继续按下数字键，即可重新计算。 键盘使用说明如下： 按键功能说明：Array“+”实现两个数的相加 “-”实现两个数的相减 “×”实现两个数的乘积 “÷”实现两个数商的运算 “ON/C”计算器显示的清零和 接通电源

24秒篮球倒计时数电实验报告

24秒篮球倒计时数电实验报告

法商学院 《数字电路课程设计》 课程设计报告 专业: 应用电子技术 班级: 应电11301 姓名: 周灵 姓名: 李雄威 指导教师：沈田

课程设计任务书 设计题目：篮球竞赛24秒倒计时器 设计任务与要求： 设计一个篮球竞赛24秒倒计时电路，该电路能实现如下功能： 1）24秒倒计时显示功能； 2）设置外部控制开关，控制计数器的重置“24”、启动和暂停功能； 3）计数器递减至0（即时间到）时，数码管显示“00”，同时发出光电报警信号。 一、电路设计原理 经过对电路功能的分析，整个电路主要由控制电路、秒脉冲信号发生器、计数器、译码器和报警电路五个部分组成。示意图如图1所示。其中计数器和控制电路是系统的主要模块。计数器完成24秒计时功能，而控制电路完成计数器的直接清零、启动计数、暂停/连续计数、译码显示电路的显示与灭灯、定时时间到报警等功能。秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不是太高，故电路可采用555集成电路或由TTL与非组成的多谐振荡器构成。主体电路：24秒倒计时。24秒计数芯片的置数端清零端共用一个开关，比赛开始后，24秒的置数端无效，24秒的倒数计时器开始进行倒计时，逐秒倒计一之到零。选取“00”这个状态，通过组合逻辑电路给出截断信号，让该信号与时钟脉冲在与门中将时钟截断，使计时器在计数到零时停止。

图1-1 24秒计时器系统设计框图 二、单元电路分析 （一）控制电路 控制电路由74LS00芯片和74LS10芯片组成，实现计数器的复位、计数和保持“24”数字显示，以及报警的功能。如图2-1-1为EWB控制电路仿真图。 图2-1-1 EWB控制电路仿真图 （1）开关A：启动按钮、复位按钮 开关A接地时，计数器保持“24”状态不变，处于等待状态； 当开关A闭合时，计数器开始计时，当计数器递减计数到零时，控制电路产生报警信号； 当开关A再次接地时，计数器立即复位到预置数值，即“24”。 （2）开关B：归零按钮 当开关B接高电平时，不管计数器显示任何数值，计数器立即归零，即“00”。（3）开关C：暂停按钮 当暂停/连续开关（开关C）暂停时，计数器暂停计数，显示器保持不变； 当暂停/连续开关（开关C）处于连续时，计数器继续倒计时计数。 （二）秒脉冲发生器 为了给计数器74LS192提供一个时序脉冲信号,使其进行减计数,本设计采用555构成的多谐振荡电路(即脉冲产生电路),其基本电路如图2-2-2。

设计一个四位二进制计数器

1、要求：设计一个四位二进制计数器，将计数结果由数码管显示，显示结果为十进制数。数码管选通为低电平有效，段码为高电平有效。 分析：VHDL 描述包含五部分：计数器、将四位二进制数拆分成十进制数的个位和十位、二选一的数据选择器、七段译码、数码管选通控制信号 线定义为信号 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter3 is Port ( clk:in STD_LOGIC; clk1 : in STD_LOGIC; clr : in STD_LOGIC; en : in STD_LOGIC; co : out STD_LOGIC; scanout:out std_logic_vector(1 downto 0); ledout:out std_logic_vector(6 downto 0)); end counter3; architecture Behavioral of counter3 is signal cnt:std_logic_vector(3 downto 0); signal cnt1:std_logic_vector(3 downto 0); signal cnt2:std_logic_vector(3 downto 0); signal hex:std_logic_vector(3 downto 0); signal scan:std_logic_vector(1 downto 0); en clr

数字逻辑实验报告2(电子钟20190418物联网本)_模板

数字逻辑实验报告（2） 数字逻辑实验2 多功能电子钟系统设计成绩 评语：（包含：预习报告内容、实验过程、实验结果及分析） 教师签名 姓名： 学号： 班级：物联网1701 指导教师：徐有青 计算机科学与技术学院 20 年月日

数字逻辑实验报告 多功能电子钟系统设计实验报告

多功能电子钟系统设计 1、实验名称 多功能电子钟系统设计。 2、实验目的 要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来验证电子钟电路系统的设计是否达到要求。 通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。 3、实验所用设备 Logisim2.7.1软件一套。 4、实验容 设计场景：多功能数字钟是一种用数字显示秒、分、时的计时装置，当前从小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟无处不在。 多功能数字钟的基本功能如下： （1）显示时、分、秒； （2）可以采用24小时制或12小时制（上午和下午）； （3）整点报时，整点前10秒开始，整点时结束； （4）单独对“时、分”计时校准，对分钟值校准时最大分钟值不向小时值进位； （5）闹钟10秒提醒。 使用logisim软件对你设计电子钟电路进行虚拟仿真验证，具体要求如下。 （采用logisim软件提供的“时钟频率”为8hz的信号源）

（1） 具有校准计数值功能的六十进制计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的六十进制计数器，并封装，该计数器逻辑符号参见图2-1所示。 图2-1 校准计数值的60进制计数器 六十进制计数器的输入输出引脚定义如下： （a ）一个清零端Clr ； （b ）一个累加计数脉冲输入端CP U ； （c ）一个累减计数脉冲输入端CP D ； （d ）八个计数器状态输出值Q 1D Q 1C Q 1B Q 1A Q 0D Q 0C Q 0B Q 0A ，采用8421码分别表示计数器状态的十位和个位； （e ）一个计数值校准输入控制信号Adj ，当Adj 为“1”时通过CP U 对计数值进行加计数或校准，Adj 为“0”时通过CP D 对计数值进行减计数校准（由于受“四位二进制可逆计数器”约束），CP D 可以对计数值的十位或个位进行递减校准（递减的时候不需要循环，回到0即可）； （f ）每当计数累计满60产生一个进位输出信号Qcc 。 计数器的状态请采用“十六进制的数字显示器”显示。 （2）具有校准计数值的十二进制计数器或二十四进制的计数器电路 采用“四位二进制可逆计数器”这个“私有”元件和相应元器件，设计一个具有对计数值进行校准的十二进制计数器或二十四进制的计数器，并封装，该计数器逻辑符号参见图2-2所示。

电工课程设计 加法计数器

电子技术 课程设计 院系：汽车学院 班级：汽车运用工程 学号：2202070332 指导老师：李民 姓名：文雨佳

四位二进制加法器 一技术要求: （1）四位二进制加数与被加数输入 （2）二位数码管显示 二摘要： 此设计的是简单的四位二进制加法器，在计算机中，其加、减、乘、除运算都是分解成加法运算进行的。此次设计选择超前进位二进制并行加法器T693，在译码器上选择五输入八输出的译码器，要用二位数码管显示，需要采用七段显示译码器。本次设计采用的是共阴极数码管所以选择74ls248（74ls48）译码器三总体设计方案论证与选择： 设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位二进制并行加法器。 加法器选择：超前进位二进制并行加法器 设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位

的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和si=ai i i+ ibi i+ i ici+aibici (1) 进位ci＋1=aibi+aici+bici (2) 令gi=aibi，(3) pi=ai+bi, (4) 则ci＋1= gi+pici (5) 只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把(5)式展开，得到 ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0 (6) 随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由（1）式得出。 使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。 四设计方案的原理框图、总体电路图、接线图及说明

数电实验报告

班级：姓名: 学号： 实验报告（一）TTL集成逻辑门的逻辑功能与参数测试1．测试TTL集成与非门74LS20的逻辑功能，测试结果记录如下表： 输入输出 An Bn Cn Dn Yn 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 2. 74LS20主要参数的测试 I CCL （mA） I CCH （mA） I il (mA) I OL （mA） N O= iL OL I I 3. 电压传输特性测试 V i(V) 0 0.4 0.7 0.9 1.0 1.1 1.2 1.3 1.4 2.0 3.0 4.0 … V O(V) 4.画出实测的电压传输特性曲线，并从中读出各有关参数值。

实验报告（二）CMOS 电路 1．用所给的集成电路（CD4007）实现F=ABC ,将实验结果填入真值表中，并测出高、低电平（真值表自拟，测试步骤自拟）。 2. 用所给的集成电路实现F=C B A ++（真值表自拟，测试步骤自拟）。 3. 用所给的集成电路，构成图2-2反相器。 （a ）测最大灌电流I OL (V OL =0.1V ,接通图2-2中的虚线框①)。 （b ）测最大拉电流I OH (V OH =4.9V,断开虚线框①，接通虚线框②。 4. 构成如图2-3所示的反相器，测最大灌电流I OL 。

实验报告（三）组合逻辑电路实验分析与设计(1) 写出由与非门组成的半加器电路的逻辑表达式 (2) 根据表达式列出真值表，并画出卡诺图判断能否简化 A B Z1 Z2 Z3 S C 0 0 0 1 1 0 1 1 实验： 1.测试由与非门组成的半加器电路的逻辑功能 A B S C 0 0 0 1 1 0 1 1 2.测试用异或门74LS86和与非门74LS00组成的半加器的逻辑功能 A B S C 0 0 0 1 1 0 1 1