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数字逻辑设计-至少3种方法2421码转余三码(纯原创)

基于Quartus六十进制计数器的设计说明

EDA技术实践课程设计 2014年 7月 25日

EDA技术实践课程设计任务书课程 EDA技术实践课程设计题目六十进制计数器专业学号主要容：利用QuartusII设计一个六十进制计数器。该电路是采用整体置数法接成的六十进制计数器。首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。主要参考资料： [1] 朱正伟.EDA技术及应用[M].第2版.：清华大学，2013. [2] 国洪.EDA技术与实验[M].：机械工业，2009. [3] 忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].：电子工业，2010. [4] 颂华.数字电子技术基础[M].第2版.：电子科技大学，2009. [5] 阎石.数字电子技术基础[M].第5版.：高等教育，2006. [6] 康华光.电子技术基础：数字部分[M].：高等教育，2000. 完成期限 2014.7.21——2014.7.25 指导教师专业负责人 2014年 7 月18日

目录 1 设计 (1) 2 方案选择与电路原理图的设计 (1) 2.1 单元电路一：十进制计数器电路（个位） (2) 2.2 单元电路二：十进制计数器（十位） (3) 2.3 单元电路三：置数与进位电路 (3) 3 元件选取与电路图的绘制 (4) 3.1 元件选取 (4) 3.2 电路图的绘制 (4) 4 编译设计文件 (5) 5 仿真设计文件 (6) 6 总结 (10) 参考文献 (11)

8421码到余三循环码的转换电路仿真课设报告

东北大学秦皇岛分校计算机与通信工程院电子线路课程设计具有数显的数码转换电路（8421码—余3循环码）

课程设计任务书专业：通信工程学号：4101015 学生姓名：吴玉新设计题目：具有数显的码制转换电路8421码—余3循环码一、设计实验条件高频实验室二、设计任务及要求 1. 要求输入为8421码。输出为余三循环码 2. 输出要具有数显功能三、设计报告的内容 1.前言数字电路课程设计是继“数字电路”课后开出的实践环节课程其目的是训练学生综合运用学过的数字电路的基本知识独立设计比较复杂的数字电路能力。设计建立在硬件和软件两个平台的基础上。硬件平台是可编程逻辑器件所选器件可保存在一片芯片上设计出题目要求的数字电路。软件平台是multisim通过课程设计学生要掌握使用EDA电子设计自动化工具设计数字电路的方法包括设计输入便宜软件仿真下载及硬件仿真等全过程。数字电路课程设计在于更好的让学生掌握这门课程并且了解其实用性知道该门课程和我们的生活息息相关并且培养学生的动手能力让学生对该门课程产生浓厚的兴趣。 2.设计内容及其分析（1）方案一 1.设计思路设计8421转余三循环码主要是考虑怎样找到二者之间的联系。列出真值表后，根据值为1的那些项列出表达式，用最小项之和表示。然后根据卡诺图进行

化简，得出最简表达式。最后根据表达式，在Multisim上画图仿真，用灯的灭（表示0）和亮（表示1）来表示码制的转换。即可得到8421码对余三循环码的转换。真值表：表1 8421转余三循环码真值表根据真值表得出表达式： X4=A——C X3=B——C——+ A——BCD+A——B——D—— X2=A B——C——D——+A——B+A——C+A——D X1=A B——C——+A——BD+A——BC 根据表达式画出逻辑电路图：

余三码设计可逆计数器

电子综合设计第二次设计作业（VHDL语言部分）（一）以余3码设计一模43的可逆计数器，并将结果以十进制输出。（设工作频率为20MHz）。 1、程序如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY f IS PORT(clk,clr,updn:STD_LOGIC; bcdn:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY f; ARCHITECTURE rtl OF f IS SIGNAL count_7:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL bcd1n:STD_LOGIC_VECTOR(6 DOWNTO 0); BEGIN bcd1n<=count_7; B:PROCESS(count_7,clr,clk)IS BEGIN IF(clr='1')THEN count_7<=(OTHERS=>'0'); ELSIF(clk'EVENT AND clk='1')THEN IF(updn='1'AND count_7=126)THEN count_7<="0000000"; else count_7<=count_7+3; END IF; IF(updn='0')THEN count_7<=count_7-3; END IF; END IF; CASE bcd1n IS WHEN"0000000"=>bcdn<="0000000"; WHEN"0000011"=>bcdn<="0000001"; WHEN"0000110"=>bcdn<="0000010"; WHEN"0001001"=>bcdn<="0000011"; WHEN"0001100"=>bcdn<="0000100"; WHEN"0001111"=>bcdn<="0000101"; WHEN"0010010"=>bcdn<="0000110"; WHEN"0010101"=>bcdn<="0000111"; WHEN"0011000"=>bcdn<="0001000"; WHEN"0011011"=>bcdn<="0001001"; WHEN"0011110"=>bcdn<="0001010";

60进制计数器

电子技术基础实验课程设计 60进制计数器学期：2015-2016（一）班级：电自1418 姓名：张垚学号：2014302010933 日期：2015年12月30日

一、实验目的（一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。（二）熟悉555集成定数器芯片的引脚图。（三）利用74LS161和555定时器构成60进制计数器。（四）在Multisim软件中仿真60进制计数器。二、实验内容（一）集成计数器74LS161逻辑功能验证。（二）用555定时器构成多谐振荡器。（三）用两片74LS161和555定时器构成60进制计数器。三、集成计数器介绍（一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT 是计数器使能端，高电平有效。A、B、C、D是数据输入端；QA、QB、QC、QD是数据输出端。图1 74LS161管脚排列图（二）集成计数器74LS161功能介绍由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD 同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。

3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。表1 74LS161功能表四、用555定时器构成多谐振荡器（一）多谐振荡器的构成由555定时器构成的多谐振荡器如图1所示，R1，R2和C是外接定时元件，电路中将高电平触发端（THR脚）和低电平触发端（TRI脚）并接后接到R2和C的连接处，将放电端（DIS脚）接到R1，R2的连接处。（二）工作原理由于接通电源瞬间，电容C来不及充电，电容器两端电压为低电平，小于（1/3）Vcc，故高电平触发端与低电平触发端均为低电平，输出为高电平，放电管V1截止。这时，电源经R1，R2对电容C充电，使电压按指数规律上升，当上升到（2/3）Vcc时，输出为低电平，放电管V1导通，把从（1/3）Vcc 上升到（2/3）Vcc由于放电管V1导通，电容C通过电阻R2和放电管放电，电路进人第二暂稳态，其维持时间的长短与电容的放电时间有关，随着C的放电，下降，当下降到（1/3）Vcc时，输出为高电平，放电管V1截止，Vcc再次对电容C充电，电路又翻转到第一暂稳态。

EDA 16位加法计数器的设计

北京理工大学用程序输入方法设计一个16位二进制加法计数器学院：机械xxxx学院专业班级：10机械电子工程x班姓名：陈xx 学号：10xxxxxx 指导教师：xxx 老师

目录摘要 (1) 1 绪论 (2) 2 计数器的工作原理 (3) 3 设计原理 (4) 4 电路系统的功能仿真 (5) 6 个人小结 (20) 参考文献 (21)

摘要计数器是数字系统中使用较多的一种时序逻辑器件。计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文《用程序输入方法设计一个16位二进制加法计数器》，调试结果表明，所设计的计数器正确实现了计数功能。关键词：二进制；加法计数器；VHDL语言

1 绪论现代电子设计技术的核心已日趋转向基于计算机的电子设计自动化，即EDA（Electronic Design Automation）技术。EDA技术就是依赖功能强大的计算机，在集成电路软件平台上，对以硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自动完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。现在对EDA的概念或范畴用得很宽。包括在机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域，都有EDA的应用。目前EDA技术已在各大公司、企事业单位和科研教学部门广泛使用。例如在飞机制造过程中，从设计、性能测试及特性分析直到飞行模拟，都可能涉及到EDA技术。一般所指的EDA技术，主要针对电子电路设计、PCB设计和IC设计。 EDA工具软件可大致可分为芯片设计辅助软件、可编程芯片辅助设计软件、系统设计辅助软件等三类。常用的EDA工具软件平台有：Matlab、Protel、Proteus、OrCAD以及我们学习的本次课程结课论文所用到的Quartus II等。而且EDA工具软件平台一般都有第三方软件接口，以便于与其他软件联合使用。本次课程结课论文在设计16位二进制加法计数器时所用到的EDA软件工具平台是Quartus II。Quartus II 是Altera公司的综合性PLD（可编程逻辑器件）开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II 通过和DSP

余三码计数器

--底层设计实体计数器163 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; entity v74hc163 is port( clk,clr_l,ld_l,ctp,ctt : in std_logic; d: in unsigned (3 downto 0); --置数输入 q : out unsigned (3 downto 0); --计数输出 rco : buffer std_logic); --进位输出end v74hc163 ; architecture behave of v74hc163 is signal iq : unsigned (3 downto 0); begin process(clk, ctt, iq) begin if clk'event and clk='1' then if clr_l = '0' then iq <= (others =>'0'); --同步清0 elsif ld_l ='0' then iq<=d; --同步置数 elsif rco ='1' then iq <= d; --计数满重新计数 elsif (ctt and ctp) ='1' then iq<= iq+1 ; --计数end if; end if; if (iq=15) and (ctt='1') then rco<='1'; --计到15进位else rco<='0'; end if; q<=iq; end process; end behave ; --底层设计实体与非门 library ieee; use ieee.std_logic_1164.all; entity nand_gate is port ( a,b:in std_logic; nand_result:out std_logic); end nand_gate; architecture behave of nand_gate is begin nand_result<=not(a and b); end behave; --底层设计实体非门 library ieee; use ieee.std_logic_1164.all;

六十进制计数器设计

六十进制计数器设计报告姓名：学号：班级：13电气工程1班系别：自动化工程系指导教师：时间： 2015-1-10

目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)

◆1概述计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述

可编程可逆计数器

自动化专业电子课程设计报告题目：可编程可逆计数器设计姓名王振学号0808020231 指导教师：廖晓纬评阅成绩等次：电气信息工程系 2010-2011 第二学期

摘要：本课程设计是基于Altera公司开发的QuartusⅡ软件进行的设计，利用QuartusⅡ设计软件的元件库所提供的集成器件来实现任意进制计数器的设计，此软件是学习EDA（电子设计自动化）技术的重要软件。其中硬件使用高性价比的FPGA／CPLD（元件可编程逻辑闸阵列/复杂可编程逻辑器件）器件，软件利用VHDL（超高速集成电路硬件描述语言）语言，计数器电路的功能取决于硬件描述语言对设计对象建模的描述，经过精心调试使可编程器件的芯片利用效率达到最优，较之以往的数字电路设计和单片机功能设计具有灵活简便的优势，特别是在对复杂计数器设计，可大大减少调试时间，优化系统设计。关键词：EDA；任意进制计数器；QuartusⅡ；VHDL

目录前言 (3) 一、设计的任务与要求 (4) 1.1 设计任务 (4) 1.2 设计要求 (4) 二、总体设计和系统框图 (4) 2.1计数器方案 (4) 2.2 数码管驱动显示方案 (4) 2.3 N进制设定设计方案 (5) 2.4电路系统总体设计 (5) 三、硬件设计 (6) 3.1计数器部分设计硬件连接方式 (6) 3.2 驱动译码部分设计 (7) 3.3进制输入部分设计 (7) 3.4整体电路部分 (7) 四、软件设计（系统仿真） (9) 4．1程序工作流程图 (9) 4.2 仿真步骤及结果 (10) 五、设计结果分析 (12) 5.1 系统能实现的功能 (12) 5.2 系统所选用软件及芯片型号 (12) 六、设计总结和体会 (12) 6.1设计总结 (12) 6.2设计的收获及体会 (12) 6.3 设计的完善 (13) 致谢 (13) 参考文献 (13) 程序代码 (14)

用JKFF触发器设计一个模为8的加法计数器

题目：用JKFF 设计模为8的加法计数器步骤1：分析题意根据题目所给的条件，待设计的计数器默认为模为8的加法器，不需要求加载初值。电路只需要故电路只需时钟输入端clk ，clk 作为电路的同步时钟，不必当做输入变量对待；输出一个8进制数要3个输出端，记为0Q 1Q 2Q 。要有输出信号Y ，故共需要3个输出端。因输出量0Q 1Q 2Q 就是计数值，故采用Moore 型电路较为合适。步骤2：建立原始状态图模8加法器要求逢8加1,。有此状态图做出如图所示。需要8个状态故不需要化简。 /Y /0 /0 /0 S0→ S1→ S2→ S3 ↑ /1 ↓ /0 S7←S6←S5← S4 /0 /0 /0 步骤3：状态分配。由于最大模的值为8，因此必须取代码位数n=3。假设S0=000，S1=001，S2=010，S3=011，S4=100，S5=101，S6=110，S7=111.则可以做出状态转移表如图。步骤4：选触发器，求时钟、输出、状态、驱动方程。因需要3位二进制代码，选用三个CP 下降沿出发的J-K 触发器，分别用FF0，FF1，FF2表示。有状态列表可作出次态卡诺图及输出函数的卡诺图，如图所示。与J-K 触发器的特性方程 n n n Q K Q J Q +=+1 比较得到驱动方程输入现态次态输出 CP Q2 Q1 Q0 12 +n Q 11 +n Q 1 +n Q Y 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 2 0 1 0 0 1 1 0 3 0 1 1 1 0 0 0 4 1 0 0 1 0 1 0 5 1 0 1 1 1 0 0 6 1 1 0 1 1 1 0 7 1 1 1 1

六十进制计数器综合设计

物理与机电工程学院（2015——2016 学年第一学期）《计算机辅助电路设计》综合设计报告可编程计数器专业：电子信息科学与技术学号：2014216041 姓名：张腾指导教师：周佐

项目十七可编程计数器一、设计目的及任务 1.1设计目的掌握74LS90的功能原理；利用74LS90完成简单计数器电路设计。每隔1s，计数器增1；能以数字形式显示时间。熟练掌握计数器的各个部分的结构。计数器间的级联。不同芯片也可实现六十进制。 1.2设计任务利用两片74Ls90构成六十进制（0~59）计数器，并用Altium Designer 进行仿真。二、原理及过程 2.1系统原理图 2.2原理分析认识芯片： 74LS90计数器是一种中规模二-五-十进制异步计数器，管脚图如图所示。 R01、R02是计数器置0端，同时为1有效；R91和R92为置9端，同时为1时有效；若用A输入，QA输出，为二进制计数器；如B为输入，QB-QD可输出五进制计数器；将QA与B相连，A做为输入端，QA-QD输出十进制计数器；若QD与A输入端相连，B为输入端，电路为二-五混合进制计数器。

74LS90的功能表： 2.3理论分析当接通电源，电路开始工作时，显示器显示从0开始依次递增到59，然后重新回到0再开始依次递增到59，如此反复，直到关掉电源。

三、系统仿真 3.1仿真原理图 3.2仿真结果图 3.3仿真步骤 1.按可编程计数器的原理图在Multisim中连接电路。 2.打开开关，开始仿真. 3.4仿真结果及分析显示器可显示:00、01、02、03、04、05、06、07、08、09、1-、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49、50、51、52、53、54、55、56、57、58、59。

数字电子技术基础第一章练习题和参考答案

第一章数字电路基础第一部分基础知识一、选择题 1．以下代码中为无权码的为。 A. 8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 2．以下代码中为恒权码的为。 A.8421BCD码 B. 5421BCD码 C.余三码 D.格雷码 3．一位十六进制数可以用位二进制数来表示。 A.１ B.２ C.４ D. 16 4．十进制数25用8421BCD码表示为。 A.10 101 B.0010 0101 C.100101 D.10101 5．在一个8位的存储单元中，能够存储的最大无符号整数是。 A.（256）10 B.（127）10 C.（FF）16 D.（255）10 6．与十进制数（53.5）10等值的数或代码为。 A.(0101 0011.0101)8421BCD B.(35.8)16 C.(110101.1)2 D.(65.4)8 7．矩形脉冲信号的参数有。 A.周期 B.占空比 C.脉宽 D.扫描期 8．与八进制数(47.3)8等值的数为： A. (100111.011)2 B.(27.6)16 C.(27.3 )16 D. (100111.11)2 9.常用的B C D码有。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码 10．与模拟电路相比，数字电路主要的优点有。 A.容易设计 B.通用性强 C.保密性好 D.抗干扰能力强二、判断题（正确打√，错误的打×） 1. 方波的占空比为0.5。（） 2. 8421码1001比0001大。（） 3. 数字电路中用“1”和“0”分别表示两种状态,二者无大小之分。（） 4．格雷码具有任何相邻码只有一位码元不同的特性。（） 5．八进制数（18）8比十进制数（18）10小。（） 6．当传送十进制数5时，在8421奇校验码的校验位上值应为1。（）

红外可逆计数器设计

《光电子技术》课程设计课题名称：红外可逆计数器设计指导老师：曾维友

一、课题名称：红外可逆计数器设计二、设计任务：设计一个红外可逆计数器，要求： 1、当一物体沿某一方向经过计数器时，计数器进行加一计数；而物体沿反方向经过计数器时，计数器进行减计数； 2、用数码管显示当前的计数值，最大计数值为1000； 3、设计方案经济、实用、可靠。三、设计方案：方案（1）：红外发射管 + 一体化按收头：适用于发射管与接收管距离较大的情形方案（2）：槽型光电开关：适用于发射管与接收管距离较小的情形方波发生器 TSOP34838 38KHz 单片机系统显示模块单片机系统显示模块 Vcc

四、方案选择由以上两种方案的设计框图可以看出：两种方案的唯一不同之处在于光电发射和接收装置，方案一釆用的是红外发射管加上一体化接收头，适用于发射管与接收管距离较大的情形，而且为了防止误动作，在光电发射部分加入了方波调制电路，因而具有较好的抗干扰能力；而方案二的电路比较简单，只用了一个槽型光电开关，外加两个限流电阻和一个反相器，这种电路适用于发射管与接收管距离较小的情形。考虑到越来越多的流水线上的产品和各种公共场所需要进行自动计数，而在这种情形下发射管与接收管距离一般都比较较大，加之方案一有较强的抗干扰能力。综合以上考虑，我们选择了方案一。五、模块设计 1、方波发生电路方波发生器的组成方式很多，可以用集成运放构成，可以用一些定时芯片构成，也可以用一些数字门电路构成。由于在数电课程中，我们已经学习了用555定时器构成的方波发生器，对此比较熟悉，电路也比较简单，而且性能良好，因此我们选择了用NE555构成的方波发生器。电路如下：

用单片机语言设计16位加法计算器实验报告概要

湖北第二师范学院计算机学院09计应单片机课程设计实验报告课程设计名称：电子计算器课程设计单位：10计应（1）班课设小组成员：徐凡（1060310039）凡平（1060310058）彭浩（1060310045）桂银（1060310010）潘光卉（1060300033）完成时间：2012年04月02日至2012年04月 24 日

单片机课程设计实验报告课程设计题目：简易计算器作品功能描述：当通过输入键盘数字时，能够在显示器上显示输出的数值，并且通过想实现的简单运算功能，实现计算器的加、减、乘、除和清零，并将结果显示出来。小组成员工作分工：徐凡：程序主框架的构造和主要功能函数的设计。凡平：原理图的设计和硬件的焊接。彭浩：基本功能函数的设计（“+，-，*，/”）。桂银：程序流程图的设计和键盘扫描程序的实现。潘光卉：编写文档和功能测试。硬件电路设计：本设计中我们用的是AT89C52芯片,LCD1602 （PROTEUS中为LM016L）就是那个液晶屏，因为可以显示2行16个字符，故叫做LCD1602. 11.0592M或12M晶振（CRYSTAL），两者均可，但要涉及到串口需选用12MKEYPAD-SMALLCALC就是那个4X4键盘电容20~30PF（CAP）,接最小电路电容10PF主要接复位电路 RESPACK-8排阻，为20K的，一个引脚接正极，另8个引脚接 I/O口接RES电阻10K，接复位电路实物照片：硬件原理图

原理说明： 1，上电后，屏幕初始化； 2，计算。按下数字键，屏幕显示要运行的第一个数字，再按下符号键，然后再按下数字键，屏幕显示要运算的第二个数字，最后按下“=”号键，屏幕上显示出计算结果。 3，如果要再次计算，可以按下“ON/C”键清零，或者继续按下数字键，即可重新计算。键盘使用说明如下：按键功能说明：Array“+”实现两个数的相加 “-”实现两个数的相减 “×”实现两个数的乘积 “÷”实现两个数商的运算 “ON/C”计算器显示的清零和接通电源

学习情境3数字钟电路设计与调试习题答案

思考与练习题3 1.基础知识部分选择题 1.一个触发器可记录一位二进制代码，它有（C）个稳态。 .1 C Q=Q，应使输入D=(C )。 2．对于D触发器，欲使n+1n .1 C D.Q 3．对于JK触发器，若J=K，则可完成(C )触发器的逻辑功能。 ˊ Q=Q工作，可使JK触发器的输入端( A )。 4．欲使JK触发器按n+1n =K=0 =Q，K=Q =Q，K=Q =Q，K=0 =0，K=Q Q=Q工作，可使JK触发器的输入端（A ）。 5．欲使JK触发器按n+1n =K=1 =Q，K=Q =Q，K=Q =Q，K=1 =1，K=Q 6．同步计数器和异步计数器比较，同步计数器的显著优点是（A ）。 A.工作速度高 B.触发器利用率高 C.电路简单 D.不受时钟CP控制 7．下列逻辑电路中为时序逻辑电路的是（ C ）。 A.变量译码器 B.加法器 C.数码寄存器 D.数据选择器 8. N个触发器可以构成最大计数长度（十进制数）为（D ）的计数器。 C. 2n D. n2 9．同步时序电路和异步时序电路比较，其差异在于后者（ B ）。 A.没有触发器 B.没有统一的时钟脉冲控制 C.没有稳定状态 D.输出只与内部状态有关 10．一位8421BCD码计数器至少需要（ B ）个触发器。 .4 C 11．具有记忆和存储功能的电路属于时序逻辑电路，故 A 、B 、 D 电路是时序逻辑电路。 a. 触发器； b. 寄存器； c. 多位加法器； d. 计数器； e. 译码器； f. 数据选择器12．脉冲整形电路有 C 。 A.多谐振荡器 B.单稳态触发器 C.施密特触发器定时器

课程设计：六十进制计数器的设计

一、实验目的 1．进一步掌握VHDL语言中元件例化语句的使用 2．通过本实验，巩固利用VHDL语言进行EDA设计的流程二、实验原理 1．先分别设计一个六进制和十进制的计数器，并生成符号文件2．利用生成的底层元件符号，设计六十进制计数器顶层文件三、实验步骤（略）四、实验结果

六进制计数器源程序cnt6.vhd： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT (CLK, CLRN, ENA, LDN: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END CNT6; ARCHITECTURE ONE OF CNT6 IS SIGNAL CI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGIN PROCESS(CLK, CLRN, ENA, LDN) BEGIN IF CLRN='0' THEN CI<="0000"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='0' THEN CI<=D; ELSIF ENA='1' THEN IF CI<5 THEN CI<=CI+1; ELSE CI<="0000"; END IF; END IF; END IF; Q<=CI; END PROCESS; COUT<= NOT(CI(0) AND CI(2)); END ONE;

电工课程设计加法计数器

电子技术课程设计院系：汽车学院班级：汽车运用工程学号：2202070332 指导老师：李民姓名：文雨佳

四位二进制加法器一技术要求: （1）四位二进制加数与被加数输入（2）二位数码管显示二摘要：此设计的是简单的四位二进制加法器，在计算机中，其加、减、乘、除运算都是分解成加法运算进行的。此次设计选择超前进位二进制并行加法器T693，在译码器上选择五输入八输出的译码器，要用二位数码管显示，需要采用七段显示译码器。本次设计采用的是共阴极数码管所以选择74ls248（74ls48）译码器三总体设计方案论证与选择：设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位二进制并行加法器。加法器选择：超前进位二进制并行加法器设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位

的进位，c0是整个加法器的进位输入，而cn是整个加法器的进位输出。则和si=ai i i+ ibi i+ i ici+aibici (1) 进位ci＋1=aibi+aici+bici (2) 令gi=aibi，(3) pi=ai+bi, (4) 则ci＋1= gi+pici (5) 只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。把(5)式展开，得到 ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0 (6) 随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~cn-1）算出以后，和也就可由（1）式得出。使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。四设计方案的原理框图、总体电路图、接线图及说明

数字逻辑综合练习

《数字逻辑》期末综合练习2015～2016第一学期一、单项选择 1、表示任意一位十六进制数可以用( C )位二进制数来表示。 A. １ B. ２ C. ４ D. 16 2、逻辑代数中讨论的数为（ D ）。 A. １ B. 0 C. 任意 D. 0和1 3、常用情况下 BCD码是指( C ) 。 A.奇偶校验码 B.格雷码 C.8421码 D.余三码 4、以下代码中哪个是相邻编码只有1位二进制码不同 ( B )。 A. 8421BCD 码 B. 格雷码 C. 余三码 D. 2421码 5、以下表达式中符合逻辑运算法则的是（ D ）。 A. C·C=C2 B.1+1=10 C.0<1 D.A+1=1 6、当逻辑函数有n个变量时，共有（ B ）个变量取值组合？ A . n B . 2n C . n2 D . 2n 7、在何种输入情况下，“与非”运算的结果是逻辑0（ D ）。 A．全部输入是0 B.任一输入是0 C.仅一输入是0 D.全部输入是1 8、在何种输入情况下，“或非”运算的结果是逻辑1( D )。 A．任一输入为1 B.全部输入是1 C.任一输入为0，其他输入为1 D. 全部输入是0 9、在余3码编码中不允许出现的代码是（ A ）。 A、0000~0010和1101~1111 B、0101~1010 C、0011~1001 D、无 10、对于有3个逻辑变量的逻辑函数，它所对应的卡诺图小方格有（ D ）个。 A . 3 B . 6 C . 7 D . 8

11、为了书写方便，逻辑函数的最小项可用（ B ）表示。 A . n B . m C .M D . N 12、为了书写方便，逻辑函数的最大项可用（ C ）表示。 A . n B . m C .M D . N 13、十进制6的格雷码是（ C ） A . 110 B . 100 C .101 D . 011 14、有一个三个变量X，Y，Z的逻辑函数，下列哪个是最小项（ A ） A . XYZ B . XYX C .YZX D . XYZ 15、组合逻辑电路的特征是（ A ）。 A . 输出与输入有关 B . 输出与输入无关 C .电路有记忆功能 D . 以上都不是 16、下列逻辑表达式是与或表达式（ B ）。 A . A（B+C） B . A+B C C .（AC+B） D D . 都不是 17、在数字逻辑中下列表达式哪个是错误的（ C ）。 A．0=0 B．1=1 C．1>0 D．都不对 18、图中所示逻辑电路图输出为“0”时，输入变量ABCD取值组合为（ B ）。 A．1101 B．0101 C．0111 D．1011 19-1、时序逻辑电路的一般由组合逻辑电路与（ C ）组成。A．全加器B．译码器 C．触发器D．选择器19-2、5变量卡诺图中的卡诺圈包含的1方格的个数可能是（ D ）。A．12 B．5 C．24 D．1 20、同步RS触发器接收信号是（ A ）。

16位加法器设计

计算机组成原理课程设计报告题目 16位加法器设计B 院系信息科学技术学院专业计算机科学与技术班级 11计本（2）教师学生学号

内容提要本设计在其他基本加法器的基础上改进为超前进位加法器，它避免了串行进位加法器的进位延迟，提高了速度。其主要分为四章，第一章为设计概述，主要介绍设计的任务、目标，以及设计环境，第二章为总体设计方案，其主要介绍本设计中系统设计的框架。第三章为仿真测试，给出了系统在仿真环境下波形测试结果，看是否满足题目要求。第四章为设计心得总结，主要是介绍在经过本次设计后，自己的一些心得体会。最后还给出了本设计的一些参考文献。

前言计算机组成原理是一门实践性很强的课程；其课程设计目的在于综合运用所学知识，全面掌握微型计算机及其接口的工作原理、编程和使用方法；在设计中，通过小组协作提出设计方案，进行软件设计、调试，最后获得正确的结果，可以加深和巩固对理论知识的更好掌握，进一步建立计算机应用系统体概念，初步掌握单片机软、硬件开发方法，为以后进行实际的单片机软、硬件应用开发奠定良好的基础。本设计是利用74181、74182芯片组成了16位加法器的组间组内并行。。

目录 1设计概述 (5) 1.1设计任务 (5) 1.2 设计要求 (5) 1.3设计环境 (5) 2总体设计方案 (6) 3仿真测试 (9) 4设计个人总结 (10) 参考文献： (10)

1设计概述 1.1设计任务 1、掌握MaxPlus2软件的使用方法。 2、熟悉74系列芯片的组成和工作过程。 3、掌握半加器，一位全加器的设计原理，掌握超前进位产生电路的设计方法。 4、正确将电路原理图下载到试验箱中。 5、正确通过实验箱连线实现一位二进制数的相加并得到正确结果。 6、完成设计实验报告。 7、完成课程设计答辩。 1.2 设计要求 1、巩固和运用所学课程，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。 2、学会使用MAX-PLUSⅡ软件设计电路原理图及功能模拟 3、熟悉常用的门电路 1.3设计环境 MaxPlus2

60进制计数器设计(VHDL)

《EDA技术》课程实验报告学生姓名：黄红玉所在班级：电信100227 指导教师：高金定老师记分及评价：一、实验名称实验6：60进制计数器设计二、任务及要求【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。【发挥部分】1分在60进制基础上设计6进制计数器，完成时序仿真。三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";

if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析由以上代码编译，仿真，得到一下时序仿真波形图。用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：