基于FPGA的千兆以太网设计
摘要
摘要
随着信息技术的快速发展，以太网嵌入式设备的应用越来越广泛。为了让以太网各设备之间能公平有效地共享通信媒介，对以太网MAC层数据处理系统的研究显得尤为重要。
为此，本文首先分析了以太网及其相关协议的基本内涵，解剖了以太网MAC层通信机制、帧的特性与格式、PHY接口协议、ARP协议以及I2C 协议。同时通过对FPGA芯片的了解，确定了基于88E1111芯片和XC3S400FPGA芯片相结合的系统设计方案，支持1000Base-T标准以太网的接入，完成了系统的硬件电路设计。系统设计中，88E1111完成PHY层数据的处理，FPGA则完成MAC层数据的处理，主要包含接收MAC数据帧的校验和解封、待发送数据帧的封装、MAC地址滤波、IP数据包的提取、ARP地址映射等，是系统的核心。在FPGA设计中，遵循自上而下的设计思想，对顶层模块以及PHY接口、MAC核心处理、用户配置、用户数据各功能子模块依次进行设计。
关键词：以太网MAC层FPGA
ABSTRACT
ABSTRACT
With the rapid development of IT,the embedded devices of accessing to Ethernet are used more and more widely.In order to make each device enjoy a fair and effective shared communications medium, it is particularly important to research the data processing system of the Ethernet MAC layer.
To this end,it is firstly done to analyze the basic connotation of Ethernet and the related agreements,and to dissect the communication mechanisms of the Ethernet MAC layer,the characteristics and format of the frame,the PHY interface protocol,the ARP protocol,I2C protocol in the paper.According to the characteristics and working principle of the FPGA chip ,the system design, which supports the accessing of the 1000Base-T Ethernet,is determined based on the combination of the 88E1111 PHY chip and XC3S400-4fg456C FPGA chip of Xilinx.Then the hardware circuit design is accomplished by the Cadence development tool.In this system, 88E1111 and FPGA respectively completes the data processing of PHY layer and the data processing of the MAC layer,which mainly consists of the calibration and dearchive of the receiving data frames, the encapsulation of the data frames,the MAC address filtering, the extraction of the IP packet,The ARP address mapping,and so on. So FPGA is the core of the system. Following the top-down design conception,the design of FPGA successively includes the top-level module,and the submodule of the PHY interface,the MAC core processing,the user configuration,the user data interface.
Keywords: Ethernet the MAC layer FPGA
目录i
目录
第一章绪论 (1)
1.1研究背景及意义 (1)
1.2国内外研究现状 (2)
1.3论文内容和论文组织结构安排 (3)
第二章千兆以太网理论基础 (5)
2.1千兆以太网标准 (5)
2.2介质访问控制（MAC） (7)
2.2.1半双工MAC (7)
2.2.2全双工MAC (9)
2.3介质无关接口（MII） (10)
2.3.1GMII接口信号定义 (11)
2.3.2GMII接口时序特性 (14)
2.3.3GMII的管理MDIO接口 (15)
2.4物理层技术 (17)
2.5TCP/IP协议栈 (18)
第三章以太网数据传输硬件设计实现 (21)
3.1系统方案设计 (21)
3.1.1设计思想 (21)
3.1.2系统功能 (21)
3.1.3系统总体结构设计 (22)
3.2芯片的选取 (23)
3.2.1物理层芯片选择 (23)
3.2.2FPGA主芯片选择 (25)
3.3硬件电路设计 (26)
3.3.1以太网变换电路设计 (26)
第四章FPGA软件设计与仿真 (33)
ii目录
4.1FPGA软件开发简介 (33)
4.2系统顶层模块设计 (34)
4.3PHY接口模块设计 (38)
4.3.1设计思想 (38)
4.3.2相关算法 (39)
4.3.3功能仿真 (40)
4.4MAC核心处理模块设计 (41)
4.5实验测试与结果 (42)
4.5.1硬件测试平台准备 (42)
4.5.2软件测试平台准备 (43)
4.5.3系统测试与结果分析 (45)
第五章结论与展望 (49)
致谢 (51)
参考文献 (53)
第一章绪论1
第一章绪论
1.1研究背景及意义
当今，随着互联网技术的迅速发展，采用以太网实现数据采集和控制方
面的应用，成为了电子系统设计的热点。以太网具有价格低廉、稳定可靠、
传输速度快、传输距离远等特点，以太网技术发展成熟，具有很高的性价
比。采用以太网技术的设备，可以通过ＴＣＰ／ＩＰ协议进行数据的传输，
不需要进行传输协议转换，使用和维护设备简单。随着技术的发展和各类
应用的需求，出现了各种以太网的标准，包括标准以太网（10Mbit/s）、百
兆以太网（100Mbit/s）、千兆以太网（1000Mbit/s）和10G（10Gbit/s）以太
网[1]。不同类型的以太网有其各自需要遵循的标准，同时其所用的传输介
质以及数据吞吐量也各不相同。千兆以太网技术作为新一代的高速以太网
技术，它可以提供1Gbps的通信带宽，采用和传统10M、100M以太网同
样的CSMA/CD协议、帧格式和帧长、全/半双工工作方式、流控模式以及
布线系统，给用户带来了提高核心网络的有效解决方案，这种解决方案的
最大优点是继承了传统以太网技术价格便宜的特点。
同时随着电子技术的发展，系统设备正向小型化、集成化、网络化发展。FPGA（Field Programmable GateArray，现场可编程门阵列）以其高密度、
大容量、低成本和微功耗等特点，被广泛的应用于各种电子系统的设计和
开发中，面向各种技术的应用也越来越广泛[2]。在其内部加入处理器系统，
不仅能够实现一般的逻辑功能设计，同时能够实现一般单片机功能，通过
ＦＰＧＡ内部逻辑功能连接可以使整体获得优异的性能，并大大减少ＰＣ
Ｂ设计工作。目前，在FPGA中嵌入了许多专用功能的IP Core，还增加了
许多硬件核，如存储器、时钟管理和算法功能核，甚至包括了DSP核和嵌
入式处理器核等，即能在FPGA中进行DSP和嵌入式处理等关键领域的开
发，使得FPGA可实现的功能越来越强。比如世界第一大FPGA生产厂商Xilinx公司推出的最新器件Zynq-7000系列甚至将业界标准ARM双核Cortex-A9 MP Core处理系统嵌入到了可编程芯片中，不但能够实现FPGA
2基于FPGA的千兆以太网设计
的高度灵活性和可扩展性，同时为利用FPGA进行嵌入式开发带来了可能。
目前，以PC机平台的千兆以太网的开发已经相对成熟，而近些年来随着FPGA、DSP和ARM等嵌入式芯片的处理能力的提升，基于这些芯片的千兆以太网的开发则处于起步阶段[3]。在这类系统的实现中，千兆以太网的MAC子层作为硬核集成在芯片中通过编程来实现，不仅有效降低了系统的成本，实现高效的传输性能，而且可以缩小PCB制板的大小。因此研究基于FPGA的千兆以太网技术，在大吞吐量数据传输通道、实时数据服务和实时信号处理等方面都将有着广泛的应用前景和潜在的经济价值，更进一步地对于千兆以太网在嵌入式系统中的应用，都具有很好的推进作用和实际意义。
1.2国内外研究现状
近些年来，根据一些国内外公开发表的文献，在基于FPGA的千兆以太网的数据传输的研究与应用方面，国内外的各机构已经有了一定的研究成果。
南京信息工程大学王胜杰和王建的基于千兆以太网的PC机与FPGA的高速数据传输，使用WinPcap自定义通信帧格式，实现一种PC机与FPGA 之间双向高速数据传输的方法。但该研究绕过了TCP协议和IP协议，只涉及到链路层和物理层，与标准的千兆以太网接入系统无法很好的结合，只能面向特殊的应用。
在Xilinx官方公布的文档xapp1043中，Xilinx公司与Treck公司合作，实现了高效的Treck商业化以太网协议栈，可以实现目前以太网上常用的几乎所有的协议[4]。其文档测试的结果表明，在扩展的MTU大小达到9000Byte的模式下，可以实现惊人的922Mbps的纯网络速度。但该实现是基于Treck商业版的TCP/IP协议栈，且目前Xilinx公司已经去掉与Treck 的合作，并不适合普通以太网的应用。
尽管Altera公司现在能提供关键通信协议的FPGA IP支持，但是集成以太网协议的IP核只可以在Altera的一些高端FPGA上实现，如Stratix系列[5]。对于低端的FPGA，如FLEX系列仍然不能实现。尽管作为Altera IP
第一章绪论3核合作伙伴之一的IXXAT提供工业以太网开发套件，但费用是相当高的，
近乎上百万美元。因此，自行开发出合理的协议堆栈、MAC、TCP/IP协议
堆栈以及接口应用将具有很重大的意义和经济价值。
综上所述，目前国内外实现的千兆以太网主要以单芯片或单系统环境，
趋向于以底层链路层以下的协议为基本设计起点完成千兆以太网的数据传
输功能，且很多研究与应用都是面向专用的场合，并不适合普通用户的开
发。面对FPGA的快速发展，在基于片内处理器的千兆以太网高速数据传
输还很少，且使用处理器实现网络传输的TCP/IP协议正好与目前大量使用
的以太网网络能快速兼容地结合，可以很容易用于商业产品的生成。因此，
本课题的研究，对于千兆以太网在嵌入式高速数据网络通信技术的实际应
用，以及进一步在其他嵌入式系统中的应用，都具有很好的应用前景和潜
在的经济价值。
1.3论文内容和论文组织结构安排
本文在章节上一共分为五章，论文的组织结构安排如下:
第一章为绪论部分，主要介绍了FPGA中接入千兆以太网技术的研究
背景以及目前国内外的研究现状，以及本论文的研究内容和论文安排。
第二章主要阐述了以太网基础理论的研究
第三章主要阐述以太网数据传输硬件部分设计与实现。
第四章主要阐述以太网数据传输软件部分设计与实现。
第五章主要阐述了本文的总结和研究展望，对本文进行总结，并在设计
方法和性能提升上提出一些改进的方法。
4基于FPGA的千兆以太网设计
第二章千兆以太网理论基础5第二章千兆以太网理论基础
本章首先介绍了以太网的发展历程和千兆以太网的标准内容，按照标准
的分层原理介绍了其MAC层、GMII接口层和PHY层的实现原理，然后
提出了一种基于FPGA的嵌入式千兆以太网的实现架构，以使用底层PHY
硬件芯片实现MAC功能和使用LwIP嵌入式网络协议栈实现上层TCP/IP
通信协议的构想来说明实现千兆以太网的通信系统平台的基本架构。
2.1千兆以太网标准
千兆以太网是建立在以太网标准基础之上的技术，它和现在已经大量使
用的标准以太网（10Mbps）以及百兆以太网（100Mbps）技术一样，都使
用以太网所定义的技术规范，比如：CSMA/CD协议、以太网帧、全双工、
流量控制以及IEEE802.3标准中所定义的管理对象等[6]。同时，千兆以太网
作为以太网络的一个组成部分，还支持流量管理技术，使得它提供的服务
质量能得到保证，这些技术规范包括IEEE802.1P第二层优先级、第三层优
先级的QoS编码位、特别服务和资源预留协议(RSVP)。目前，千兆以太网
已经发展成为主流网络技术，大量的网络工作人员和普通用户从中受益不
浅.
以太网的官方标准为IEEE802.3，IEEE802.3工作组有数百名工作人员
从事千兆以太网标准的制定，他们来自十几家生产网络产品的公司，力图
将以太网的速度提高到1000Mbps以上。1996年7月，IEEE成立了802.3z
千兆以太网特别工作组，这一工作组负责开发1000Mbps千兆以太网标准。1997年1月，通过了IEEE802.3z第一版草案；1997年2月3日，IEEE确
定了千兆以太网的核心技术，1998年6月正式通过千兆以太网标准IEEE802.3z。1999年6月，正式通过了IEEE802.3ab标准（即1000Base-T），
至此可以将平常使用的双绞线用于千兆以太网中。
图2.1给出了IEEE802.3z中千兆位技术层次模型和OSI7层模型之间的
相互关系。
6基于FPGA的千兆以太网设计
图2.1 802.3z10/100/1000MbpsDTE层次模型
IEEE802.3z标准任务组的首要目标之一就是保持与现在的10Mbps和100Mbps标准的兼容性。从图2.1可以看出，在结构上百/千兆以太网的差别并不大，仅从百兆以太网的4位并行MII接口变为8位并行的GMII接口；二者的自动协商接口有所不同，百兆以太网中的协商功能位于PMD子层之下，而千兆以太网则融合在PCS子层之中；与十兆以太网相比，百/千兆以太网都使用并行的介质无关接口取代十兆以太网的串行AUI接口[7]。另外，千兆以太网物理介质接入子层PMA的上下界面分别为10比特的并行和串行接口，因此PMA需完成串/并接口间的转换。
根据千兆以太网标准的定义，千兆以太网可以支持多种连接媒体和大范围的连接距离。按照传输介质的不同，千兆以太网可分为以下4种：
1.1000BASE-LX：基于1300nm的单模光纤标准，使用8B/10B编解码方
式，最大传输距离为5000米。
2.1000BASE-SX：基于780nm的多模光纤标准，使用8B/10B编解码方
式，最大传输距离为300米到500米。
3.1000BASE-CX：基于铜缆的标准，使用8B/10B编解码方式，最大传输
距离为25米。
4.1000BASE-T：使用非屏蔽双绞线，使用1000BASE-T铜物理层Copper
PHY编码解码方式，最大传输距离为100米。
第二章千兆以太网理论基础7 2.2介质访问控制（MAC）
2.2.1半双工MAC
传统以太网总是使用半双工MAC。半双工系统双向通信的效率受到半
双工信道上通信方向快速变化的影响。在以太网环境中，每个站可以迅速
判断是否可以发送帧，即半双工LAN利用了每个站的分布处理能力。然而，
将以太网MAC算法扩展到支持千兆速率会阻碍半双工模式下的有效操作。
当仲裁时间（最坏情况下等于往返延时）达到或超过一个典型帧的传送时
间时，算法的效率就有问题了。
MAC算法的目的是为了使站能够确定谁能在一个共享物理信道上传送
数据[8]。以太网使用了一个分布式算法称为载波侦听、带冲突检测的多路
访问（CSMA/CD：Carrier Sense，Multiple Access/Collision Detect）。图2.2
显示了该算法的一个简化流程图。
图2.2以太网MAC流程（传统半双工操作）
8基于FPGA的千兆以太网设计
半双工模式下的帧传送：在发送数据前，它首先要监听物理信道是否处于忙状态，只有侦听到信道上没有其他的站在使用时，才会发送帧。每次传送结束后，站必须等待一段时间（一个帧间隙，Interframe Gap），使物理信道有一段稳定时间后，站才开始其传送。如果同时有多个站的队列中有待发帧，在经过载波侦听和帧间隙后，每个站都试图发送，结果就会产生冲突。当发生冲突时，所有相关的站都继续发送一段时间以保证让所有的站都能发现冲突，这个过程叫堵塞。堵塞后，每个站需要等待一个随机时间，这个过程叫后退。后退以后，站从头开始处理并尝试重新发送帧。
但是，在千兆以太网中会碰到一个问题。在10Mbps和100Mbps以太网系统中，最小帧长度被设置成等于网络最大往返传播延时，即最小帧长和时隙是相同的值：512比特（64字节），不包括前导码和物理层负载[9]。由于512比特时间是51.2μs，根据10Mbps以太网使用的电缆类型，其布线长度可以达到2到3km这一量级。如果保持512比特最小帧长而不做其他算法改变的话，将速率从10Mbps提高到100Mbps再到1000Mbps，为了使CSMA/CD正常工作，网络的覆盖范围将下降到200m（100Mbps）和20m （1000Mbps）的量级。这仅仅能在一个配线间内互连设备，对于实际应用的这种网络尺寸是不切实际的。由于升级到千兆网络以太网需要支持可实用的网络规模，同时出于维持最小帧长向后兼容性的考虑，必须对MAC 算法做出改进。在IEEE802.3z标准中引入了载波扩展和帧突发的概念用来解决这个问题，这个解决方案有如下三个基本内容：
（1）从软件接口（设备驱动）角度看，仍保持512比特最小的帧。在移植到千兆速率时，这可避免修改驱动程序设计和现有的协议栈。
（2）修改MAC算法，使用一个称为载波扩展的机制，从物理信道角度看帧已被人为扩展了，短帧看起来变长了。这使千兆以太网能继续支持相同的布线拓扑（从配线间起半径100m），而不增加帧数据部分的最小长度。
（3）为短帧传送方提供可供选择的性能增强功能，称为帧突发。使用这种技术在传送大量短帧时，因加入载波扩展引起的效率损失对网络的性能没有明显的下降。
第二章千兆以太网理论基础9 2.2.2全双工MAC
全双工MAC操作意味着信道是专用的，这样前面讨论的关于半双工操
作的所有复杂问题都不用考虑了。在全双工模式下，千兆以太网没有必要
使用载波扩展，只有在使短帧传送能持续足够长的时间以便CSMA/CD算
法能正确地仲裁信道时，载波扩展才是必需的。同样，全双工千兆以太网
也没有必要使用帧突发，当站可在任意时间发送一个帧，也可在任意时间
从物理信道接收帧。因为使用专用信道，站甚至可以根据自己的意愿进行
发送和接收帧操作。
但是，全双式MAC不会为收到的流量推迟发送，也不会检测冲突、阻
塞、放弃、后退或重新调度发送。在全双工交换网络中，如果多个端口向
一个输出端口进行发送，那么将发生缓冲区溢出，在这种情况下数据包将
被丢弃，因此需要一种流量控制的策略来避免这种错误的发生。IEEE802.3z
已经规定了一种用于点对点全双工链路的流量控制机制，称为基于Pause
帧的流量控制[10].
（1）暂停（Pause）控制帧
在传统以太网系统中，802.3的MAC协议只定义了数据帧，没有控制
帧，数据帧的绝大部分内容都被MAC子层交给上一层处理。802.3x定义
了一种控制帧—暂停（Pause）帧用于全双工工作方式的一对站点、中间设
备之间或工作站与中间设备之间交换流控数据，Pause帧的格式如图2.3所
示。
图2.3Pause帧格式及各字段定义
（2）使用Pause帧进行流量控制的流程
10基于FPGA的千兆以太网设计
图2.4 Pause帧流量控制：事件序列
使用Pause帧进行流量控制，是基于一种事件序列的方式来完成的。当某个被拥塞实体向发送源发出一个Pause帧时，发送源在停止发送新的帧之前要经过一段时间，这段等待时间由图2.4中所示的几部分构成。从图中可以看出，如果端站点在收到Pause帧时正好开始发送一个最大长度帧，将产生最大等待时间。
(3)流量控制策略
虽然IEEE802.3x定义了用于点到点流量控制的机制，但是何时或在什么情况下启动流量控制以及使用多长时间，却完全取决了供应商或用户。根据实现的复杂度可以使用多种不同的策略。在交换设备中使用的流量控制策略主要有3种：基于缓存空间的流量控制；基于发送权的流量控制；基于速率的流量控制。
其中，基于速率的流量控制有很多优点，这也是平常网卡设置流量控制时使用的一种策略，下面简要说明下它的原理。当使用基于速率的流量控制策略时，端站点可以通过调整帧间间隔（IFG）来以较快或较慢的速度发送帧。当不存在拥塞时，交换机可以通知站点以最小的IFG，即以最大速率发送帧。当交换机检测到拥塞时，它将发送一个带有新的IFG的流量控制帧，接着端站点就将以修改后的IFG发送帧。不同速率的IFG应预先定义好，取决于复杂度，可以定义好几个级别的拥塞，用来满足不同情况下的流量控制。
2.3介质无关接口（MII）
以太网的每个数据率上都有多种介质类型。为支持同轴电缆、双绞线和光纤，每种以太网系统在控制器设备（如网络接口控制器或NIC）和物理
第二章千兆以太网理论基础11层连接设备（如收发器）之间加入了（至少在逻辑上）一个标准接口[11]。
这可使控制器制造商能独立地制造他们的设备，同时保持了灵活性，可让
终端用户选择其喜欢的介质。这个接口点正是介质无关接口，三种以太网
数据率的每一个都定义了一个这种接口。十兆以太网向百兆以太网过渡时，
引入了4位的介质无关接口MII，取代了AUI的串行接口。从百兆向千兆
以太网过渡时引入了一个新的千兆位介质无关接口（GMII），它是快速以
太网MII的逻辑扩展，保留了部分MII接口信号。两种设计的主要差别在
于接口宽度（字节宽与半字节宽）以及时钟频率（125MHz与25MHz）。GMII中的数据通路宽度被设计为8位而不是半位元组宽度。每个时钟周期
内数据以1ocset/sec的速率通过GMII，因此为了获得1000Mbps的数据速
率，发送和接收时钟必须工作在125MHz。由于GMII接口也可以工作在
10Mbps和100Mbps，所以相应的时钟分别为2.5MHz和25MHz，但是并不
需要支持所有三种数据速度，PHY必须通过站点管理实体来声明自己所支
持的速率。当然，以10Mbps和100Mbps速度工作的GMII等同于MII。
2.3.1GMII接口信号定义
GMII接口的数据结构符合IEEE以太网标准，其接口定义见IEEE802.3-2000。GMII接口可分为MAC模式和PHY模式，一般说来MAC
和PHY对接，但是MAC和MAC也是可以对接的，图2.5为MAC与PHY
的接口连接图。
12基于FPGA的千兆以太网设计
图2.5 GMII接口连接图
在GMII接口中，它是用8根数据线来传送数据的，发送参考时钟GTX_CLK 和接收参考时钟RX_CLK的频率均为125MHz（1000Mbps/8=125MHz）。GMII接口主要包括四个部分：一是从MAC层到物理层的发送数据接口，二是从物理层到MAC层的接收数据接口，三是从物理层到MAC层的状态指示信号，四是MAC层和物理层之间传送控制和状态信息的MDIO接口。GMII的接口信号在表2.1中列举出。
表2.1GMII接口信号定义
描述同步于
信号名称方向（相对于
控制器）
发送器GTX_CLK Output 吉比特TX
信号的时钟
信号（125
MHz）
TXD[0:7] Output 被发送数据GTX_CLK
GTX_CLK TX_ER Output 发送器错误
（用于破坏
一个数据包）
TX_EN Output 发送器使能GTX_CLK
第二章千兆以太网理论基础13
信号
接收器RX_CLK Input 接收时钟信
号（从收到的
数据中提
取，因此与
GTX_CLK
无关联）
RXD[0:7] Input 接收数据RX_CLK
RX_ER Input 接收数据出
RX_CLK
错指示
RX_CLK
RX_DV Input 接收数据有
效指示
异步
网络状态COL Input 冲突检测（仅
用于半双工
状态）
CRS Input 信道激活的
异步
指示，侦听到
接收信号或
传送信号（仅
用于半双工
状态）
管理配置MDC Output 配置接口时
钟
MDIO I/O 配置接口I/O MDC
注:
(1)时钟信号GTX_CLK对于MAC来说，此时是Output信号；而对于PHY来说,此时是Input信号。
(2)在千兆速率下，GMII向PHY提供GTX_CLK信号，TXD、TXEN、
14基于FPGA的千兆以太网设计
TXER信14千兆网络通信系统的FPGA设计实现号与此时钟信号同步。PHY端在信号的上升沿采样，GTX_CLK由MAC驱动。GTX_CLK的时钟频率是数据传输速率的12.5倍，即125MHz。否则，在10/100Mbps速率下，PHY提供TX_CLK时钟信号，其它信号与此信号同步，其工作频率为25MHz（100Mbps网络）或2.5MHz（10Mbps网络）。
（3）同样的，RX_CLK与TX_CLK一样具有相同的要求，所不同的为它是RX_DV，RXD和RX_ER（信号方向是从PHY到RS）的参考时钟，MAC端在时钟的上升沿采样。RX_CLK是由PHY驱动，而PHY可能从接收到的数据中提取时钟RX_CLK，也有可能由一个名义上的参考时钟（TX_CLK）来驱动RX_CLK。
（4）管理配置接口控制PHY的特性。该接口有32个寄存器地址，每个寄存器地址16位。其中前16个已经在“IEEE802.3-2000，22.2.4Management Functions”中规定了用途，其余的则根据各器件自己指定。
2.3.2GMII接口时序特性
在GMII接口中,TX通道参考时钟是GTX_CLK，RX通道参考时钟是RX_CLK，IEEE802.3-2005定义了它们之间的关系，如图2.6中所示。
图2.6 GMII接口信号时序要求
由图2.6可知，标准只定义了TX通道中接收端的Setup时间和Hold时间，即只对TX通道上PHY这一侧的接收特性作了定义，而对TX通道MAC那一侧的发送特性并没有定义。对于器件制造商而言，可对TX通道
第二章千兆以太网理论基础15一侧的MAC的发送特性作适当调整，只要最终的时序满足TX通道上PHY
这一侧的接收特性就可以[12]。对RX通道也是同样的道理，器件制造商可
对RX通道那一侧的PHY的发送特性作适当调整，只要最终的时序满足
RX通道上MAC这一侧的接收特性就可以。
GMII接口的发送时序如图2.7所示，接收时序如图2.8所示。
图2.7GMII信号发送时序
图2.8GMII信号接收时序
2.3.3GMII的管理MDIO接口
GMII的管理MDIO接口，在硬件设计上同MII的管理MDIO接口是一
样的。MDIO接口包括两根信号线：MDC和MDIO，通过它，MAC层或
其它控制芯片可以访问物理层芯片的寄存器，并通过这些寄存器来对物理
层芯片进行控制和管理。
MDIO管理接口的两根信号信解释如下：
MDC：管理接口的时钟，它是一个非周期信号，信号的最小周期（实
际是正电平时间和负电平时间之和）为400ns，最小正电平时间和负电平时
间为160ns，最大的正负电平时间无限制。它与TX_CLK和RX_CLK无任
何关系。
16基于FPGA的千兆以太网设计
MDIO：是一根双向的数据线，用来传送MAC层的控制信息和物理层的状态信息。MDIO数据与MDC时钟同步，在MDC上升沿有效。
MDIO管理接口的数据帧结构顺序如表2.2：
表2.2MDIO管理接口的数据帧结构
Management Frame Fields
PR E S
T
O
P
PHYA
D
REGA
D
T
A
DATA IDL
E
REA D 1…
1
1
10 AAA
AA
RRRR
R
Z
DDDDDDDDDDDD
DDDD
Z
WRI TE 1…
1
1
01 AAA
AA
RRRR
R
1
DDDDDDDDDDDD
DDDD
Z
其中，各个数据域的含义如下：
PRE：帧前缀域，为32个连续“1”比特，这个帧前缀域并不是必要的，某些物理层芯片的MDIO操作就没有这个域。
ST：帧开始标志，出现“01”比特表示帧结构开始。
OP：帧操作码，比特“10”表示此帧为一读操作帧，比特“01”表示此帧为一写操作帧。
PHYAD：物理层芯片的地址，5个比特，每个芯片都把自己的地址与这5个比特进行比较，若匹配则响应后面的操作，若不匹配，则忽略掉后面的操作。
REGAD：用来选择物理层芯片的32个寄存器中的某个寄存器的地址。
TA：状态转换域，若为读操作，则第一比特时MDIO为高阻态，第二比特时由物理层芯片使MDIO置“0”。若为写操作，则MDIO仍由MAC层芯片控制，其连续输出“10”两个比特。
DATA：帧的寄存器的数据域，16比特，若为读操作，则为物理层送到MAC层的数据，若为写操作，则为MAC层送到物理层的数据。
IDLE：帧结束后的空闲状态，此时MDIO无源驱动，处于高阻状态，但一般用上拉电阻使其处在高电平，即MDIO引脚需要上拉电阻。
(完整版)基于FPGA的智能交通灯的设计毕业设计
目录 摘要 ............................................................. I 1 前言 (1) 2 交通红绿灯控制电路的发展与技术现状 (2) 2.1 交通控制系统以及交通红绿灯控制电路的发展现状 (2) 2.2 智能交通红绿灯控制电路技术的现状 (3) 3 VHDL、FPGA、Quartus ii简介 (5) 3.1 VHDL简介 (5) 3.1.1 VHDL简介 (5) 3.1.2 VHDL语言的特点 (6) 3.2 FPGA简介 (8) 3.2.1 PLD器件的设计特点 (8) 3.2.2 FPGA的基本结构 (10) 3.2.3 采用FPGA设计逻辑电路的优点 (11) 3.3 Quartus II 的简介 (12) 4 具体方案论证与设计 (13) 4.1 具体方案论证 (13) 4.2系统算法设计 (15) 4.3 具体电路原理图 (16) 4.4 电路仿真图 (16) 5 实验结果 (17) 总结 (18) 参考文献 ......................................... 错误！未定义书签。附录： .. (19)
基于FPGA的十字路口交通信号灯 摘要 本文主要介绍十字路口交通灯控制器的设计。首先，介绍交通控制系统以及交通红绿灯控制电路的发展现状；然后采用硬件描述语言进行的交通灯控制器设计。重点介绍了控制系统各部分的设计，以及各个模块之间的同步处理。为了克服交通信号灯控制系统传统设计方法的弊端,更加适应城镇交通现状,利用VHDL语言、采用层次化混合输入方式,设计了具有3种信号灯和倒计时显示器的交通信号灯控制系统,在 QuartusⅡ下进行仿真,并下载到FPGA中制作成实际的硬件电路进行了模拟运行.使用该方法设计的交通灯控制系统电路简单、运行可靠、易于实现,可实现对交通信号的控制和显示功能。 关键词 FPGA;QUARTUS ii;HDPLD；十字路口交通灯控制器; Based on FPGA intersection traffic lights Abstract This paper describes the design of intersection traffic signal controller.First, the introduction of traffic control systems and traffic light control circuit of the development status; then using language designed for the traffic light controller.Focus on various parts of the control system
基于FPGA的多功能数据选择器设计与实现
基于FPGA的多功能数据选择器设计与实现 章军海201022020671 [摘要]传统的数字系统设计采用搭积木式的方法来进行设计，缺乏设计的灵活性。随着可编程逻辑器件(PLD)的出现，传统设计的缺点得以弥补，基于PLD的数字系统设计具有很好的灵活性，便于电路系统的修改与调试。本文采用自顶向下的层次化设计思想，基于FPGA设计了一种多功能数据选择器，实现了逻辑单元可编程、I/O单元可编程和连线可编程功能，并给出了本设计各个层次的原理图和仿真时序图；本文还基于一定的假设，对本设计的速度和资源占用的性能进行了优化。 [关键词]层次化设计;EDA;自顶向下；最大时延 0引言： 在现代数字系统的设计中，EDA(电子设计自动化)技术已经成为一种普遍的工具。基于EDA技术的设计中，通常有两种设计思想，一种是自顶向下的设计思想，一种是自底向上的设计思想[1]。其中，自顶向下的设计采用层次化设计思想，更加符合人们的思维习惯，也容易使设计者对复杂系统进行合理的划分与不断的优化，因此是目前设计思想的主流。基于层次化设计思想，实现逻辑单元、I/O单元和连线可编程可以提高资源的利用效率，并且可以简化数字系统的调试过程，便于复杂数字系统的设计[2][3]。 1系统原理图构架设计 1.1系统整体设计原理 本设计用于实现数据选择器和数据分配器及其复用的I/O端口和连线的可编程却换，提高系统的资源利用效率。系统顶层原理框图如图1所示，系统拥有两个地址选择端口a0、a1，一个功能选择端口ctr，还有五路I/O复用端口。其中，地址选择端口用于决定数据选择器的数据输入端和数据分配器的数据输出端；功能选择端口用于切换数据选择器和数据分配器，以及相应的I/O端口和连线；I/O复用端口数据的输入和输出，其功能表如表一所示。 图1顶层模块原理图 表一顶层系统功能表
基于FPGA下的交通灯控制器设计
引言 随着城乡的经济发展，车辆的数量在迅速的增加，交通阻塞的问题已经严重影响了人们的出行。 现在的社会是一个数字化程度相当高的社会，很多的系统设计师都愿意把自己的设计设计成集成电路芯片，芯片可以在实际中方便使用。随着EDA技术的发展，嵌入式通用及标准FPGA器件的呼之欲出，片上系统(SOC)已经近在咫尺。FPGA/CPLD 以其不可替代的地位及伴随而来的极具知识经济特征的IP芯片产业的崛起，正越来越受到业内人士的密切关注。FPGA就是在这样的背景下诞生的，它在数字电路中的地位也越来越高，这样迅速的发展源于它的众多特点。交通等是保障交通道路畅通和安全的重要工具，而控制器是交通灯控制的主要部分，它可以通过很多种方式来实现。在这许许多多的方法之中，使用FPGA和VHDL语言设计的交通灯控制器，比起其他的方法显得更加灵活、易于改动，并且它的设计周期性更加短。 城市中的交通事故频繁发生，威胁着人们的生命健康和工作生活，交通阻塞问题在延迟出行时间的同时，还会造成更多的空气污染和噪声污染。在这种情况下，根据每个道路的实际情况来设置交通灯，使道路更加通畅，这对构建和谐畅通的城市交通有着十分重要的意义。
第一章软件介绍 1.1 QuartusⅡ介绍 本次毕业设计是基于FPGA下的设计，FPGA是现场可编程门阵列，FPGA开发工具种类很多、智能化高、功能非常的强大。可编程QuartusⅡ是一个为逻辑器件编程提供编程环境的软件，它能够支持VHDL、Verilog HDL语言的设计。在该软件环境下，设计者可以实现程序的编写、编译、仿真、图形设计、图形的仿真等许许多多的功能。在做交通灯控制器设计时选择的编程语言是VHDL语言。 在这里简单的介绍一下QuartusⅡ的基本部分。图1-1-1是一幅启动界面的图片。在设计前需要对软件进行初步的了解，在图中已经明显的标出了每一部分的名称。 图 1-1-1 启动界面 开始设计前我们需要新建一个工程，首先要在启动界面上的菜单栏中找到File，单击它选择它下拉菜单中的“New Project Wizard”时会出现图1-1-2所显示的对话框，把项目名称按照需要填好后单击Next，便会进入图 1-1-3 显示的界面。
基于FPGA的脉冲发生器的设计
【基础?应用】 基于FP GA 的脉冲发生器的设计 ① 张 涛 (北方交通大学电子信息工程学院,北京100044)【摘 要】 以脉冲发生器为研究对象,介绍了脉冲发生器的基本原理、硬件构成和实现方法,阐述了一种基于DSP -FP G A 数字系统的PWM 控制脉冲生成方法,并给出了仿真及实测实验结果。 【关键词】 脉宽调制;脉冲发生器;可编程门阵列 1 FP G A 简介 FP G A (Field Programmable G ate Array ,可编程门阵列)是美国Xinlinx 公司推出的一种采用单元型结构的新型PLD 器件。它采用CMOS 、SRAM 工艺制作,在结构上与阵列型PLD 不同,它的内部由许多独立的可编程逻辑单元构成,各逻辑单元之间可以灵活地相互连接,具有密度高、速度快、编程灵活和可重新配置等诸多优点。FP G A 已成为当前主流的PLD 器件之一。 1.1 PLD 的主要特点 (1)缩短研制周期。 (2)降低设计成本。用PLD 来设计和改造电子产品可以大幅度地减少印制板的面积和接插件,降低装配和调试费用。 (3)提高设计灵活性和可靠性。大量分立式元器件在向印制板上装配时,往往会发生由于虚焊或接触率近似于线性增加,且线性斜率较小;肝脏中大小不同的散射源对不同频率的声波存在有不同的散射效应。 由于肝脏组织结构的非均匀性、复杂性及其各部分散射相关长度分布的不一致性,其散射谱随深度增加而衰减变化,并非完全呈线性关系,而呈现较复杂的关系变化。 ⑵肝叶边缘部分及表层区域,其结构散射近似呈瑞利散射特征;肝叶表层以下与肝叶中心之间的中间区域,其结构散射呈随机散射特征;肝叶中心区域,其结构散射呈扩散漫射特征,也有较强的反射。 ⑶利用区域结构散射特征谱,不仅可对各特征区域组织微结构作出粗略估计,而且可通过区域散射谱特征的变化,对生物软组织的生理病理变化的判断提供依据。 综上所述,利用超声散射谱分析,可为B 超的形态学图像信息诊断提供一个组织特征的信息,在临床上是有应用前景的。 参考文献 [1]Luigi Landini et al.IEEE Trans on U FFC.1990,37(5):448-456 [2]陈启敏等.声学学报.1995,Vol.21,No.4:692-699 [3]E.J.Feleppa ,et al.IEEE Annual International Conference ,EMB ,1990;12(1):337 (责任编辑:常 平) 2003年4月第19卷第2期 武警工程学院学报JOURNAL OF EN GG COLL EGE OF ARMED POL ICE FORCE Apr.2003Vol.19No.2 ①收稿日期:2002-12-06作者简介:张涛(1968.07-),1994年毕业于西安交通大学工业电器自动化专业,现在北方交通大学电子信息工程学院电子与信息工程专业攻读硕士学位。
通过Verilog实现交通灯设计实验报告
电子科技大学 实 验 报 告 一、实验室名称：虚拟仪器实验室 二、实验项目名称：交通灯设计实验 三、实验学时：4学时 四、实验原理
假设交通灯处于南北和东西两条大街的“十”字路口，如图1所示。用FPGA 开发板的LED 灯来模拟红、黄、绿3种颜色信号，并按一定顺序、时延来点亮LED ，如图2所示。图3给出了交通灯的状态转移图。设计使用频率为1Hz 的时钟来驱动电路（注1：仿真时采用1MHz 的时钟来驱动电路），则停留1个时钟可得到1S 的延时，类似停留3个时钟可得到3S 的延时，停留15个时钟可得到15S 的延时（注2：开发板工作时钟为50MHz ）。 北 南 西东 图1. 六个彩色LED 可以表示一组交通信号灯 图2. 交通灯状态 南北 东西 红 黄 绿 红 黄 绿 S0 1 0 0 0 0 1 S1 1 0 0 0 1 0 S2 1 0 0 1 0 0 S3 0 0 1 1 0 0 S4 0 1 0 1 0 0 S5 1 0 0 1 0 0
图3. 交通灯的状态转移图 顶层模块 时钟分频模块状态机跳转模块 图4. 交通灯的原理框图 五、实验目的 本实验是有限状态机的典型综合实验，掌握如何使用状态转移图来定义Mealy状态机和Moore状态机，熟悉利用HDL代码输入方式进行电路的设计和仿真的流程，掌握Verilog语言的基本语法。并通过一个交通灯的设计掌握利用EDA软件（Xilinx ISE 13.2）进行HDL代码输入方式的电子线路设计与仿真的详细流程。。 六、实验内容 在Xilinx ISE 13.2上完成交通灯设计，输入设计文件，生成二进制码流文件下载到FPGA开发板上进行验证。 七、实验器材（设备、元器件）
基于FPGA的模拟IIC接口设计与实现
研究生课程论文 课程名称基于FPGA的模拟IIC接口设计与实现授课学期2012 学年至2013 学年第一学期学院电子工程学院 专业电子与通信工程 学号2012011603 姓名 任课教师 交稿日期2013.01.10 成绩 阅读教师签名 日期 广西师范大学研究生学院制
基于FPGA的模拟I2C接口设计与实现 摘要：本文论述了I2C总线的基本协议，以及基于FPGA 的模拟I2C 总线接口模块的设计,在QuartusII软件中用Verilog HDL语言编写了部分I2C总线接口功能的程序代码，生成原理图模块。并连接好各个模块，进行了时序仿真。最后，下载到FPGA的板运行测试。 关键词：I2C 接口FPGA Verilog 1课题研究意义、现状及应用分析 目前市场上主流的嵌入式设备主要是微处理器、DSP等，但FPGA 以其独有的高抗干扰性、高安全性正在逐步取得开发公司的青睐，在FPGA上开发I2C势在必行。并且利用EDA 工具设计芯片实现系统的功能，已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发展。模块化的设计思想在软件设计过程中越来越被重视。I2C总线是Philips 公司推出的双向两线串行通讯标准，具有接口线少、通讯效率高等特点。因此，基于FPGA的I2C总线设计有着广泛的应用前景。
2课题总体方案设计及功能模块介绍 本设计主要分三大模块，分别是I2C 总线接口模块、按键输入控制模块、数码管显示模块。I2C总线模块集成了I2C协议用于和总线相接EEPROM的通信；按键输入控制模块用于控制I2C模块的页读、页写、字节读、字节写功能；数码管显示模块用于显示通过I2C总线读取EEPROM中的数据。 3I2C接口设计原理 I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10 Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。 3.1总线的构成 I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都
基于fpga的eeprom设计
二线制I2C CMOS 串行EEPROM 的FPGA设计 姓名：钱大成 学号：080230114 院系：物理院电子系 2011年1月1日
一、课程设计摘要： （1）背景知识： A、基本介绍： 二线制I2C CMOS 串行EEPROM AT24C02/4/8/16 是一种采用CMOS 工艺制成的串行可用电擦除可编程只读存储器。 B、I2C （Inter Integrated Circuit）总线特征介绍： I2C 双向二线制串行总线协议定义如下： 只有在总线处于“非忙”状态时，数据传输才能被初始化。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。图1 是被定义的总线状态。· ①总线非忙状态（A 段） 数据线SDA 和时钟线 SCL 都保持高电平。 ②启动数据传输（B 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号后，其它的命令才有效。
③停止数据传输（C 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由低电平变为高电平的上升沿被认为是“停止”信号。随着“停在”信号出现，所有的外部操作都结束。 ④数据有效（D 段） 在出现“启动”信号以后，在时钟线（SCL）为高电平状态时数据线是稳定的，这时数据线的状态就要传送的数据。数据线（SDA）上的数据的改变必须在时钟线为低电平期间完成，每位数据占用一个时钟脉冲。每个数传输都是由“启动”信号开始，结束于“停止”信号。 ⑤应答信号 每个正在接收数据的EEPROM 在接到一个字节的数据后，通常需要发出一个应答信号。而每个正在发送数据的EEPROM 在发出一个字节的数据后，通常需要接收一个应答信号。EEPROM 读写控制器必须产生一个与这个应答位相联系的额外的时钟脉冲。在EEPROM 的读操作中，EEPROM 读写控制器对EEPROM 完成的最后一个字节不产生应答位，但是应该给EEPROM 一个结束信号。 C、3. 二线制I2C CMOS 串行EEPROM读写操作 ① EEPROM 的写操作（字节编程方式） 所谓EEPROM 的写操作（字节编程方式）就是通过读写控制器把一个字节数据发送到EEPROM 中指定地址的存储单元。其过程如下：EEPROM 读写控制器发出“启动”信号后，紧跟着送4 位I2C 总线器件特征编码1010 和3 位EEPROM 芯片地址/页地址XXX 以及写状态的R/W 位(=0)，到总线上。这一字节表示在接收到被寻址的EEPROM 产生的一个应答位后，读写控制器将跟着发
基于FPGA的交通灯课程设计报告
总体设计要求和技术要点 1.任务及要求 （1）设计一个交通信号灯控制器，由一条主干道和一条支干道汇合成十字路口，在每个入口处设置红、绿、黄三色信号灯，红灯亮禁止通行，绿灯亮允许通行，黄灯亮则给行驶中的车辆有时间停在禁行线外。 （2）红、绿、黄发光二极管作信号灯，用传感器或逻辑开关作检测车辆是否到来的信号。 （3）主干道处于常允许通行的状态，支干道有车来时才允许通行。主干道亮绿灯时，支干道亮红灯；支干道亮绿灯时，主干道亮红灯。 （4）主、支干道均有车时，两者交替允许通行，主干道每次放行45秒，支干道每次放行25秒，设立45秒、25秒计时、显示电路。 （5）在每次由绿灯亮到红灯亮的转换过程中，要亮5秒黄灯作为过渡，使行驶中的车辆有时间停到禁行线外，设立5秒计时、显示电路。 （6）按《湖南涉外经济学院课程设计管理办法》要求提交课程设计报告。 工作内容及时间进度安排 第17周：周1---周2 ：立题、论证方案设计 周3---周5 ：程序设计与调试 第18周：周1---周3 ：硬件调试与测试、撰写课程设计报告 周4---周5 ：验收答辩 课程设计成果 1．与设计内容对应的软件程序 2．课程设计总结报告
摘要 本实验为自主选题设计实验，实验选择具有倒计时显示功能的红黄绿三色交通设计，实验中采用VHDL 作为设计功能描述语言，选用Altera公司的EP1K30144-PIN TQFP最为主控芯片，实验报告中简要介绍了FPGA器件，并给出了设计原理图，详细的介绍了交通灯的设计流程，实验报告中还附有实验代码实验结果照片图。 Abstract This experiment designed for independent choice experiment, experiment choice which has the function of the countdown display red yellow green traffic design, description language (VHDL as design function is applied in the experiments, the most main control chip select MAX II EPM240T100C5 Altera company, experiment report, this paper briefly introduces the MAX II device series, and gives the design diagram, detailed introduces the traffic lights of the design process, the experiment report with the code results photo graph.
基于FPGA芯片的最小系统设计
黑龙江大学本科生 毕业论文（设计）档案编码： 学院：电子工程学院 专业：电子信息工程 年级：2007 学生姓名：王国凯 毕业论文题目：基于FPGA 的电梯自动控制 系统设计
摘要 本文在介绍了在当前国内外信息技术高速发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成电路系统到广泛地应用单片机，直至今天FPGA 在系统设计中的应用，电子设计技术已迈人了一个全新的阶段。FPGA 利用它的现场可编程特性，将原来的电路板级产品集成为芯片级产品，缩小体积，缩短系统研制周期，方便系统升级，具有容量大、逻辑功能强，提高系统的稳定性，而且兼有高速、高可靠性。越来越多的电子设计人员使用芯片进行电子系统的设计,通过基于FPGA 电梯系统开发设计，说明了FAPG 芯片研究的动机和研究意义。 关键词 FPGA；电梯系统；FLEX10K；JTAG；模块设计
Ab s t ract This paper introduces the rapid development of information technology around the world today. Digitalized electronic systems have become the trend. From the traditional application of small and medium-chip circuitry to Microcontroller and FPGA application in system design, electronic design technology is stepping into a new field. By using its field programmable features, FPGA changes the original circuit board-level products to the chip-level integration products. Now FPGA has advantages of reduced the size, shorten development cycle, facilitated in system upgrades, highly capacity, strong logic functions, stable system and high speed. More and more electronic designers use FPGA to design electronic systems. This paper shows the motivation and significance of designing by FPGA through the elevator FPGA system design. Ke ywo r d FPGA; Mini-System; FLEX10K; JTAG；Module design
基于FPGA的交通灯设计说明
交通信号灯控制器
目录 第一章系统设计 1.1设计要求 (3) 1.2 方案比较 (3) 1.3方案论证 (3) 1.3.1总体思路 (4) 1.3.2设计方案 (5) 第二章单元电路设计 2.1 4位二进制计数器 (6) 2.2 两位二进制计数器 (6) 2.3定时时间到检测电路 (6) 2.4红黄绿灯输出控制电路 (6) 2.5计时器 (6) 第三章软件设计 3.1用VHDL编写程序 (6) 3.2 程序流程 (7) 3.3程序清单及仿真 (7) 第四章系统测试 (7) 第五章结论 (8) 参考文献 (9) 附录 (10)
0 引言 随着经济的飞速发展，现代化交通管理成了当今的热点问题。一个完善的交通控制功能,可使混乱的交通变得井然有序，从而保障了人们的正常外出。本系统通过设计一交通信号灯控制器,达到交通控制的目的。除实现交通灯基本的控制功能外，系统还可显示该灯本次距灯灭所剩的时间，具有更完善的控制功能,使行人提前做好起、停准备，具有更强的实用性。 第1章 系统设计 1.1设计要求 (1) 交通灯从绿变红时，有4秒黄灯亮的间隔时间。 (2) 交通灯红变绿是直接进行的，没有间隔时间。 (3) 主干道上的绿灯时间为20秒，支干道的绿灯时间为10秒。 (4) 在任意时间,显示每个状态到该状态结束所需要的时间。 1.2方案比较 要实现对交通灯的控制，有很多的方案可供选择。 方案一：由两块CMOS 集成电路完成定时和序列控制功能，三只双向晶体管完成实际的电源切换功能。电路中采用10V 负电源（可由市电电压经降压、整流、滤波、稳压而得）、CD4049集成电路、计数器CD4017等器件。其中双向晶闸管选用400V 、4A 的，二极管选用BY127型和1N4148型，稳压管选用10V 、1W 的。因直接使用市电工作，故在安装和使用时安全系数较低，且硬件电路复杂，所用器件多。 方案二：运用VHDL 语言分别控制分频和状态机两个模块, 即信号源经分频器分频后得到1Hz 脉冲,输出脉冲控制状态机中预置四个状态的循环,从而达到交通控制作用.该方案电路结构简单,使用器件少,易于安装和使用.但不宜于电路扩展,适用围小,应用不广泛. 方案三：采用VHDL 语言输入的方式实现交通信号灯控制器，并灵活运用了通用元件CBU14和CBU12作为4位二进制计数器和两位二进制计数器，简化了硬件电路，同时也给调试、维护和功能的扩展、性能的提高带来了极大的方便。 分析以上三种方案的优缺点，显然第三种方案具有更大的优越性、灵活性，所以采用第三种方案进行设计。 1.3 方案论证 1.3.1 总体思路 系统交通管理示意图如图1.3.1. 主干道 支干道 图1.3.1 路口交通管理示意图 由此可得出交通信号灯A 、B 、C 、D 的4种状态:
基于FPGA的交通灯(verilog)
基于同步FSM交通信号控制器 试验目的 1、进一步熟悉FSM原理； 2、交通信号控制逻辑的抽象建模方法； 3、掌握同步有限状态机的置位与复位方法； 3、掌握编写可综合的FSM一般指导原则； 试验原理 Verilog HDL和VHDL亍为描述用于综合还只有十年的历史，可综合风格的VerilogHDL和VHD啲语法只是它们各自语言的一个子集；HDL的可综合性研究近年来非常活跃，可综合子集的国际标准目前尚未最后形成，因此，各厂商的综合器所支持的HDL子集也略有不同；对于有关可综合的VerilogHDL的内容我们只着重于介绍RTL算法级和门级结构的描述；把一个时序逻辑抽象成一个同步有限状态机是设计可综合VerilogHDL 模块的关键。有限状态机是设计各种时序逻辑电路的关键。具体的有限状态机的原理可以参看试验七有关原理的介绍。下面介绍一般的可综合有限状态机的编写原则 每个always 块只能有一个事件控制@(event_expression) ，而且要紧跟在 always 关键字后面； always 可以表示时序逻辑或者组合逻辑；也可以用always 块既表示电平敏感的锁存器又同时表示组合逻辑； 带有posedge或negedge关键字的事件表达式表示边沿触发的时序逻辑，没有posedge或negedge关键字的表示组合逻辑或者电平敏感的锁存器，或者两者都表示； 每个表示时序的always 块只能由一个时钟跳变沿触发，置位和复位最好也由该始终跳变沿触发； 每个在always 块中赋值的信号必须定义为reg 类型或者整型； Always 块中应该避免组合反馈回路； 实验步骤和实验内容 1、本试验交通信号控制灯的逻辑关系该交通信号灯控制器用于控制一条主干道与一 条乡村公路的交叉口的交通 ( 如图8-1 所示) ，它必须具有下面的功能；由于主干道上来往的车辆较多，因此控制主干道的交通信号灯具有最高优先级，在默认情况下，主干道的绿灯点亮；乡村公路间断性地有车经过，有车来时乡村公路的交通灯必须变为绿灯，只需维持一段足够的时间，以便让车通过。只要乡村公路上不再有车辆，那么乡村公路上的绿灯马上变为黄灯，然后变为红灯；同时，主干道上的绿灯重新点亮；一传感器用于监视乡村公路上是否有车等待，它向控制器输入信号X；如果X=1，则
FPGA设计方案
FPGA课程设计 题目：全天候温度纪录仪的设计与FPGA实现 姓名： 学号： 院系：信息科学与工程学院 专业：计算机技术
摘要 本设计有效的克服了传统的数字温度计的缺点，采用自上而下的设计思路，绘制出了系统结构流程图，最后又在硬件上通过对其进行调试和验证。基于FPGA在Quartus II13.0软件下应用Verilog HDL语言编写程序,采用ALTRA公司Cyclone- IV系列的EP4CE40F23I7 芯片进行了计算机仿真，并给出了相应的仿真结果。该电路能够实现很好的测温功能。 关键字：数字温度计；FPGA；Quartus II130.；Verilog HDL；EP4CE40F2317 Abstract This design effectively overcomes the traditional digital thermometer’s wea knesses and takes a top-down approach to design flow chart of system, and fi nally pass the circuits to the hardware to debug and verify it. This design is b ased on FPGA using Verilog HDL language to write program in Quartus II sof tware, adopting EP4CE40F23I7 chip of Cyclone- IV series of ALTRA company for computer simulation and at the same time showing the corresponding sim ulation result. This circuit is able to carry out excellent temperature- measurem ent function. KeyＷords:Digital thermometer；FPGA；Quartus II 13.0；Verilog HDL ；EP4CE40F2317
基于FPGA的交通灯设计报告
合肥学院综合课程设计报告 题目：基于ＦＰＧＡ的交通灯设计 专业：电子信息工程 班级：０９电子（２）班 姓名：周峰 导师： 成绩： ２０１２年１２月１１日
基于ＦＰＧＡ的交通灯设计 一：题目要求 1：主干道绿灯时，支干道红灯亮，反之亦然，两者交替允许通行。主干道每次放行40秒，支干道每次放行30秒。每次路灯亮，前10秒为左转灯亮，后5秒为黄灯亮。余下为直行灯亮、 2：能实现正常的倒计时显示功能。 3：能实现总体清零功能；计数器由初始状态开始计数，对应状态的指示灯亮。二：题目分析 1：在十字路口东西方向和南北方向各设一组左转灯、；显示的顺序为：左转灯绿灯黄灯红灯。 2：设计一个倒计时显示器。倒计时只显示总体时间。主干道左转灯、红灯、绿灯和黄灯亮的时间分别是10秒、30秒、25秒、5秒。支干道左转灯、红灯、绿灯和黄灯亮的时间分别是10秒、40秒、15秒、5秒状态表如表3-1所示：3 三：选择方案 1：方案一 在VHDL设计描述中，采用自顶向下的设计思路，该思路在自顶向下的VHDL 设计描述中，通常把整个设计的系统划分为几个模块，然后采用结构描述方式对整个系统进行描述。根据实验设计的结构功能，来确定使用哪些模块以及这些模块之间的关系。通过上面的分析，不难得知可以把交通灯控制系统划分为3个模块：时钟模块、控制模块、分频模块。 2：方案二 不采用方案一的分模块设计，直接用进程写程序。该程序由7个进程组成，进程P1将CLK信号分频后产生1秒信号，P2形成0-49的计数器，进程P3、P4用来控制的信号灯亮灭的，其中P5、P6产生数码管显示的倒数的十进制形式。进程P7实现状态转换和产生状态转换的控制信号，进而控制数码管显示。 由于方案一中使用进程会使程序变得很复杂，不易理解，所以我采用了方案二。
基于FPGA的简易的ALU设计
本科毕业设计开题报告 题目：基于FPGA的简易的ALU设计 院（系）： 班级： 姓名： 学号： 指导教师： 教师职称：讲师
xxxxx学院本科毕业设计开题报告 题目基于FPGA的简易ALU设计来源工程实际 1、研究目的和意义 从20 世纪中叶的无线电时代，到21 世纪以计算机技术为中心的智能化加信息化的现代电子时代，电子系统发生了巨大的变化。现代电子系统愈发庞大和复杂，很多应用要求能够在现场进行实时的高速运算，并对系统进行有效地控制。作为这一需求的解决方案，嵌入式计算机应用系统已成为现代电子系统的核心技术。 早期的嵌入式系统是将通用计算机经改装后嵌入到被测控对象去，实现数据采集、分析处理、状态显示、输出控制等功能。随着大规模集成电路技术的发展，中央处理器CPU、随机存取存储器RAM、只读存储器ROM、输入/输出端口I/O等主要的计算机功能部件可以集成在一块集成电路芯片上，这颗芯片就被称为单片机。与改装普通计算机相比，单片机具有性能高、速度快、体积小、价格低、稳定可靠、应用广泛、通用性强等突出优点，因此迅速成为最普及的嵌入式应用系统方案。 通常，我们要实现一些功能可以用单片机来完成，但是，用可编程逻辑FPGA同样可以实现。在计算机中，算术逻辑单元（ALU）是专门执行算术和逻辑运算的数字电路。ALU是计算机中央处理器的最重要组成部分，甚至连最小的微处理器也包含ALU作计数功能。此次我要完成的设计是基于FPGA的四位ALU算数逻辑单元设计。通过对ALU功能的拓展，来实现更快更好的运算功能，相信这一功能的实现将使运算功能更加简单、快捷、准确，从而提高我们今后的学习工作效率。 2、发展情况(文献综述) 算术逻辑单元（arithmetic logic unit，缩写ALU）是进行整数运算的结构。现阶段是用电路来实现，应用在电脑芯片中。 在计算机中，算术逻辑单元（ALU）是专门执行算术和逻辑运算的数字电路。ALU是计算机中央处理器的最重要组成部分，甚至连最小的微处理器也包含ALU作计数功能。在现代CPU和GPU处理器中已含有功能强大和复杂的ALU；一个单一元件也可能含有ALU。 1945年数学家冯诺伊曼在一篇介绍被称为EDV AC的一种新型电脑的基础构成的报告中提出ALU的概念。 早期发展：1946年，冯诺伊曼与同事合作为普林斯顿高等学习学院(IAS)设计计算机。随后IAS计算机成为后来计算机的原形。在论文中，冯诺伊曼提出他相信计算机中所需的部件，其中包括ALU。冯诺伊曼写到，ALU是计算机的必备组成部分，因为已确定计算机一定要完成基本的数学运算，包括加减乘除。于是他相信计算机应该含有专门完成此类运算的部件。 ①数字系统 ALU必须使用与数字电路其他部分使用同样的格式进行数字处理。对现代处理器而言，几乎全都使用二进制补码表示方式。早期的计算机曾使用过很多种数字系统，包括反码、符号数值码，甚至是十进制码，每一位用十个管子。以上这每一种数字系统所对应的ALU都有不同的设计，而这也影响了当前对二进制补码的优先选择，因为二进制补码能简化ALU加法和减法的运算。 ②可行性分析 绝大部分计算机指令都是由ALU执行的。ALU从寄存器中取出数据，数据经过处理将运算结果存入ALU输出寄存器中。其他部件负责在寄存器与内存间传送数据，控制单元控制着ALU，通过控制电路来告诉ALU该执行什么操作。 ③简单运算 大部分ALU都可以完成以下运算∶整数算术运算（加、减，有时还包括乘和除，不过成本
基于FPGA的交通灯设计(状态机)
基于FPGA的交通灯设计规范 一、功能描述： 本设计实现一个交通信号灯，具体功能如下： 1.异步信号复位，复位后1组为红灯亮2组为绿灯亮，数码管显示从24开始 依次递减计数 2.实现红黄绿灯的延时交替亮灭，分两组灯，1组红灯亮时，2组为黄灯，5 秒后，1组红灯亮，2组绿灯亮；25秒后，1组黄灯亮，2组红灯亮；5秒后，1组绿灯亮，2组红灯亮。如此交替重复 3.计时时间25秒、5秒显示在数码管上。分别为：从24依次递减到0，从4 依次递减到0 二、输入输出信号描述：
系统结构框图 顶层模块说明： 1、fenpin：将50MHz晶振转为1Hz作为时钟频率； 2、delay：计数延时； 3、state：指出状态转移顺序； 4、shuma：将计数延时用数码管输出显示。 设计说明： 设计分为分频、延时、状态机、数码管显示四个模块。分频，将50MHz的系统时钟转为1Hz。计数延时，让状态机能在合适的时间点进行状态切换。状态机，完成状态间的切换，输出。数码管显示，将延时模块的计时输出值转换为数码管输出显示。 状态机的输出状态信号标志flag=out[1]|out[4]，即为：判断此时的两组输出是否有黄灯亮。flag_data=flag，作为计数延时模块的输入，用状态信号标志flag_data和计数值cnt来共同控制计数模块是5秒还是25秒。 四、子模块描述： 4.1、fenpin：分频模块 1、功能描述 将实验板上的50MHz的石英晶振频率转为1Hz。 2、管脚描述
每当clock时钟上升沿来临时，内部寄存器sum从0递加，加至25000000时，对clk进行取反操作，则可得到频率为1Hz的clk时钟 4.2、delay：延时模块 1、功能描述 计数延时，让状态机能在合适的时间点进行状态切换。 用计数值和状态信号标志的与结果（cnt==0 && flag_data）来判断计数延时的初始值应为24还是4 4.3、state：状态机模块 1、功能描述 完成状态间的切换，输出。 状态信号标志flag=out[1]|out[4]。即为检测当前是否有黄灯亮。 注：out[5:3]对应1组灯的：红黄绿 out[2:0]对应2组灯的：红黄绿 4.4、shuma：数码管显示模块 1、功能描述 将延时模块的计时输出值转换为数码管输出显示。
基于FPGA的嵌入式监控系统设计
基于FPGA的嵌入式监控系统设计 来源：无线测温.testeck. 目前，图像监控系统大多采用PC和视频采集卡作为系统主要部分，基于嵌入式技术的图像监控系统设备在我国还只是起步阶段，没有成熟的产品应用。这一现状的根本原因就是我国在开发这类产品时，没有统一的开发标准和共用的开发平台，而且没有可靠的功能和性能测试标准，各个企业的开发技术力量分散，极大的影响了该类产品开发的效率和可靠性。而制造出来的产品同国外同类产品相比，功能相差太大，没有竞争力，市场基本上被国外公司所占领。因此，开发一个该类嵌入式系统势在必行。 系统总体方案 为了实现自动图像报警和图像采集，本文设计了动体检测算法，这是因为绝大多数情况下我们只对监控区域中运动的物体感兴趣，这样可以过滤掉只包含静态背景的图像，从而降低了对有限的嵌入式硬件资源的消耗。由于活动物体大多是人，而且这也是图像监控的目标，为此加入了人体信号探测器，用以辅助动体检测，以达到降低图像报警误报率的目的。本系统主要集成了图像采集、控制和存储等器件或芯片，组成了以FPGA为控制核心的实时图像监控系统。系统
的总体方案如图1所示。 图1 图像监控系统结构图 系统工作流程为：系统上电后，FPGA从外部EEPROM自动加载程序，I2C模块对CIS进行初始化工作参数配置。CIS 向FPGA输入图像数据信号，FPGA将采集的原始数据(RAW)转换成RGB格式，帧缓冲模块(Frame Buffer)每次将相邻两帧图像数据写入SDRAM，然后比较这两帧图像的差值，如果差值大于设定的阈值，并且人体探测器输出高电平，就认为检测到了外界场景的运动，系统会自动将捕获的图像输出到SD卡进行存储。图2给出了系统的工作流程。 图2 系统工作流程图 图3 电源电路原理图 系统硬件设计与实现 图像监控系统处理的数据量较大，同时还要满足实时性要
基于FPGA的SPWM设计方案
基于FPGA的SPWM设计方案 第1章绪论 1.1 SPWM介绍 PWM的全称是Pulse Width Modulation（脉冲宽度调制）。，它是通过改变输出方波的占空比来改变等效的输出电压。广泛地用于电动机调速和阀门控制，比如电动车电机调速就是使用这种方式 SPWM，即正弦脉冲宽度调制（Sinusoidal Pulse Width Modulation），就是在PWM的基础上改变了调制脉冲方式，脉冲宽度时间占空比按正弦规律排列，用SPWM波形控制逆变电路中开关器件的通断，使其输出的脉冲电压的面积与所希望输出的正弦波在相应区间内的面积相等，通过改变调制波的频率和幅值则可调节逆变电路输出电压的频率和幅值,这样输出波形经过适当的滤波可以做到正弦波输出。它广泛地用于直流交流逆变器等. 1.2 SPWM原理实现方案 1.2.1 等面积法 该方案实际上就是SPWM法原理的直接阐释，用同样数量的等幅而不等宽的矩形脉冲序列代替正弦波，然后计算各脉冲的宽度和间隔，并把这些数据存于微机中,通过查表的方式生成PWM信号控制开关器件的通断,以达到预期的目的.由于此方法是以SPWM控制的基本原理为出发点,可以准确地计算出各开关器件的通断时刻,其所得的的波形很接近正弦波,但其存在计算繁琐,数据占用内存大,不能实时控制的缺点. 1.2.2 硬件调制法 硬件调制法是为解决等面积法计算繁琐的缺点而提出的,其原理就是把所希望的波形作为调制信号,把接受调制的信号作为载波，通过对载波的调制得到所期望的PWM波形。通常采用等腰三角波作为载波，当调制信号波为正弦波时，所得到的就是SPWM波形。其实方法简单，可以用模拟电路构成三角波载波和正弦
基于FPGA的交通灯设计开题报告
西京学院 本科毕业设计(论文)开题报告题目：基于FPGA的交通灯设计 教学单位：xxx 专业：xxx 学号： xxx 姓名： xxx 指导教师：xxx xxxx年xx月 开题报告填写要求
1．开题报告作为毕业设计（论文）答辩委员会对学生答辩资格审查的依据材料之一。此报告应在指导教师指导下，由学生在毕业设计（论文）工作前期内完成，经指导教师签署意见及所在院（系）审查后生效。 2．开题报告内容必须按教务处统一设计的电子文档标准格式（可从教务处网页上下载）填写并打印（禁止打印在其它纸上后剪贴），完成后应及时交给指导教师签署意见。 3．开题报告字数应在1500字以上，参考文献应不少于15篇（不包括辞典、手册，其中外文文献2篇），文中引用参考文献处应标出文献序号，“参考文献”应按照国标GB 771至少4—87《文后参考文献著录规则》的要求书写。 4．指导教师意见和所在院（系）意见用黑墨水笔书写，并亲笔签名。 5. 年、月、日的日期一律用阿拉伯数字书写，例：“2005年11月26日”或“2005-11-26”。
1．毕业设计（论文）题目背景、研究意义及国内外相关研究情况。 1、课题背景和意义： 今年来，随着汽车数量的猛增，我国中大型城市的城市交通，正面临着严峻的考验，从而导致交通问题的日益严重，其主要表现如下：交通事故的频发，对人类生命安全造成极大威胁；交通拥堵严重，导致出行时间增加，能源消耗加大；空气污染和噪声污染程度日益增加等。日常的交通堵塞成为人们司空见惯而有不得不忍受的问题。在这种背景字儿，结合我国城市道路交通的实际情况，开发出真正适合我们自身特点的智能信号灯控制系统已经成为当前的主要任务。 和谐的城市交通具有很重要的现实意义，城市交通是城市经济生活的命脉，是衡量一个城市文明进步的标志，对于城市经济的发展和人民生活水平的提高起着十分重要的作用。作为城市交通网的重要组成部分。交叉口是道路通行能力的瓶颈和交通阻塞及事故的多发地。城市的交通拥堵，大部分是由于交叉口的通行能力不足或没有充分利用造成的，这导致车流中断、事故增多、延误严重。对交叉实行科学的管理与控制是交通控制工程的重要研究课题，是保障交叉口的交通安全和充分发挥交叉口的通行能力的重要措施，是解决城市交通问题的有效途径。所以，改变和完善我国现有的交通系统已成为当务之急。 2、国内外研究情况： 目前设计交通灯的方案有很多，有应用CPLD设计实现交通灯控制方法；有应用PLC实现对交通灯控制系统的设计；有应用单片机实现对交通灯设计的方法；还有用FPGA实现交通灯的设计；目前国内的交通灯一半设计在十字路口，在醒目位置用红、绿、黄三种颜色的指示灯，加上一个倒计时的显示计时器来控制行车，对于一般情况下的安全行车，车辆分流尚能发挥作用，但根据实际行车过程中出现的情况，还存在以下缺点：1、两车道的车辆轮流放行时间相同，在十字路口，经常一个车道为主干道，车辆较多，放行时间应长些；另一车道为副干道，车辆较少，放行时间应短些。2、两条干道的红绿时间不能随时间改变而修改。