哈工程---FPGA---可控多进制计数器与乘法器

实验二可控多进制计数器与乘法器

（设计报告）

一、实验目的

1、学会用中规模十进制计数器和适当门电路设计一个可控的多进制计数器。

2、利用移位相加原理和适当的中规模电路设计一个4位二进制乘法器

3、熟悉试验箱的操作并将设计下载到实验箱并进行硬件功能测试

二、实验任务

1、设计一可控多进制计数器实现：

①五进制、十五进制、二十五进制加法计数器切换

②用1Hz连续脉冲作为计数器的时钟输入

③计数状态用两位数码管显示，小数点显示进位输出

④用另两个数码管显示计数容量（进制数）

2、设计一乘法器实现：

①是一个4位二进制乘法器

②用8个开关分别作为2个4位输入数据

③用数码管显示对应十进制计算结果

三、设计步骤

1、可控多进制计数器：

可控多进制计数器主要利用两个十进制计数器，一个代表个位，一个代表十位，个位的片子接为五进制计数器，十位的片子利用两个输入开关可以控制实现15、25进制，同时利用SR锁存器控制小数点保留时间，以便观察。数码管动态显示部分利用老师PPT中所给扫描电路。

⑴首先由于实验要求用1Hz的连续脉冲，则需要分频电路，如图所示：

电路中使用8个二--五--十进制异步计数器分频，前7个接成十分频器，最后一个接为5分频器，则输出为1Hz。

⑵电路主控制部分如下，ap、bp均断开时为5进制计数器，当控制开关ap闭合时为15进制计数器，当开关bp闭合时为25 进制计数器，而当ap、bp同时闭合时为35 进制计数器。而每当有进位时则显示小数点。

⑶动态扫描显示电路：

⑷总体原理图：

⑸管脚分配图：

2、乘法器

因为在计算机的计算过程中都是用的二进制形式，所以两数相乘相当于每两个数的相与，这次的设计过程即为其中一个数的每一位与另一个数分别相与，最后利用移位相加原理求得最后结果，实验过程中用到了二--五--十异步计数器74290、加法器74283、二进制转BCD 码器件74185，在数码管动态扫描显示部分分别使用了74161、7445、74244、74183。

⑴分频器电路

利用5个二--五--十进制异步计数器74290得到500Hz输入时钟信号如图：

⑵乘法器原理为把一个数的每一位分别与第二个数相与，再利用移位相加原理求的最后结果，电路图如下：

⑶将两数相乘后的结果的二进制形式利用74185转化为BCD码的形式输出，电路如下：

⑷将结果用数码管显示出来，下面是动态扫描电路和数码管显示电路：

⑸整体电路原理图如下：

⑹管脚分配如下：

实验报告一、实验数据及分析：

⑴仿真波形：

可控多计数器

五进制

十五进制

二十五进制

三十五进制

乘法器实现3*2=6

⑵硬件测试：

将程序下载到试验箱中，观察实验结果：

对于可控多进制计数器，基本可以实现预期的实验现象，当拨动拨码开关时可以实现5、15、25，甚至35进制计数器，35进制不是实验要求的，但是当同时闭合ap、bp拨码开关时出现了35进制计数器，同时在数码管显示部分对应的显示出此时的进制情况，在计数满量程时，小数点会闪动，由于锁存器的作用，小数点会保留一个时钟周期，即1s。

对于乘法器，可以实现基本的乘法运算，最大可实现15*15=225的运算。

二、总结与体会：

本次实验，因为是第一次接触quartus软件，对一些功能的掌握不是很到位，而且由于自己的懒惰，可控多进制计数器是向其他班同学借鉴的程序，但是自己还是将其读懂了，而乘法器在自行设计过程中遇到了很大的困难，因为刚一开始

根本不知道该如何下手，后来经过老师的讲解，才得知原来就是两个数相与然后

移位相加。

通过本次实验，学到了很多东西，对于课本的掌握也更进了一步，终于体会到了学以致用的乐趣。

基于FPGA的计数器的程序的设计方案

基于FPGA的计数器的程序设计方案 1.1 FPGA简介 FPGA（Field－Progrmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了 原有可编程器件门电路数有限的缺点。 自1985 年Xilinx 公司推出第一片中大规模现场可编程逻辑器件(FP2GA) 至 今,FPGA 已经历了十几年的历。在这十几年的过程中,可编程器件有了惊人的发展: 从最初的1200 个可利用门,到今天的25 万可利用门,规模增大了200 多倍; FPGA 供应商也从Xilinx 的一枝独秀,到今天近20 个厂商的分庭抗争;FPGA 从单一的基于SRAM结构到今天各种结构类型的出现,都充分体现了可编程器件这一巨大市场的吸引力。FPGA 不仅可以解决电子系统小型化、低功耗、高可靠性等问题,而且其开 发周期短、开发软件投入少、芯片价格 不断降低。由于目前电子产品生命周期相对缩短,相近功能产品的派生设计增多 等特点,促使FPGA 越来越多地取代了ASIC 的市场,特别是对国内众多的科研单位来说,小批量、多品种的产品需求,使得FPGA 成为首选。 1.2 硬件描述语言VHDL特点 功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言所不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计；既支持模块化设计，又支持层次化设计。支持广泛、易于修改。由于VHDL已经成为IEEE标准所规范的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描

脉冲计数

实验九脉冲计数（定时/计数器实验） 1、实验目的：熟悉单片机内部定时/计数器功能，掌握初始化编程方法。 2、实验内容：把定时器0外部输入的脉冲进行计数，并送显示器显示 3、实验程序框图： 4、实验接线图：

5、实验步骤：P3.4 依次接T0~T7或单脉冲输出孔，执行程序，观察数码管上 计数脉冲的速度及个数。 6、思考：修改程序使显示器上可显示到999999个脉冲个数。 7、程序清单文件名：SW09.ASM;脉冲计数实验 ORG 0000H LJMP SE15 ORG 06E0H SE15: MOV SP,#53H MOV P2,#0FFH MOV A,#81H MOV DPTR,#0FF23H MOVX @DPTR,A ; 1 MOV TMOD,#05H MOV TH0,#00H MOV TL0,#00H SETB TR0 LO29: MOV R2,TH0 MOV R3,TL0 LCALL ZOY0 MOV R0,#79H MOV A,R6 LCALL PTDS MOV A,R5 LCALL PTDS MOV A,R4 LCALL PTDS LCALL SSEE SJMP LO29 ZOY0: CLR A MOV R4,A MOV R5,A MOV R6,A MOV R7,#10H LO30: CLR C MOV A,R3 RLC A MOV R3,A MOV A,R2 RLC A MOV R2,A MOV A,R6 ADDC A,R6 DA A MOV R6,A MOV A,R5 ADDC A,R5 DA A MOV R5,A MOV A,R4 ADDC A,R4 DA A MOV R4,A DJNZ R7,LO30 RET PTDS: MOV R1,A

单片机课程设计外部脉冲计数器

目录 摘要：单片机是一种集成在电路芯片，是采用超大规模集成电路技术把具有数据处理能力的中央处理器CPU、随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计时器等功能集成到一块硅片上构成的一个小而完善的计算机系统。本课程设计的指导思想是控制单片机实现从0到99的计数功能，其结果显示在两位一体的共阳极数码管上。 关键词：脉冲计数器数码管单片机 本设计基于单片机技术原理,以单片机芯片STC89C52作为核心控制器,通过硬件电路的制作以及软件程序的编制,设计制作出一个计数器,包括以下功能：输出脉冲,按下键就开始计数,并将数值显示在两位一体的共阳极数码管上。 1课题原理 PCB板上设置开始计数按键和清零按键，以上按键与89C52单片机的P1口连接，通过查询按键是否被按下来判断进行计数或者清零。若按下计数健，则单片机控制两位一体的共阳极数码管显示从00开始的数字，按下一次，则数字加一，一次类推；若按下清零键，则程序返回程序开始处，并且数码管显示00。

2 硬件及软件设计 2.1 硬件系统 2.1.1 硬件系统设计 此设计是在单片机最小系统的基础上进行开发和拓展，增加了按键电路和和数码管显示电路，由于单片机输出电流不足以驱动数码管发光，所以数码管需要驱动电路。我们采用了三极管对数码管电流进行放大，使电流大小达到要求值。 2.1.2 单元电路设计 基本框架如下图2.1 2.1基本框架

1．STC89C52芯片 STC89C52RC芯片包括： 8k字节 Flash，512字节RAM， 32位I/O口 线，看门狗定时器，两个数据指针， 三个16位定时器/计数器，一个6向 量2级中断结构，全双工串行口，片 内晶振及时钟电路。STC89C52RC芯片 可降至0Hz静态逻辑操作，时钟频率 0-80MHz，支持2种软件可选择节电 模式。空闲模式下，CPU停止工作， 允许RAM、定时器/计数器、串口、中 断继续工作。掉电保护方式下，RAM 内容被保存，振荡器被冻结，单片 机一切工作停止，直到下一个中断或 硬件复位为止。8位微控制器8K字节 在系统可编程。芯片如图2.4所示。 图2.4 STC89C52芯片 2．按键电路 K1键为启动键,K2键为清零键,K3键为计数键,通过按钮的连接，实现开始、计数清零功能，连接电路如图2.5所示。 图2.5 按键电路

任意进制计数器及简易秒表设计

实验四：时序逻辑电路设计——任意进制计数器及简易秒表设 计 一、实验目的 1．熟悉硬件编程语言Verilog HDL的基本语法及应用 2．熟悉FPGA/CPLD的使用 3．基本掌握现代逻辑电路设计思想方法 4．掌握计数器的工作原理，掌握任意进制计数器构成的脉冲反馈法 二、实验设备 PC机，QuartusII实验开发环境，FPGA实验开发板 三、实验要求： 1、认真阅读实验指导材料及相关数据手册，写出实验预习报告。 2、预先熟悉QuartusII 的使用。 3、根据课本第七章、第八章的内容及补充本部分补充知识，对本设计 要求完成的实验内容预先完成程序流程设计、运用Verilog HDL进 行逻辑电路设计时的模块结构及主要模块功能定义。 4、分析实验结果及实验中出现的问题，并给出合理的解释。 5、实验结束后写出实验报告，按时提交实验报告的纸版和电子版。 6、预先完成本实验涉及到的集成电路手册的预习。 7、实验结束后完成详细的实验总结报告，包括实验目的和要求，实验 原理、实验详细过程及步骤，实验问题分析及改进措施，实验结 果分析等内容。 四、实验项目 1、基础实验 设计四位同步10进制计数器 根据四位同步10 进制计数器（74LS160）的工作原理，运用硬件编程语言Verilog HDL及FPGA实验开发板设计一个同步10进制计数器，并通过译码器显示电路，在LED上显示出相应计数结果。 2、提高性实验： 设计一简易秒表

要求所设计的秒表能够完成60秒的计时功能，计时满60秒给出一个状态提示信息。 用硬件编程语言Verilog HDL及FPGA实验开发板、LED完成本实验。本版实验板的七段数码管是通过动态扫描的方式进行不同的时钟显示功能，右下图可知LEDDIG0~LEDDIG7时LED的片选信号，LEDSEGA~LEDSEGH为数码管的a,b,c,d,e,f,g,管脚。通过动态扫描方式来实现不同数码管的电亮工作。 五、实验说明 （1）计数器原理 74LS160是四位10进制加法计数器，计数满10个状态产生一个进位，进位信号由1001状态产生，具有置零和置数功能，可以运用脉冲反馈法构成任意进制计数器，其工作原理见教材P250-255。 电路结构图及管角分布如下图所示。其使用见本实验提供的74LS160 Datasheet。

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对外部脉冲计数系统的设计计数器课程设计(单片机)

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附件三 （单片机应用系统） 设计说明书 （题目） 对外部脉冲计数系统的设计 起止日期：2013 年01 月06 日至2013 年01 月10 日 学生姓名张思远 班级电子科学102 学号10411400223 成绩 指导教师(签字) 电气与信息工程学院 2012年12 月10 日

一、设计任务： 1．1 外部脉冲自动计数，自动显示。 1．1．1设计一个255计数器：0－255计数，计满后自动清0，重 新计数（在数码管中显示）。 1．1．2设计一个50000计数器：0－50000计数，计满后自动清0， 重新计数（在数码管中显示）。 注：要求首先采用PROTEUS完成单片机最小系统的硬件电路 设计及仿真；程序仿真测试通过后，再下载到单片机实训 板上执行。 二、硬件设计介绍： ※STC89C52单片机； ※6位共阴或者共阴极数码管； ※外部晶振电路； ※ISP下载接口（In system program,在系统编程）； ※DC+5V电源试配器（选配）； ※ISP下载线（选配） ※6个PNP（NPN）三极管 ※12个碳膜电阻 三、硬件设计思路 方案一：五个1位7段数码管，无译码器 方案二：五个1位7段数码管，译码器 方案三：1个6位7段数码管，译码器 方案四：1个6位7段数码管，无译码器 考虑实际中外围设备、资金、单片机资源利用率、节省端口数量，可实行性以及连接方便等问题，采用6为数码管（共阳或者共阴极）由于实际中没买到6位的，采用2个三位数码管并接组合一个6位数码管形式；由于实际P口驱动能力有限，故采用6位三极管增大驱动能力，已便足以使得6位数码管亮度明显正常工作，增加6个电阻限流保护数码管不被烧坏。让数码管a-g7段分别接P1.6—P1.0，6位位选分别接P2.5—P2.0。 方法一：共阴极数码管 硬件图1.0所示：通过npn管放大后，段选高电平有效，位选低电平有效

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目录 基于FPGA的计数器的程序设计 (1) 摘要 (1) 1 绪论 (3) 1.1 FPGA简介 (3) 1.2硬件描述语言VHDL简介 (3) 1.3开发工具Quartus II简介 (4) 2整体设计方案 (4) 3各功能模块设计及仿真 (5) 3.1分频器的设计 (5) 3.1.1分频器设计原理 (5) 3.1.2源程序及波形仿真 (6) 3.1.3分频器RTL 电路图 (7) 3.2计数器的设计 (7) 3.2.1分频器设计原理 (7) 3.2.2源程序及波形仿真 (8) 3.2.3 RTL 电路图 (11) 3.3锁存器的设计 (11) 3.3.1锁存器设计原理 (11) 3.3.2锁存器源程序及波形仿真 (12) 3.3.3锁存器RTL电路图 (13) 3.4显示部分的设计 (13) 3.4.1七段数码管显示原理 (13) 3.4.2七段数码管显示源程序及波形仿真 (15) 3.4.3七段数码管显示RTL 电路图 (16) 4系统顶层设计 (17) 4.1.1自顶向下的设计方法 (17) 4.1.2 顶层设计源程序及其仿真波形 (17) 4.1.3系统顶层RTL 电路图 (20) 5总结 (21) 参考文献 (22)

设计任意进制计数器

设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计 数端 LD ：置数端CP D：减计 数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图 表74LS192（CC40192）的功能 输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零 法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。 其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时， 其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位 芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计 数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）

单片机实验 脉冲计数和电脑时钟程序

南昌航空大学实验报告 二0一一年九月二十九日 课程名称：单片微型机实验名称：脉冲计数和电脑时钟程序 班级： 080611 学生姓名：学号： 08061108 指导教师评定：签名： 一、实验目的 1、熟悉8031定时/计数功能，掌握定时/计数初始化编程方法； 2、熟悉MCS—51定时器、串行口和中断初始化编程方法，了解定时器应用在实时控制中程序的设计技巧； 3、编写程序，从DVCC系列单片机实验仪键盘上输入时间初值，用定时器产生0．1S定时中断，对时钟计数器计数，并将数值实时地送数码管显示。 二、实验内容及要求 1、脉冲计数 对定时器0外部输入的脉冲进行计数，并送显示器显示。程序框图如下： 图1 二进制转换子程序 2、电脑时钟程序程序 程序框图如下：

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基于FPGA的定时器计数器的设计与实现

基于FPGA的定时器/计数器的设计与实现 摘要 本课题旨在用EDA工具与硬件描述语言设计一个基于Altera公司的FPGA 16位计数器\定时器，可对连续和非连续脉冲进行计数，并且计数器在具有计数定时功能基础上，实现简单脉宽调制功能和捕获比较功能。本设计采用QuartusII编译开发工具使用VerilogHDL 设计语言进行设计，并采用了由上而下的设计方法对计数器进行设计，体现了VerilogHDL 在系统级设计上自上而下设计风格的优点。本设计中采用了三总线的设计方案，使设计更加简洁与规范。本设计所有模块与功能均在Quartus II 7.0_1.4G_Liwz版本下通过编译与仿真，实现了定时器/计数器的设计功能。 关键词：VerilogHDL硬件描述语言；QuartusII；FPGA；定时器/计数器

FPGA-based timer / counter design and implementation This topic aims to use EDA tools to design a 16 bit counter \ timer based on Altera's FPGA by hardware descripe language, which can count continuous and discontinuous pulset, and the counter with the function of capture and PWM. This design uses VerilogHDL language and top-down design method to design the counter on QuartusII compile tool, the design reflect the advantages of VerilogHDL top-down design in system-level design. The design uses a three-bus design, which make design much more specifications and concise. The design and function of all modules are compiled and simulationed on the Quartus II 7.0_1.4G_Liwz versions, and achieve the timer / counter’s features. Key words: VerilogHDL hardware description language; QuartusII; FPGA; timer / counter

《设计任意进制计数器》的实验报告

实验八设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）

2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。下图是其中两种置数法。犹以最后一种使用器件最少，接线最为简单。 方案一： 方案三： LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO） 初态：0000（或1000－332＝668） 终态：332－1＝331即：0011 0011 0001（或999）

四、实验用仪器、仪表 数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等 五、实验步骤 ①清零法： 1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 2．按上图连接电路。LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。 3．加入CP进行测试并检查结果是否正确，如有故障设法排除。 4．结果无误后记录数据后拆线并整理实验设备。 实验证明，实验数据与设计值完全一致。设计正确。 ②置数法： 1.检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。 分别接逻辑开关并置为高电平，百位（74LS192（3））、 2.按上图连接电路。CR、CP D 拾位、个位的Q 、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 3 时钟脉冲。检查无误后接通电源。

实实验二 脉冲产生电路及计数器的使用1

实验二脉冲产生电路及计数器的使用 一、实验目的 1、掌握使用门电路、555定时器构成脉冲信号产生电路的方法。 2、掌握中规模集成计数器的使用及功能测试方法。 二、实验设备与器件 1、数字电路实验箱。 2、集成门电路：CC4011×1 3、电阻器: 100Ω×1、1MΩ×2、2MΩ×1、 4、电容器：0.01μF×1、0.1μF×1、1μF×1 5、555定时器×1 6、集成计数器：CC40192（74LS192）×2 16 15 14 13 12 11 10 9 V D D D0 CR BO CO LD D2 D3 CC40192（74LS192） D1Q1Q0 CP D CP U Q2 Q3V S S 1 2 3 4 5 6 7 8 图中：CP U——加法计数时钟脉冲输入端， CP D——减法计数时钟脉冲输入端， LD——置数端，CR——清除端， CO——非同步进位输出端，

BO——非同步借位输出端， D0、D1、D2、D3——数据输入端， Q0、Q1、Q2、Q3——数据输出端。 CC40192(74LS192)的功能如下表一所示： 表一 三、实验过程 1、依图一所示带RC延迟电路环形振荡器原理图，在数字电路实验箱上，用1片CC4011、100Ω及2MΩ电阻各1个、0.1μF电容器1个接成脉冲产生电路的实际电路。 图一 图一电路中，R为2MΩ电阻，R S为100Ω电阻，C为0.1μF电容器。电路利用电容C的充放电过程，控制d点的电位，从而控制非门的自动启

闭，形成多谐振荡。改变R和C可改变电路输出的振荡周期T=2.2RC。 （1）请画出带RC延迟电路环形振荡器的实际接线图。 （2）电路是否一次接线成功且实现应有功能？若不是，请将遇到的情况记下，并说明解决的方法。

基于FPGA十进制同步计数器

十进制同步计数器 一、实验目的 1.学习十进制同步计数器的Verilog硬件设计 2.学会并掌握Quartus II软件的使用 3.学会并掌握modelsim仿真软件的使用 二、实验原理 进制计数器具有电路结构简单、运算方便等特点，但是日常生活中我们所接触的大部分都是十进制数，特别是当二进制数的位数较多时，阅读非常困难，还有必要讨论十进制计数器。在十进制计数体制中，每位数都可能是0，1，2，…，9十个数码中的任意一个，且“逢十进一”。根据计数器的构成原理，必须由四个触发器的状态来表示一位十进制数的四位二进制编码。 第2个计数脉冲来到后，其状态为0010。以下类推，可以得到如表1所示的状态表。但需注意：在第9个脉冲来到后，亦即计数器处于1001态时，低电平封住了F2的置1端，Q1的高电平又使K4＝1，故第十个计数脉冲来到后，F2、F3状态不变，F1、F4同时置0，计数器跳过多余的6个状态，完成一次十进制计数循环。 表1 同步十进制加法计数器状态表 为了满足十进制加法计数器的原理，本实验用Verilog程序在FPGA/CPLD 中来实现。首先设计一个程序，程序为脉冲输入，设输出的四位码为q[3:0]，十进制计数值为count,脉冲上升沿时q值+1，直到q=9时count=1，q置零重新开始计数直至下一个q=9，count=2，依次循环。

三、实验任务 1.根据实验目的编写verilog程序 2.将设计好的Verilog译码器程序在Quartus II上进行编译 3.对程序进行适配、仿真，给出其所有信号的时序仿真波形图（注意仿真波形 输入激励信号的设置）。本实验要求自己设置clr值，理解清零的意义 四、实验步骤： 1.建立工作库文件和编辑设计文文件 任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的文件，而此文件夹将被EDA软件默认为Work Library（工作库），所以第一步先根据自己的习惯，建立个新的文件夹。 （1）新建文件夹：在E盘建立并保存工程，文件夹取名myproject,工程取名为cnt10_1 （2）输入源程序：打开Quartus II，选择菜单File-->New-->Design Files-->VerilogHDL File-->OK(如下图所示) 代码如下： module cnt10_1(clr, clk, q, cout); input clr, clk; output[3:0] q; output cout; reg[3:0] q; reg cout; always @(posedge clk) begin if (clr) q = 0; else begin if (q == 9) q = 0; else q = q + 1;

基于FPGA的二十四进制计数器

实验名称：二十四进制计数器二十四进制计数器

实验步骤或程序： 十进制计数器程序： library ieee; use ieee.std_logic_1164.all; entity count10 is port(ep,et,clk,nld,nrd: in std_logic; d: in std_logic_vector(3 downto 0); q:buffer std_logic_vector(3 downto 0); c:buffer std_logic ); end count10; architecture rtl of count10 is begin process(ep,et,clk,nld,nrd,d) begin if ep='1' and et='1' then if nrd='0' then q<="0000"; c<='0'; else if clk'event and clk='1' then if nld='0' then q<=d;

else case q is when"0000"=>q<="0001";c<='0'; when"0001"=>q<="0010";c<='0'; when"0010"=>q<="0011";c<='0'; when"0011"=>q<="0100";c<='0'; when"0100"=>q<="0101";c<='0'; when"0101"=>q<="0110";c<='0'; when"0110"=>q<="0111";c<='0'; when"0111"=>q<="1000";c<='0'; when"1000"=>q<="1001";c<='1'; when others=>q<="0000"; c<='0'; end case; end if; else q<=q; c<=c; end if; end if; else q<=q; c<=c; end if; end process; end rtl; 管脚设置： 二十四进制计数器：

单片机实验设计脉冲计数实验

实验八脉冲计数实验 一、实验目的： （1）掌握定时器/计数器的计数工作方式； （2）掌握用定时器/计数器实现脉冲计数的方法； （3）掌握用Keil实现软件调试的方法； （4）掌握用Proteus实现电路设计，程序设计和仿真的方法。 二、实验内容： 定时器0外部输入端（P3.4）和定时器1外部输入端（P3.5）作为计数脉冲输入端，利用按钮手控产生单脉冲信号作为计数输入脉冲，编写程序控制，每输入一个（5个）脉冲，工作寄存器R0(R1)的内容加1，同时将R0(R1)的内容送到两位LED数码管中显示出来，晶振频率6MHZ。 三、主要器件的型号： 四、实验参考电路： P1口接两位数码管显示工作寄存器R0的内容，P2口接两位数码管显示工作寄存器R0的内容，两只按钮分别接P3.2（外部中断0中断输入端）和P3.3（外部中断1中断输入端）。实验电路如图：

五、实验参考程序： ORG 0000H LJMP MAIN 指向主程序； ORG 000BH 定时器/计数器0的入口地址； LJMP T0C 指向中断服务程序； ORG 001BH 定时器/计数器1的入口地址； LJMP T1C 指向中断服务程序； ORG 0030H MAIN: MOV R0,#00H 清零； MOV R1,#00H MOV P1,#00H MOV P2,#00H MOV TMOD,#66H 置计数器0，计数器1为方式2； MOV TH0,#0FFH 置1次计数初值； MOV TL0,#0FFH MOV TH1,#0FBH 置5次计数初值； MOV TL1,#0FBH SETB EA 开中断； SETB ET0 SETB ET1 SETB TR0 启动计数器0； SETB TR1 启动计数器1； SJMP $

基于FPGA的环形计数器设计

龙源期刊网 https://www.wendangku.net/doc/872934442.html, 基于FPGA的环形计数器设计 作者：段品凡郭昭利王彦博张哲曾健于海霞 来源：《电脑知识与技术》2019年第09期 摘要：设计一个能自启动的模8右移扭环形计数器和模4右移环形计数器，以Verilog语言进行程序编写，并设以FPGA应用设计为基础，使用Quartus Ⅱ进行仿真。 关键词：FPGA；Verilog；Quartus Ⅱ。 中图分类号：TP311 文献标识码：A 文章编号：1009-3044（2019）09-0217-02 在信息化时代的今天，无论是工厂的生产，还是日常生活，自动化的程度越来越高，在许多场合，人，已不再是必须主角，而代替人类完成诸多工作的是高度自动化的设备，而其中关键的一环便是计数器。 1 原理 1.1 FPGA简介 以硬件描述语言（Verilog或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多數的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip-flop）或者其他更加完整的记忆块。 1.2 计数模块简介 此模块为本次设计的主模块，由两个小模块IC181模块（模8右移扭环形计数器模块）和IC182模块（模4右移环形计数器模块）组成，完成本设计的计数功能。其中，扭环形计数器又称约翰逊计数器，它具有电路结构简单，工作速度快且循环码等优点，因而应用较广。 2 总体设计 2.1 总体框图 2.2 总体流程图 3 具体设计

基于FPGA的计数器设计

一级建造师工程经济模拟题100道 得分规则：备选答案为ABCD四项的为单项选择题，每题1分，每题的备选项中，只有1个最符合题意：备选答案为ABCDE五项的为多项选择题，每题2分，每题的备选项中，有2个或2个以上符合题意，至少有1个错项。错选，本题不得分；少选，所选的每个选项得0.5分。 1、在工程经济学中，作为衡量资金时间价值的绝对尺度，利息是指( )。P2 A．占用资金所付出的代价 B．放弃使用资金所得的补偿 C．考虑通货膨胀所得的补偿 D．资金的一种机会成本 E．投资者的一种收益 2、利率是各国调整国民经济的杠杆之一。其高低首先取决于( )。P2 A．金融市场借贷资本的供求状况 B．借贷资本的期限 C．通货膨胀的波动影响 D．社会平均利润率的高低 3、下列关于利息和利率的说法中，正确的有( )。P2-3 A．利息是占用资金所付出的代价 B．利息能够促进企业加强经济核算 C．利率的高低取决于平均投资利润率的高低 D．利息是衡量资金时间价值的绝对尺度 E．利息和利率是以信用方式动员和筹集资金的动力 4、在工程经济分析中，通常采用( )计算资金的时间价值。P5 A、连续复利 B、间断复利 C、连续单利 D、瞬时单利 5、关于现金流量图绘制规则的说法，正确的有( )。P5 A．横轴为时间轴，整个横轴表示经济系统寿命期 B．横轴的起点表示时间序列第一期期末 C．横轴上每一间隔代表一个计息周期 D．与横轴相连的垂直箭线代表现金流量 E．垂直箭线的长短应体现各时点现金流量的大小 6、要正确绘制现金流量图，必须把握好现金流量的要素主要包括( )。P6 A.现金流量的时间点 B.现金流量的大小 C.现金流量的运动状态 D.现金流量的方向 E.现金流量的作用点 7、现金流量的分布情况，说明( )。P8 A.从收益方面来看，获得时间越早，数额越多，其现值越大 B.从收益方面来看，获得时间越早，数额越少，其现值越大 C.建设项目早投产，早获收益，多获收益，才能达到最佳经济效益

定时器实验——低频脉冲计数器

实验三 定时器实验——低频脉冲计数器 实验目的 掌握定时器/计数器的工作原理。 学习单片机定时器/计数器的应用设计和调试。 实验设备 仿真机 单片机最小系统 波形信号发生器 静态串行方式数码管显示模块 实验要求 连接电路并编写程序，使单片机定时器/计数器测量波形信号发生器输出的低频脉冲信号的频率，并在数码管上显示频率值。 实验原理 8051单片机内部有2个16位可编程定时/计数器，记为T0和T1。8052单片机内除了T0和T1之外，还有第三个16的定时器/计数器，记为T2,。它们的工作方式可以由指令编程来设定，或作定时器用，或作外部脉冲计数器用。 定时器T0由特殊功能寄存器TL0和TH0组成，定时器T1由特殊功能寄存器TL1和TH1组成。定时器的工作方式由特殊功能寄存器TMOD 编程决定，定时器的运行控制由特殊功能寄存器TCON 编程控制。 T0、T1在作为定时器时，规定的定时时间到达，即产社工一个定时器中断，CPU 转向中断处理程序，从而完成某种订购时控制功能。T0、T1用作计数器使用时也可以申请中断，作为定时器使用时，时钟由单片机内部系统时钟提供：作计数器使用时，外部计数脉冲由P3口的P3.4（或P3.5）即T0（或T1）引脚输入。 低4位为T0的控制字，高4位为T1的控制字。GATE 为门控位，对定时器/计数器的启动起辅助作用。GATE=1时，定时器/计数器的技计数受外部引脚输入电平的控制。由运行控制位TRX(X=0,1)=1和外中断引脚上的高电平共同来启动定时器/计数器运行；GATE=0时，定时器/计数器的运行不受外部输入引脚的控制，仅由TRX(X=0,1)=1来启动第十七/计数器运行。 要测量低频信号可以首先产生一个标准时间T 闸门信号，然后再该时间内计算进入计数器的脉冲个数。这个时间又是太短，需结合软件定时。如果要求比较高，则需要进行智能地调整T 。例如对于500HZ 信号，使用65ms 闸门时间，则计数器值就非常少。计数器的值超过10000个，才能保证精度不少于0.05%。如果在3秒内还是大仙计数器的值少于极度需要，则自动切换到周期测试模式，通过周期计算频率具有较高的精度。如果要求3秒内给出结果，则周期超过3秒的信号就无法得到精准的频率或周期。 80C51 RXD TXD T1 静态串行方 式数码显示 模块 DATA SCLK 信号发生器

基于FPGA的数字时钟的设计1.(精选)

基于FPGA的数字时钟的设计课题：基于FPGA的数字时钟的设计 学院：电气信息工程学院 专业：测量控制与仪器 班级： 08测控（2）班 姓名：潘志东 学号： 08314239 合作者姓名：颜志林 2010 年12 月12 日

综述 近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。 本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。

1、课题要求 1.1课程设计的性质与任务 本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际，分析和解决问题的能力。通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。 1.2课程设计的基本技术要求 1）根据课题要求，复习巩固数字电路有关专业基础知识； 2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想； 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析； 5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真和测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来，调试电路的功能。 1.3课程设计的功能要求 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。 附加功能：1）能利用硬件部分按键实现“校时”“校分”“清零”功能； 2）能利用蜂鸣器做整点报时：当计时到达59’59’’时开始报时，鸣叫时间1秒钟； 3）定时闹铃：本设计中设置的是在七点时进行闹钟功能，鸣叫过程中，能够进行中断闹铃工作。 本人工作：负责软件的编程与波形的仿真分析。 2、方案设计与分析