ALLEGRO 16.3设置埋、盲孔

ALLEGRO 16.3设置埋、盲孔。

点击Define B/B Via 命令，弹出下面的对话框，根据需要设置盲、埋孔。

点击约束管理器的物理规则

注意红色圈

把第一步添加的孔加进来如下图

回到PCB编辑界面选连线命令

选择不同的起始层和结束层软件会自动变更VIA。 这样盲、埋孔设置就完成了。

个人的摸索和总结，仅供参考。

cadence16.6差分约束规则

差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。 点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。 点击Auto Generate按钮后，弹出以下对话框：

在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。

和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的 Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个：

1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。 Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。如图所示 设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。 需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。 2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。对于不符合约束的差分对，会显示“DS”的DRC错误提示。

Allegro等长线Xnet约束设置

Allegro等长线Xnet约束设置 2010-11-11 11:31:00| 分类：cadence,orcad,al | 标签：|字号大中小订阅 Allegro中等长约束： 1排阻等设置为Xnet：Analyze->SI/EMI Sim->Model YES 2, 直接在DevType Value/Refdes中选择要设定Model 的器件或直接在板子上点选要设置Model的器件; 3, 点选Create Model,建立该零件的Model,(如果已经有该零件的Model,并在前面定义,然后 Find Model即可,这里主要介绍没有的情况) 在出现对话框中选择Create ESpiceDevice model,点击OK ModelName: 输入产生Model的名字 Circuit type: 选择Type, 电阻,电感或电容 Value: 值 Single Pin: 各Pin的连接顺序, 中间为空格, 这里要注意要看零件的pin的排列, 1 2 3 4 5 6 7 8,就是: 1和2是一个电阻,其它同理 所以如果就是普通电阻电容那就更简单了. Common Pin: 这里不用管它,空着就可以. 上面都输入好了就点击OK,完成Model的建立. 点击OK退出就可以发现连接该排阻的两边的Net都有了个Xnet属性: 这样就可以搞定Xnet,很简单吧! 下面就开始等长设置吧! 第二部分针对Xnet部分的等长设置 设置好了Xnet后就可以在Allegro中设置该Xnet的等长了,有两种方法可以设置Xnet的等 长. 第一种, 使用Edit>Properties定义 注意必须使用Pin Pair 才能定义Xnet等长 RELATIVE_ PROPAGATION_DELAY= GroupX : G : U1.5 : U2.4 : 0 : 20 在没有定义Xnet之前这样定义时会提示错误的 其它的和前面的等长设置方法都一样. 第二种, Constraint Manager 设置 1, 开启Constraint Manager, 点选菜单Setup>Electrical Constraint Spreadsheet或直接点击工具栏 出现Constraint Manager 窗体:

Allegro设置差分线和等长的方法

A l l e g r o设置差分线和 等长的方法 Revised by Petrel at 2021

一、设置差分线的方法方法一： 1、Logic→AssignDifferenttialPair 2、在弹出的对话框里选择需要添加的差分对，点击Add按钮，即可添加 方法二： 1、Setup→Constraints→Electrical 2、选择Net，然后在Objects→Create→DifferenttialPair 3、在弹出的对话框里选择需要添加的差分对，点击Create按钮，即可添加 设置完差分线对后，需要设置其约束规则，方法如下： 1、初始默认的有一个DEFAULT规则，右击DEFAUlT，选择Create→PhysicalCSet 2、弹出一下对话框，在PhysicalCSet栏写上规则名称，建议根据差分线的阻抗描写，点击OK，这里已经写好，规则名称为：DIFF100，就可以看到多了一行PCS 3、设立好规则后就可以在这项规则里设置线宽间距等参数了 4、在Net一栏看到有已经设好的差分线，在ReferencedphysicalCSet选项下选择刚刚设好的规则DIFF100 *规则设置中各个项目的含义* LineWidth（设置基本走线宽度） Min：最小线宽 Max：最大线宽，写0相当于无限大

Neck（neck模式，一般在间距很小的时候用到）MinWidth：最小线宽 MaxLength：最大线长 DifferentialPair（差分线设置，单端线可不写）MinLineSpacing：差分对的最小线间距 PrimaryGap：差分对理想线间距 NeckGap：差分对最小允许线间距 (+)Tolerance：差分线允许的误差+ (-)Tolerance：差分线允许的误差- Vias（过孔选择） BBViaStagger（设置埋/盲孔的过孔间距） Min：最小间距 Max：最大间距 Allow Pad-PadConnect：/ Etch：/ Ts：/ 示意图： 二、设置等长 1、进入规则设置页面 Electrical→Net→Routing→RelativePropagationDelay 2、选中需要设置等长的网络，右击，选择Create→MatchGroup

Allegro教程之基本规则设置布线规则设置线宽及线间距的设置

在PCB设计过程中，需要通过设置各种规则，以满足各种信号的阻抗。比如，常用的高速差分线，我们常控的100欧姆，那么到底走多宽的线以及差分线之间的间距到底是多少，才能满足设计要求的100欧姆阻抗呢？本文就对Allegro 种的基本规则设置做一个详细的讲解。 注：本文是基于Allegro 15 版本的。对于16版本不适用。 首先需要打开规则管理器，可通过以下三种方式打开： 一、点击工具栏上的图标。 二、点击菜单Setup->Constraints 三、在命令栏内输入"cns" 并回车 打开的规则管理器如下：

在最上面一栏有一个On-line DRC，这是对画板过程中不停检测是否违反规则，并可产生DRC。一般我们都默认开启。可以实时查看产生的DRC 错误，并加以修正。 接下来的Spacing rule set 是对走线的线间距设置。比如对于时钟线、复位线、及高速查分线。我们可以再这里面加一规则，使其离其它信号线尽可能的远。 Physical(lines/vias)rule set 是针对各种物理规则设置，比如线宽，不同信号线的过孔等。例如我们可通过电源网络的设置，使其默认线宽比普通信号走线更粗，已满足走线的载流能力。 现针对一个时钟及电源，分别设置间距规则和物理规则。 首先筛选网络，对于需要设置线间距规则的网络赋上Net_Spacing_Type 属性、而对于需要设置线宽规则的网络赋上Net_Physical_type 。而对于即要线间距和线宽规则约束的

网络，可将Net_Spacing_Type 及Net_Physical_type 属性同时赋上。 本例针对的时钟网络，只需要对其赋上Net_Spacing_Type ，方法如下： 点击菜单Edit->Properties 然后在右侧Find 一栏中选择Nets 。如下图所示： 如果你知道PCB上网络名，那么你可以直接在PCB上选择一个网络。假如你并不知道到底哪个网络是时钟，那么你可以选择Find下面的More

allegro等长设置总结.doc

对于专业的PCB layout人员，等长的 置自然如 家常小菜般常见 而对于一些硬 程师，由于不 常lay比较复杂PCB般，通常又要忙些其他的事情，在 一块儿就涉及的比较少了，不熟悉等长的 置就显得一点儿也不奇怪了 而有时，衡 性 比 ，硬 程师感觉没必要把一些简单的高速 外包，就亲自操刀， 时就会遇到各种他们感觉很奇怪的问题 曾 过几个客户，他们都向 请教过 一个问题 allegro怎 置等长 当时向他们讲解如何操作，根据 来 馈的结果，貌似效果不好 于是就准备亲自动手整理一篇相对比较全的等长 置文档，希望 次碰到客户需求时， 篇文档能搞定等长 置的问题 开始之前，先说一 什 置等长 方面的理论， 并没有深入地探究过，只知其然 数 逻辑中，数据的传输是按规定的时序进行的，信号在传输线 有自己的延时，如果信号线长度差别较大，对应的延时就会有较大的差别， 时信号间时序可能会紊乱，导 芯 不能 常收发数据 简单的说，信号线间的等长控制，就是 了时序的 配 在 计中，比较常见的就是信号线和时钟之间的误差 关于误差值， 再探讨一 接 来进入 题 需要控制等长的信号线，绝不是一根， 样 们可 根据情况进行分类处理 里 DDR2 例，介绍如何通过BUS来 置等长 束 打开CM，进行电气规 置，如 图 想必 个 计者，哪些信号应 分在一组，自己应 心里很清楚 在 们打开CM的电气规 ，先进行分组，如 的案子，有两 DDR2，就把数据线 8根分一组，然 在加 组信号的数据锁 信号和掩码信号 关于BUS的 置操作，如 图

简单说一 骤 选中信号---右键选择create---接着选择 菜单中的BUS 接 来会弹 一个对话框，如 图 在BUS栏中填 合适的 称，点 OK就完 了BUS的 建 如果 建BUS ，发现某一个信号或者几个信号漏选了， 时再把它们添加进 才的BUS就可 了 如 图 样会弹 对话框，如 如 就完 了BUS的 建 个人认 在 里对信号 建BUS进行 分，显得更加有条理

Allegro自定义设置快捷键的三种方法

Allegro自定义设置快捷键的三种方法 2014.09.21 由丹心静居整理 本文是针对Cadence SPB 16系列的，此前的版本没去尝试，如有不当之处，还请大家给予更正。希望能给大家学习allegro带来帮助，有经验大家共同分享。 环境变量文件有两个，一个是用户变量，另一个是全局变量。用户变量文件的位置，可以通过系统环境变量设置的路径来查找：系统属性-高级-环境变量（win7系统下为：计算机-属性-高级系统设置-环境变量），用户变量窗口中Home 值就是env文件所在目录。 这个窗口里有两个变量，上面是用户变量，下面是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。系统变量的env 文件将在X:\Cadence\SPB_16.6\share\pcb\text 目录下（X为你的软件安装盘），前者是本地变量文件（即用户变量），后者是全局变量（即系统变量）文件（系统自动建立，即为默认设置）。在本地变量文件中，主要存放的用户参数设置值（Setup->User

Preferences..如库文件所在的路径等）。在全局变量文件中主要描述的是：应用程序的工作路径和系统的快捷键定义等等。在启动一个应用程序时，应用程序会根据环境变量中的参数进行初始化。 说明：这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。 Cadence 系统是一个比较开放的系统，它给用户留了比较多的定制空间。在Allegro中我们可以用alias，或是funckey 命令，或是笔画来定义一个快捷键，以代替常用的设计命令。要使定义的快捷键产生作用，我们有三种方式来定义：以下是设置快捷键的三种方法 法一、在Allegro PCB editor 命令窗口直接定义但这样定义的快捷键只能在当前设计中使用，如果重新启动软件，快捷键将会失效。命令格式如下： alias shortkey Keyboard Commands funckey shortkey Keyboard Commands 在Allegro PCB editor 命令窗口中，如果直接键入alias 或funckey 命令然后回车，系统将会弹出所有快捷键列表，这相当于执行Tools->Utilities->Aliases/Function keys..命令。

allegro 16.3 约束规则设置

Allegro 16.3约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

1、NCIs（NET CLASS） 由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。 ?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明：

cadence操作常用快捷键总结

x：检查并存盘，这个经常使用，它会 检查一些简单的连线错误。 s：存盘，保存（save） [：缩小 ]：放大 鼠标上的前后滚轮是放大、缩小 F：整图居中显示 u：撤销上一次操作 Esc：清楚刚键入的命令 Esc 这个很重要，是退出当前快捷方 式，要经常使用。 除非选择了另外的快捷键，否则当前 的快捷键一直存在，所以经常用Esc。 c：复制 m：移动 shift+m：移动器件但不移动连线 按住shift拖动是复制添加 Delete：删除 e 进入symbol的内部电路 Ctrl+e 从symbol内部电路中退回 i：添加元器件 p：添加端口 r：旋转器件并拖动连线 r 是90度旋转 r 后再按F3 可以选择左右翻转或者上 下翻转方向键当然可以上下左右移动 q：属性编辑 L：添加线名 shift+L：标注 N：添加几何图形 shift+N：添加标号 g：查看错误 shift+z：缩小 ctrl+z：放大 F：整图居中显示 u：撤销上一次操作 Esc：清楚刚键入的命令 Ctrl +D：取消选择，这个也可用鼠标 点击空白区域实现。经常使用这个 快捷键可以防止误操作。 c：复制 m：移动 q：显示属性 Delete：删除 i：插入模块(Instance) S：拉伸工具Stretch，要求是框选要拉 伸图形，再拉伸。我觉得这个拉伸 工具是Virtuso版图设计区别于其他 绘图软件的精华所在，能在保持图 形原有性质的前提下，自由拉伸。 这个符合Layout布局的要求。 R：画矩形 Shift+P：多边形工具Polygon P：插入Path，我翻译成“路径”。有

人翻译成“管道”。这些最后都要 Convert to Polygon的。 K：标尺工具 shift+K：清除所有标尺 L：标签工具，标签要加在特定的text 层上，这个有些人总忘记。 Shift+C：裁切(Chop)，首先调用命令，选中要裁切的图形，后画矩形裁 切。在用P快捷键画了一条Path 后，如果需要调整线宽，就需要用

Allegro16.6约束规则设置详解_SCC

Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay

二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用

1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。

按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet

加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示

在allegro中设置PADS常用的快捷键方法

在allegro中设置PADS常用的快捷键方法 把ENV文件复制到目录C:\\Cadence\\SPB_16.3\\share\\pcb\\text 替换就OK ENV文件内容： # # ALLEGRO GLOBAL Environment file # # The following variables are set by the software if not preset by user: # CDS_SITE, ALLEGRO_SITE, TELENV, ALLEGRO_INSTALL_DIR, # ALLEGRO_INSTALL_TOOLS, ALLEGRO_INSTALL_ROOT, ALLEGRO_TYPE, # __UNIX (if UNIX), _PROGRAM, HOME # # You may set the Operating System variable: # ALLEGRO_PCBENV # to overwrite the default of the user's pcbenv directory. This variable # must be set at the OS level and has no effect if set in an Allegro env file. # The directory given must exist. If no directory is found the system will # fallback to its default location. # # The following variables are preset at startup, direct settings in env # files will be overridden # LOCALENV: seeded based upon /pcbenv (or if set ALLEGRO_PCBENV) # LOCALPATH: seeded based upon . LOCALENV, ALLEGRO_SITE, GLOBALPATH # Variable names are case insensitive #-------------------------------------------------------------------- # System Variables set GLOBAL = $ALLEGRO_INSTALL_DIR/text

Allegro PCB设计中的约束管理

Allegro PCB设计中的约束管理 本章主要介绍一下约束管理器的使用，约束管理器贯穿于原理图设计、PCB 设计、仿真分析设计，这里主要讲述在PCB Editor中如何使用约束管理器来对信号进行约束设置。 一、约束管理器概述 约束管理器是贯穿于整个PCB设计平台的一个对信号约束的工具，在整个项目的开发过程中，起着桥梁的作用。我们可以在原理图设计阶段在约束管理器中设定约束来指导PCB设计；也可以在使用仿真分析工具仿真后，将仿真分析的拓扑添加到约束管理器中从而来驱动布局、布线。 约束管理器是以表格形式为基础的工作表形式，所以其操作简单、运用灵活。它将印制电路板所有的网名以表格形式显示，不仅使设计者对网名一目了然且更加方便地对信号设定不同的规则。对不同的规则如相对长度规则、总长度规则、曼哈顿长度规则等分了不同的栏显示以方便大家的规则设定。 二、约束管理器 1、约束管理器的启动 在Allegro PCB Design中，选择菜单命令Setup/Electrical Constraint Speadsheet或者单击Setup工具栏中的按钮，打开约束管理器，如图10_1所示。 10_1 2、约束管理器界面概述

1）菜单栏 约束管理器的菜单栏包括：File、Edit、Objects、Column、View、Analyze、Audit、Tools、Window及Help。 2）Electrical Constraint Set栏 此栏主要是对电气规则来设定约束，包括：Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、All Constraint（所有的约束管理）。 3）Net栏 Net栏主要对指定的网络来设置不同的约束规则，包括Signal Intergrity（信号完整性设置规则）、Timing（时序规则设置）、Routing（布线设置）、Custom Measeurement（用户添加规则管理）、General Properties（通用属性设置）。 4）设计规则约束设置 包括：Electrical（电气规则）、Spacing（间距规则设置）、Physical（物理规则设置）、Design（设计规则设置）。 三、线的约束设置 约束管理器可以设定的规则很多，但是真正常用的是Net栏中Routing中的各项对布线的约束设置。包括：Wiring（线路设置）、Impedance（阻抗设置）、Min/Max Propagation Delays（最大或最小传输延时设置）、Total Etch Length（总长度设置）、Differential Pair（差分对的设置）和Relative Propagation Delay（相对传输延时设置）。 1、创建Bus 在设定约束的时候，可以对单独的网络进行设置，也可以对一个Bus进行设置。对于在原理图设计的时候没有设计总线形式的网络，也可以在约束管理器中创建一个Bus。方法如下：1、在约束管理器Net栏中选择Routing/Wiring，展开所有的网络列表；2、选中要创建Bus的网络名，单击鼠标右键，在弹出的菜单中选择Create/Bus，如图10_2所示；3、在弹出的对话框中输入创建的Bus名，如图10_3所示；4、点击“Ok”完成Bus的创建，此Bus会在约束管理器中即时显示。 注意：对一个Bus内的信号线，其布线拓扑应基本一致，否则，在设定约束后，布线的时候会引起匹配不当。

集成电路Cadence IC常用快捷键整理

Cadence常用快捷键整理Cadence 版图绘制 Ctrl＋A 全选 Shift＋B Return，升到上一级视图 Ctrl＋C 中断某个命令，一般用ESC代替。 Shift＋C 裁切（chop）。 C 复制，复制某个图形 Ctrl＋D 取消选择。亦可点击空白处实现。 Ctrl＋F显示上层等级 Shift＋F显示所有等级 F fit，显示你画的所有图形 K 标尺工具 Shift＋K清除所有标尺 L 标签工具 M 移动工具 Shift＋M 合并工具，Merge N 斜45对角＋正交。

Shift＋O 旋转工具。Rotate O 插入接触孔。 Ctrl＋P 插入引脚。Pin Shift＋P 多边形工具。Polygon P 插入Path（路径） Q 图形对象属性（选中一个图形先） R 矩形工具。绘制矩形图形 S 拉伸工具。可以拉伸一个边，也可以选择要拉伸的组一起拉伸 U 撤销。Undo。 Shift＋U重复。Redo。撤销后反悔 V 关联attach。将一个子图形（child）关联到一个父图形（parent）后，若移动parent，child 也跟着移动；移动child，parent不会移动。 Ctrl＋W 关闭窗口。 Shift＋W下一个视图。 W 前一个视图。 Y 区域复制Yank。和copy有区别，copy只能复制完整图形对象。 Shift＋Y 黏贴Paste。配合Yank使用。 Ctrl＋Z 视图放大两倍（也可点住鼠标右键拖动）

Shift＋Z 视图缩小两倍 Z 视图放大 ESC键撤销功能 Tab键平移视图Pan。按Tab，用鼠标点击视图区中某点，视图就会移至以该点为中心。Delete键删除 BackSpace键撤销上一点。这就不用因为Path一点画错而删除重画。可以撤销上一点。Enter键确定一个图形最后一点。也可以双击鼠标左键。 Ctrl＋方向键移动Cell。 Shift＋方向键移动鼠标。 方向键移动视图。 Cadence 仿真常用快捷键 先介绍一些快捷键，快捷键以后会经常使用。 i 是添加instance （instance） f 是合适的显示所有内容（fit） m是移动（move） w是连线（wire） q 看属性（property）

Allegro快捷键

Allegro快捷键使用说明 刘福东 2011-8-26

Allegro向用户提供了可更改的快捷键设置功能，这有助于设计者在PCB设计时提高布局布线效率。Allegro的快捷键实际存在于Cadence的ENV文件中，例如我司无盘机的ENV文件路径为：“D:\Cadence\SPB_15.5.1\share\pcb\text”，有盘机的路径请自行寻找Cadence的安装路径。 通过修改Cadence安装路径下的ENV文件可以修改所有Allegro的快捷键，也可以在单个工程的命令栏里通过“alias”命令修改单个工程的ENV文件，只是此修改在工程关闭后会失效。 我们可以打开实例ENV文件，如下图所示： 找到“# Bind roam operations to function keys”之后部分（#开头的为注释，有兴趣的同事可以自己研究），如图：绿色框内为定义运行脚本的语句，红色框内为定义特殊快捷键的语句，蓝色框内为定义普通快捷键的语句。 快捷键功能可以按设计者个人习惯灵活修改： 如： alias Home Slide 此行含义为：定义Home键为Slide功能 假如设计者要更改Home键为Copy功能，那么可以按如下修改： alias Home Copy 命令的语句与alias相似，设计者可以按自己的需求做出修改。 funckey 关于脚本文件，Allegro可以通过skill语言写出功能强大的脚本文件，以实

现一些高端或者复杂的功能，小可没有做过更深入的研究。目前只有快速修改grid的脚本，有兴趣的同事可以开发一些新的功能。但如果某工程需要使用某脚本文件，要注意先将脚本文件复制到brd文件所在文件夹之下。 鉴于目前我司大量无盘机的使用，每次开机系统都已被重置，所以可以将复制ENV文件这步操作，制作成批处理文件，只要每次开机运行下.bat文件，就可以将Cadence下的ENV文件更新成各位修改后的ENV文件，可以方便一些。 注意：在更改ENV文件之后，对当前已打开的Allegro工程不会生效，需要重新打开工程文件后方可生效。 随压缩文件附带已经制作好的： 批处理文件：“env_aoto.bat” ENV文件：“env” Grid脚本文件：“g1.scr”~“g50.scr”

Allegro PCB Editor如何绕等长

Allegro PCB Editor如何绕等长 在高速PCB设计中，解决信号完整性中相对传输延迟最通常的做法就是对关键信号进行绕等长处理！该解决方案就是来看怎么在PCB Editor中实现绕等长布线。 关键字： cadence、cadence PCB SI、相对传输延迟、等长 ◆上海库源电气科技有限公司 ◆PSpice技术支持中心: https://www.wendangku.net/doc/814361292.html, ◆技术支持热线：4006-535-525 ◆Mail: support@https://www.wendangku.net/doc/814361292.html, ◆Web：https://www.wendangku.net/doc/814361292.html, 2012-6-18

Allegro PCB Editor绕等长布线 所需软件：Cadence PCB Editor 在开始真正绕等长的步骤之前需要我们解答两个问题： 1、需不需要绕等长？ 只有高速信号才会产生信号匹配的问题，才需要绕等长，一般界定速度超过100M或者信号上升时间小于50ps的为高速信号。 2、为什么要绕等长？ 由上面简图可以看到，由于信号速度很快，如果同组信号（比如地址线）之间传输延迟相差太大，发送端的信号传送到接收端时就会产生bit位错误或者在接收端无法达到足够的建立保持时间而导致接收端无法正确接收发送端的信号，对同组线要约束其相对传输延迟，所以才要绕等长使同组线间传输延迟在一定的范围内，保证信号正确传输。 步骤： 1、使用PCB Editor打开工程文件。 2、打开约束管理器，在相应网络上右击，选择“SigXplorer”提取需要设置等长的拓扑结 构

3、提取拓扑结构，在“SigXplorer”中设置约束并返回到PCB中， 红框中是设置约束规则的快捷键，为返回约束的快捷键。 图中最大红框的位置是设置拓扑约束的对话框。在“Pins/Tees”中选择需要设置等长约束的起始Pin和终止Pin，因为本例中提取拓扑结构时是一束总线，所以本例中“From”处选择“ALL DRVRS”，“TO”处选择“ALL RCVRS”，意为对提取的这束线的所有发送端到接收端设置约束，在“Delta Type”中选择约束用的单位（时间，或者长度）。然后在Delta中输入本束线中所有线之间的误差值，在“Tol Type”中输入基于这个“Delta”值的误差值的单位。“Tolerance”是在“Delta”基础上的误差值。

allegro自定义快捷键设置

可以通过修改变量文件，设置自定义快捷键。 Allegro可以通过修改env文件来设置快捷键，这对于从其它软件如protle或PADS迁移过来的用户来说，可以沿用以前的操作习惯，还是很有意义的。 先说一下Allegro的变量文件，一共有2个，一个是用户变量，一个是全局变量。 用户变量文件的位置，通过系统环境变量设置：系统属性-高级-环境变量，其中的Home值就是env所在目录。这里也有两个变量，一个是用户变量一个是系统变量，在用户变量里设置了Home之后就不需要在系统变量里再设置了，如果同时设置的话，会以用户变量的为准而忽略系统变量。对于2000，pcbenv目录位于C盘根目录下。 全局变量的位置，固定为软件安装目录内，比如我的就 是:d:\cadence\spb_15.7\share\pcb\text内。 通常建议修改用户变量env文件，而不要修改全局变量env文件，至于为什么，我也不知道:) 另外，这2个env文件，用户变量的优先级更高，就是说如果2个文件中的设置出现冲突，那么以用户变量env文件为准。 好了，搞清楚env文件的位置后，我们就可以来修改了。 用户变量env文件，是类似于下面的格式： source $TELENV ### User Preferences section ### This section is computer generated. ### Please do not modify to the end of the file. ### Place your hand edits above this section. ### set autosave_time = 15 set autosave 我们要设置的快捷键必须放置在### User Preferences section之前。 设置快捷键指令格式： alias 快捷键执行的命令 例:alias Del delete 推荐部分快捷键：

Allegro16.6约束规则设置详解(图文并茂)

前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 置详解（图文并茂） 则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！ 俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。所以为了方便大家学习交流，为大家提供一个良好 QQ )! 学习交流 Cadence allegro 请加QQ 群: 一起来学AllegRo 【2】.群号： 331730476 .以下是正文 这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替 换，不易替换的不清晰图片，仔细看下也能明白其中的意思。 此文章由丹心静居整理－－－２０１４．１０．１３　 加入。对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人 (QQ 软件提供了丰富的知识和方法。请大家认真学习，不要辜负作者的良 2014-10-13 第 1 页，共 83 页

二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长 设、 7

cadence操作常用快捷键总结

CIS Explore Ctrl+Tab 切换到原理图页面而不关闭CIS Explore CIS Explore Ctrl+Shift+Tab 切换到原理图页面而不关闭CIS Explore 原理图页面编辑CTRL+A 全选所有 原理图页面编辑 B 放置总线BUS 原理图页面编辑 E 放置总线BUS的分支Entry 原理图页面编辑 F 放置电源符号 原理图页面编辑G 放置GND符号 原理图页面编辑J 放置连接点 原理图页面编辑N 放置网络别名 原理图页面编辑P 放置元件(从元件库) 原理图页面编辑T 放置文本Text 原理图页面编辑W 放置电气连线 原理图页面编辑Y 放置图形连线 原理图页面编辑X 放置无连接符号 原理图页面编辑F7 记录宏操作 原理图页面编辑F8 回放宏操作 原理图页面编辑F9 配置宏操作 元件库编辑(绘图) CTRL+B 跳转至前一个part 元件库编辑(绘图) CTRL+N 跳转至后一个part 原理图页面及元件库编辑 CTRL+E 编辑属性 原理图页面及元件库编辑 CTRL+F 查找 原理图页面及元件库编辑 CTRL+T 吸附格点设置 原理图页面及元件库编辑 CTRL+Y 重做(恢复) 原理图页面及元件库编辑 CTRL+Z 撤销 原理图页面及元件库编辑 F4 重复操作 原理图页面及元件库编辑 C 以鼠标指针为中心 原理图页面及元件库编辑 H 水平镜像 原理图页面及元件库编辑 I 放大 原理图页面及元件库编辑 O 缩小 原理图页面及元件库编辑 R 旋转 原理图页面及元件库编辑 V 垂直镜像 原理图页面及元件库编辑 E 结束连线、BUS、图形连线

cadence Allegro16.3约束规则

约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示：

由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型 指定给相应的元件。

?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。

针对以上约束中用到的一些约束点进行解释说明： 差分对的worksheets包含5个主要的约束目录： (1)Pin Delay 此值指一对网络之间管脚封装上的延迟，单位是时间ns 或者长度mil。 (2) 不耦合长度(Uncoupled Length) 不耦合长度约束是用来限制差分对的一对网络之间的不匹配长度。若“gather control”设置为ignore，则实际不不耦合长度不包括两个驱动和接收之间的耦合带之外的长度。若“gather control”设置为“include”，包含出芯片的这段不耦合长度。当不耦合(即在差分对刚刚从芯片出来的走线通常是不耦合的，不耦合有一定的长度)长度超过“max”时产生冲突。 (3)相位偏差(Static Phase Tolerance) 相位偏差约束确保差分对成员在转换时是同相和同步的。实际的数值(actual value)从长度上或者时间上反应了差分对成员之间的差值，当差值超出 tolerance 值时，就会有冲突。 (4)最小线间距(Min Line Spacing) 最小线间距约束指差分对之间的最小距离，如果小于设定的最小值则报错。添加的最小线间距约束值必须小于或者等于Primary Gap减去(-)Tolerance，并且也要小于或者等于Neck Gap减去(-)Tolerance。 (5)耦合参数(Coupling Parameters) 这里面包括6个部分需要设置。1、Primary gap ：设置的是差分对之间的边到边理想间距，(+/-)tolerance 值是允许Diff Pairs的偏差值，如果间距偏差在范围内，差分对被认为是耦合的；2、Primary width：差分对成员的理想宽度；3、Neck gap：约束的是最小允许的边到边的差分间距，当在密集区域走线时，可能切换到neck模式，最小可允许的gap 包括Neck Gap 减去(-)Tolerance，当差分对间距小于ECSet 指定给差分对网络的Min neck width 规则值时，Neck Gap 覆盖任何Primary Gap 值，确保 Neck gap 不要低于任何Min line spaing 值，如果设置了(-)tolerance 值，不需要定义Neck gap ，因为已经说明了需要的Neck gap。；4、Neck width：最小可允许的差分对宽度，当在比较密集的区域走线的时，可能需要切换到neck模式；5、(+)Tolerance；6、(-)Tolerance。 使用差分计算器可以完成综合线宽和线距的计算以获得特殊的差分阻抗。在约束管理器中右键点击Primary Gap，

Cadence等长处理

Cadence等长处理 对于时序处理而言，在板上实现的手段就是绕等长。作为一个合格的layout工程师，首先必须得是一个合格的"绕等长"工程师，毕竟一切从助手做起。 一般来说，我们绕等长在allegro软件就只有一个命令Delay Tune，感觉有点不够用。现在给大家安利一下allegro16.6关于绕等长推出的新功能，所有命令如下图所示。 首先是Timing Vision，个人觉得这真是一个实用的技能，很人性化。以前绕等长的时候，哪一根 最长，哪一根最短，绕到最后，哪一根没有绕好等等，都需要一个个去板子上找，或者去规则管理 器里头选择，简直是神烦。这个功能直接让比基准长的显示一种颜色，比基准短的显示一种颜色， 绕好的显示一种颜色，一目了然，直接绕就好，不需要再去规则管理器里面查看了。 接着是期待已久的自动绕等长了——Auto-interactive Delay Tune。想当年，刚开始学习layout 的时候，就是从绕等长开始，一块又一块的板子，能做的只有绕等长，当时就想，要是有一天机器 可以自动绕等长就好，今天这个愿望果然实现了。自动等长的步骤很简单，设置好等长规则后，只 需要选择Auto-interactive Delay Tune命令，然后框选想要等长的线就好，机器就可以自己运算，然后就可以看到已经绕好的等长了，真是简单粗暴到极点了。不说了，有图有真相。

有了单线的自动等长，那就肯定不会放过板上随处可见的差分了，看大招——Auto-interactive Phase Tune。现在板子的速率越来越高，板上的差分线也就跟着越来越多，对内等长的工作量自然就加大了。但是自从有了绕线新功能，就再也不担心绕等长费时多啦。步骤和单线绕等长一样，简单明了。