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数字电路大型实验设计报告

数字电路大型实验设计报告
数字电路大型实验设计报告

数字电路大型实验设计报告

一、实验内容

1、学习并掌握硬件描述语言VHDL

2、学习使用MAX+PLUS II

3、基于EDA技术和PLD的数字系统设计

①4位数字频率计的设计过程

②4位数字乘法器的设计过程

4、附加内容:30秒计时器的设计

二、数字频率计的设计

1、工作原理

频率就是周期性信号在单位时间(1S)内的变化次数。若在一定1S的时间间隔内测得这个周期性信号的重复变化次数为N,则其频率可表示为:F=N

数字频率计的原理图如下:

如上图所示,当闸门信号(宽度为1S的正脉冲)到来时,闸门开通,被测信号通

过闸门送到计数器,计数器开始计数,当闸门信号结束时,计数器停止计数。由于闸门

开通的时间为1S,计数器的计数值就是被测信号的频率。为了使测得的频率值准确,

在闸门开通之前,计数器必须清零。为了使显示电路稳定地显示频率值,在计数器和显

示电路之间加了锁存器,当计数器计数结束时,将计数值通过锁存信号送到锁存器。控

制电路在时基电路的控制下产生三个信号:闸门信号、锁存信号和清零信号。各信号之

间的时序关系如下图所示:

2、数字频率计原理图

3、CNT10、CNT12、CODE、LOCK模块的VHDL语言程序

(1)CNT10的VHDL语言

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt10 is

port(clk:in std_logic;

clr:in std_logic;

cs :in std_logic;

qq :buffer std_logic_vector(3 downto 0);

co :out std_logic);

end cnt10;

architecture one of cnt10 is

begin

process(clk,clr,cs)

begin

if (clr='1') then

qq<="0000";

elsif (clk'event and clk='1') then

if (cs='1') then

if (qq=9) then

qq<="0000";

else

qq<=qq+1;

end if;

end if;

end if;

end process;

process(qq)

begin

if (qq=9) then

co<='0';

else

co<='1';

end if;

end process;

end;

(2)CNT12的VHDL语言

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt12 is

port(clk: in std_logic;

qq : buffer std_logic_vector(3 downto 0));

end cnt12;

architecture one of cnt12 is

begin

process(clk)

begin

if (clk'event and clk='1') then

if (qq=11) then

qq<="0000";

else

qq<=qq+1;

end if;

end if;

end process;

end one;

(3)CODE模块的VHDL语言

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity code is

port(

dd : in std_logic_vector(3 downto 0);

cs : out std_logic;

clr : out std_logic;

lock: out std_logic

);

end code;

architecture one of code is

begin

process(dd)

begin

if (dd=0) then

clr<='1';

else

clr<='0';

end if;

if (dd=11) then

lock<='1';

else

lock<='0';

end if;

if ( (dd > 0 ) and (dd < 9 )) then

cs<='1';

else

cs<='0';

end if;

end process;

end one;

(4)LOCK模块的VHDL语言

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity lock is

port(

clk: in std_logic;

dd : in std_logic_vector(3 downto 0);

qq : out std_logic_vector(3 downto 0)

);

end lock;

architecture one of lock is

begin

process(clk,dd)

begin

if (clk'event and clk='1') then

qq<=dd;

end if;

end process;

end one;

4、CNT10、CNT12、CODE、LOCK模块的仿真结果

(1)CNT10模块的仿真结果

(2)CNT12模块的仿真结果

(3)CODE模块的仿真结果

(4)LOCK模块的仿真结果

5、项目下载步骤

(1)器件选定

选择器件为MAX7000S系列的EPM7128SLC84

(2)管脚锁定

所谓管脚锁定,就是将输入、输出信号安排在器件的指定管脚上。在实际应用中,PLD 器件常常与其它电路连在一起,因此PLD器件的管脚锁定应根据实际电路来确定。

由于本设计采用浙江工业大学电子创新基地自行研制的EDA实验板来验证设计项目,

(3)硬件编程

使用ByteBlaster下载电缆把数字频率计项目以JATG方式下载到EDA实验板的EPM7128SLC84器件中。在编程过程中,若器件或电缆或电源有问题,则会产生错误警告信息。

(4)频率测量

仿真结果如下:

由仿真图可知,频率测量结果正确。

三、四位乘法器的设计

1、乘法控制器的的设计

(1)乘法控制器的ASM图

(2)控制器的VHDL语言程序

library ieee;

use ieee.std_logic_1164.all;

entity mulcon is

port (start,i4,bi,clk : in std_logic;

endd,clr,ca,cb1,cb0,cm1,cm0,cc : out std_logic); end mulcon ;

architecture behv of mulcon is

signal current_state,next_state:bit_vector(1 downto 0);

constant s0:bit_vector(1 downto 0):="00";

constant s1:bit_vector(1 downto 0):="01";

constant s2:bit_vector(1 downto 0):="11";

constant s3:bit_vector(1 downto 0):="10";

begin

com1:process(current_state,start,i4)

begin

case current_state is

when s0 => if (start='1') then next_state<=s1;

else next_state<=s0;

end if;

when s1 => next_state<=s2;

when s2 => next_state<=s3;

when s3 => if (i4='1') then next_state<=s0;

else next_state<=s2;

end if;

end case;

end process com1;

com2:process(current_state,bi)

begin

case current_state is

when s0 => endd<='1';clr<='1';ca<='0';cb1<='0';

cb0<='0';cm1<='0';cm0<='0';cc<='0';

when s1 => endd<='0';clr<='0';ca<='1';cb1<='1';

cb0<='1';cm1<='0';cm0<='0';cc<='0';

when s2 => if (bi='1') then endd <='0';clr<='1';ca<='0';

cb1<='0';cb0<='0';cm1<='1';cm0<='1';cc<='1';

else endd<='0';clr<='1';ca<='0';cb1<='0';cb0<='0';

cm1<='0';cm0<='0';cc<='1'; end if;

when s3 => endd<='0';clr<='1';ca<='0';cb1<='0';

cb0<='1';cm1<='0';cm0<='1';cc<='0'; end case;

end process com2;

reg:process (clk)

begin

if clk='1' and clk'event then

current_state<=next_state;

end if;

end process reg;

end behv;

(3)控制器的仿真时序图

VHDL源程序仿真结果:

2、顶层原理图

3、顶层原理图仿真结果

四、30秒计时器设计

1、CNT3、CNT10模块的VHDL语言程序

(1)CNT3的VHDL语言

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt3 is

port(

clk:in std_logic;

clr:in std_logic;

cs :in std_logic;

qq :buffer std_logic_vector(3 downto 0)

);

end cnt3;

architecture one of cnt3 is

begin

process(clk,clr,cs)

begin

if (clr='1') then

qq<="0011";

elsif (clk'event and clk='1') then

if (cs='1') then

if (qq=0) then

qq<="0000";

else

qq<=qq-1;

end if;

end if;

end if;

end process;

end;

(1)CNT10的VHDL语言

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt10 is

port(clk:in std_logic;

clr:in std_logic;

cs :in std_logic;

qq :buffer std_logic_vector(3 downto 0);

co :out std_logic);

end cnt10;

architecture one of cnt10 is

begin

process(clk,clr,cs)

begin

if (clr='1') then

qq<="0000";

elsif (clk'event and clk='1') then

if (cs='1') then

if (qq=9) then

qq<="0000";

else

qq<=qq+1;

end if;

end if;

end if;

end process;

process(qq)

begin

if (qq=9) then

co<='0';

else

co<='1';

end if;

end process;

end;

2、CNT

3、CNT10的仿真结果(1)CNT3的仿真结果

(2)CNT10的仿真结果

3、计时器原理图设计

4、30秒计时器结果仿真

五、实验体会

本次数字电路大型实验让我颇有体会,不仅让我们掌握了VHDL语言和如何构建原理图,而且还让我们学会了MAX+PLUSII的使用以及如何进行结果的仿真,让我们学会了硬件电路设计的又一种新的方法,而且能够让我们每个人都亲身进行操作,增强了我们自己的动手能力,也提高了我们的学习能力,以后如果碰到硬件电路的设计,就会轻松的多,就可以用现在学过的知识运用到实践中去,不过在实验中,我也碰到了一些问题,例如,有时VHDL语言编译的时候有错误,有警告等,这时只能一处一处的找错误,有时可能是由于符号引起的错误,要特别注意。有时在构建原理图编译时也会碰到有错误、有警告的问题,这时可能是由于原理图中线没连好的缘故,就要重新回到原理图中修改再编译,有时还要注重原理图排线的美观问题,看起来感觉比较清晰一点。总体上来说,这次实验对我们的帮助很大,以后能够让我们更好地运用到实践中去。

数字电路实验报告——数据选择器

第八次实验报告 实验六 数据选择器 一、实验目的要求 1、 熟悉中规模集成电路数据选择器的工作原理与逻辑功能 2、 掌握数据选择器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、T4153、CC4011 三、实验线路、原理框图 (一)数据选择器的基本原理 数据选择器是常用的组合逻辑部件之一,它有若干个输入端,若干个控制输入端及一个输出端。 数据选择器的地址变量一般的选择方式是: (1) 选用逻辑表达式各乘积项中出现次数最多的变量(包括原变量与反变量),以简 化数据输入端的附加电路。 (2) 选择一组具有一定物理意义的量。 (二)T4153的逻辑符号、逻辑功能及管脚排列图 (1)T4153是一个双4选1数据选择器,其逻辑符号如图1: 图1 (2) T4153的功能表如下表 其中D0、D1、D2、D3为4个数据输入端;Y 为输出端;S 是使能端,在S 是使能端,在 原SJ 符号

S =0时使能,在S =1时Y=0;A1、A0是器件中两个选择器公用的地址输入端。该器件的 逻辑表达式为: Y=S (1A 0A 0D +101D A A +201D A A +301A A A ) (3) T4153的管脚排列图如图2 图2 (三)利用T4153四选一数据选择器设计一个一位二进制全减器的实验原理和实验线路 (1)一位二进制全减器的逻辑功能表见下表: n D =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C n C =n A n B 1-n C +n A n B 1-n C +n A n B 1-n C +n A n B 1-n C =n A n B 1-n C +n A n B +n A n B 1-n C (3)根据全减器的逻辑功能表设计出的实验线路图为图3: S 11D 3 1D 2 1D 1 1D 0 1Y

数字钟设计报告——数字电路实验报告

. 数字钟设计实验报告 专业:通信工程 :王婧 班级:111041B 学号:111041226 .

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) (一)设计步骤 (4) (二)数字钟的构成 (4) (三)数字钟的工作原理 (5) 六、总结 (9) 1

一、前言 此次实验是第一次做EDA实验,在学习使用软硬件的过程中,自然遇到很多不懂的问题,在老师的指导和同学们的相互帮助下,我终于解决了实验过程遇到的很多难题,成功的完成了实验,实验结果和预期的结果也是一致的,在这次实验中,我学会了如何使用Quartus II软件,如何分层设计点路,如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解,将其运用到了实际中来,明白了学习电子技术基础的意义,也达到了其培养的目的。也明白了一个道理:成功就是在不断摸索中前进实现的,遇到问题我们不能灰心、烦躁,甚至放弃,而要静下心来仔细思考,分部检查,找出最终的原因进行改正,这样才会有进步,才会一步步向自己的目标靠近,才会取得自己所要追求的成功。 2

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法; 4通过实训学习元器件的选择及集成电路手册查询方法; 5通过实训掌握电子电路调试及故障排除方法; 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求: 1、24小时为一个计数周期; 2、具有整点报时功能; 3、定时闹铃(未完成) 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”,“分”,“秒”计数器和定时器组成。干电路系统由秒信号发生器、“时、 3

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称:QuartusII原理图输入 法设计与实现 学院:北京邮电大学 班级: 姓名: 学号:

一.实验名称和实验任务要求 实验名称:QuartusII原理图输入法设计与实现 实验目的:⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用; ⑶熟悉实验板的使用。 实验任务要求:⑴掌握QuartusII的基础上,利用QuartusII用逻辑 门设计实现一个半加器,生成新的半加器图像模 块。 ⑵用实验内容(1)中生成的半加器模块以及逻辑门 实现一个全加器,仿真验证其功能,并能下载到实 验板上进行测试,要求用拨码开关设定输入信号, 发光二级管显示输出信号。 ⑶用3线—8线译码器(74L138)和逻辑门实现要求 的函数:CBA F+ C + =,仿真验证其 + B C B A A A B C 功能,,并能下载到实验板上进行测试,要求用拨 码开关设定输入信号,发光二级管显示输出信号。二.设计思路和过程 半加器的设计实现过程:⑴半加器的应有两个输入值,两个输出值。 a表示加数,b表示被加数,s表示半加和, co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门:异或门和与门。a,b 为异 或门和与门的输入,S 为异或门的输出,C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能, 并生成新的半加器图形模块单元。 (4)下载到电路板,并检验是否正确。 全加器的设计实现过程:⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ,两个输 出值s,co :a 为被加数,b 为加数,ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为: c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能,实现全加器。 用3线—8线译码器(74L138)和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程:⑴利用QuartusII 选择译码器(74L138)的图形模块

数字逻辑电路实验报告

数字逻辑电路 实验报告 指导老师: 班级: 学号: 姓名: 时间: 第一次试验一、实验名称:组合逻辑电路设计

二、试验目的: 1、掌握组合逻辑电路的功能测试。 2、验证半加器和全加器的逻辑功能。 3、、学会二进制数的运算规律。 三、试验所用的器件和组件: 二输入四“与非”门组件3片,型号74LS00 四输入二“与非”门组件1片,型号74LS20 二输入四“异或”门组件1片,型号74LS86 四、实验设计方案及逻辑图: 1、设计一位全加/全减法器,如图所示: 电路做加法还是做减法是由M决定的,当M=0时做加法运算,当M=1时做减法运算。当作为全加法器时输入信号A、B和Cin分别为加数、被加数和低位来的进位,S 为和数,Co为向上的进位;当作为全减法时输入信号A、B和Cin分别为被减数,减数和低位来的借位,S为差,Co为向上位的借位。 (1)输入/输出观察表如下: (2)求逻辑函数的最简表达式 函数S的卡诺图如下:函数Co的卡诺如下: 化简后函数S的最简表达式为: Co的最简表达式为:

(3)逻辑电路图如下所示: 2、舍入与检测电路的设计: 用所给定的集成电路组件设计一个多输出逻辑电路,该电路的输入为8421码,F1为“四舍五入”输出信号,F2为奇偶检测输出信号。当电路检测到输入的代码大于或等于5是,电路的输出F1=1;其他情况F1=0。当输入代码中含1的个数为奇数时,电路的输出F2=1,其他情况F2=0。该电路的框图如图所示: (1)输入/输出观察表如下: B8 B4 B2 B1 F2 F1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 0 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 0 1 1 1

数字电子技术实验报告

专业: 班级: 学号: 姓名: 指导教师: 电气学院

实验一集成门电路逻辑功能测试 一、实验目的 1. 验证常用集成门电路的逻辑功能; 2. 熟悉各种门电路的逻辑符号; 3. 熟悉TTL集成电路的特点,使用规则和使用方法。 二、实验设备及器件 1. 数字电路实验箱 2. 万用表 3. 74LS00四2输入与非门1片74LS86四2输入异或门1片 74LS11三3输入与门1片74LS32四2输入或门1片 74LS04反相器1片 三、实验原理 集成逻辑门电路是最简单,最基本的数字集成元件,目前已有种类齐全集成门电路。TTL集成电路由于工作速度高,输出幅度大,种类多,不宜损坏等特点而得到广泛使用,特别对学生进行实验论证,选用TTL电路较合适,因此这里使用了74LS系列的TTL成路,它的电源电压为5V+10%,逻辑高电平“1”时>2.4V,低电平“0”时<0.4V。实验使用的集成电路都采用的是双列直插式封装形式,其管脚的识别方法为:将集成块的正面(印有集成电路型号标记面)对着使用者,集成电路上的标识凹口左,左下角第一脚为1脚,按逆时针方向顺序排布其管脚。 四、实验内容 ㈠根据接线图连接,测试各门电路逻辑功能 1. 利用Multisim画出以74LS11为测试器件的与门逻辑功能仿真图如下

按表1—1要求用开关改变输入端A,B,C的状态,借助指示灯观测各相应输出端F的状态,当电平指示灯亮时记为1,灭时记为0,把测试结果填入表1—1中。 表1-1 74LS11逻辑功能表 输入状态输出状态 A B C Y 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 悬空 1 1 1 悬空0 0 0 2. 利用Multisim画出以74LS32为测试器件的或门逻辑功能仿真图如下

数字电路实验报告

数字电路实验报告 姓名:张珂 班级:10级8班 学号:2010302540224

实验一:组合逻辑电路分析一.实验用集成电路引脚图 1.74LS00集成电路 2.74LS20集成电路 二、实验内容 1、组合逻辑电路分析 逻辑原理图如下:

U1A 74LS00N U2B 74LS00N U3C 74LS00N X1 2.5 V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V GND 图1.1组合逻辑电路分析 电路图说明:ABCD 按逻辑开关“1”表示高电平,“0”表示低电平; 逻辑指示灯:灯亮表示“1”,灯不亮表示“0”。 真值表如下: A B C D Y 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 表1.1 组合逻辑电路分析真值表 实验分析: 由实验逻辑电路图可知:输出X1=AB CD =AB+CD ,同样,由真值表也能推出此方程,说明此逻辑电路具有与或功能。 2、密码锁问题: 密码锁的开锁条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为“1”,将锁打开;否则,报警信号为“1”,则接通警铃。

试分析下图中密码锁的密码ABCD 是什么? 密码锁逻辑原理图如下: U1A 74LS00N U2B 74LS00N U3C 74LS00N U4D 74LS00N U5D 74LS00N U6A 74LS00N U7A 74LS00N U8A 74LS20D GND VCC 5V J1 Key = Space J2 Key = Space J3 Key = Space J4 Key = Space VCC 5V X1 2.5 V X2 2.5 V 图 2 密码锁电路分析 实验真值表记录如下: 实验真值表 A B C D X1 X2 0 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 0 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 0 1 1 0 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 0 1 1 1 0 0 0 1 1 1 0 1 0 1 1 1 1 0 0 1 1 1 1 1 0 1 表1.2 密码锁电路分析真值表 实验分析: 由真值表(表1.2)可知:当ABCD 为1001时,灯X1亮,灯X2灭;其他情况下,灯X1灭,灯X2亮。由此可见,该密码锁的密码ABCD 为1001.因而,可以得到:X1=ABCD ,X2=1X 。

电路仿真实验报告

本科实验报告实验名称:电路仿真

实验1 叠加定理的验证 1.原理图编辑: 分别调出接地符、电阻R1、R2、R3、R4,直流电压源、直流电流源,电流表电压表(Group:Indicators, Family:VOLTMETER 或AMMETER)注意电流表和电压表的参考方向),并按上图连接; 2. 设置电路参数: 电阻R1=R2=R3=R4=1Ω,直流电压源V1为12V,直流电流源I1为10A。 3.实验步骤: 1)、点击运行按钮记录电压表电流表的值U1和I1; 2)、点击停止按钮记录,将直流电压源的电压值设置为0V,再次点击运行按钮记录电压表电流表的值U2和I2; 3)、点击停止按钮记录,将直流电压源的电压值设置为12V,

将直流电流源的电流值设置为0A,再次点击运行按钮记录电压表电流表的值U3和I3; 4.根据叠加电路分析原理,每一元件的电流或电压可以看成是每一个独立源单独作用于电路时,在该元件上产生的电流或电压的代数和。 所以,正常情况下应有U1=U2+U3,I1=I2+I3; 经实验仿真: 当电压源和电流源共同作用时,U1=-1.6V I1=6.8A. 当电压源短路即设为0V,电流源作用时,U2=-4V I2=2A 当电压源作用,电流源断路即设为0A时,U3=2.4V I3=4.8A

所以有U1=U2+U3=-4+2.4=-1.6V I1=I2+I3=2+4.8=6.8A 验证了原理 实验2 并联谐振电路仿真 2.原理图编辑: 分别调出接地符、电阻R1、R2,电容C1,电感L1,信号源V1,按上图连接并修改按照例如修改电路的网络标号; 3.设置电路参数: 电阻R1=10Ω,电阻R2=2KΩ,电感L1=2.5mH,电容C1=40uF。信号源V1设置为AC=5v,Voff=0,Freqence=500Hz。 4.分析参数设置: AC分析:频率范围1HZ—100MHZ,纵坐标为10倍频程,扫描

数字电路实验报告——译码器

第五次试验报告 实验五 译码器 一、实验目的要求 1、熟悉中规模集成电路T4138译码器的工作原理与逻辑功能 2、掌握译码器的应用 二、实验仪器、设备 直流稳压电源、电子电路调试器、万用表、两个T4138、74LS20 三、实验线路、原理框图 1、T4138的逻辑符号 T4138是一个3线—8线译码器,它是一种通用译码器,其逻辑符号如图1所示。 图1 其中,A 2、A 1、A 0是地址输入端,Y 0、Y 1、Y 2、Y 3、Y 4、Y 5、Y 6、Y 7是译码输出端,S 1、 S 2、S 3是使能端,当S 1=1, S 2+S 3=0时,器件使能。 2、T4138的管脚排列 T4138的管脚排列如图2所示: 图2 3、T4138的逻辑功能 T4138的功能表如下表所示: Y Y Y Y Y Y Y 32 (a )原SJ 符号 (b )GB 符号

3线—8线译码器实际上是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息,器件就成为一个数据分配器。 4、用T4138实现一个逻辑函数 译码器的每一路输出,实际上是地址码的一个最小项的反变量,利用其中一部分输出端输出的与非关系,也就是它们相应最小项的或逻辑表达式,能方便地实现逻辑函数。 本试验要求实现以下逻辑函数: Y=AB C +A B C+A BC+ABC=ABC BC A C B A C AB ???=7356Y Y Y Y 用T4138和74LS20实现以上逻辑函数,实验线路见下图(图3): 图3 5,用两个3线—8线译码器组成一个4线—16线的译码器 4线—16线的真值表为: “0Y

数字逻辑实验报告模板

实验名称: 数字逻辑实 验 系 别: 年 级: 专 业: 班 级: 学 号: 姓 名: 成 绩: 任课教师: 2016 年 5 月 21 日 试验一门电路逻辑功能及测试

1、实验目的 1、熟悉门电路逻辑功能 2、熟悉数字逻辑学习机及示波器的使用 2、实验仪器及材料 器件: 74LS00 二输入端四与非门 2片 74LS20 四输入端双与非门 1片 74LS86 二输入端四异或门 1片 3、预习要求 1、复习门电路工作原理及相应的逻辑表达式 2、熟悉所用集成电路的引线位置及各引线用途 3、了解双踪示波器使用方法 4、实验内容 实验前先检查机器电源是否正常。 1、测试门电路逻辑功能 (1)选用双四输入与非门74LS20一只,插入电路板,连线后根据芯片图检测门电路功能是否正确。 (2)将电平开关按表1.1置位,分别测出输出电压及逻辑状态。 表1.1 输入输出 1234Y H H H H L H H H L L H H L L L H

L L L L 2、 异或门逻辑功能测试 (1)二输入四异或门电路74LS86,按图1.2接线,输入端1,2,4,5接电平开关,输出端A、B、y接电平显示发光二 极管。 (2)将电平开关按表1.2置位,将结果填入表中。 输入 输出 A B Y L L H L H H H H H H L H L L L L L L H L H H L H 3、逻辑电路的逻辑关系 (1)用74LS00按图1.3,1.4接线,将输入输出的逻辑关系分别填入表1.3,1.4中。

(2)写出上面两个电路逻辑表达式。 5、思考 怎样判断门电路逻辑功能是否正常?

数字逻辑电路实验报告

. .. 数字逻辑电路设计 --多功能数字钟 学院:计算机科学与通信工程 专业: : 学号: 指导老师:

多功能数字钟 一、设计任务及要求 (1)拥有正常的时、分、秒计时功能。 (2)能利用实验板上的按键实现校时、校分及清零功能。 (3)能利用实验板上的扬声器做整点报时。 (4)闹钟功能 (5)在MAXPLUS II 中采用层次化设计方法进行设计。 (6)在完成全部电路设计后在实验板上下载,验证设计课题的正确性。 二、多功能数字钟的总体设计和顶层原理图 作为根据总体设计框图,可以将整个系统分为六个模块来实现,分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。

(1)计时模块 该模块使用74LS160构成的一个二十四进制和两个六十进制计数器级联,构成数字钟的基本框架。二十四进制计数器用于计时,六十进制计数器用于计分和秒。只要给秒计数器一个1HZ的时钟脉冲,则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲。 用两个74160连成24进制的计数器,原图及生成的器件如下: 生成的二十四进制计数器注: 利用使能端,时钟信号,清零以及预置数功能连成24进制。

用两个74160连成的60进制计数器,原图及生成的器件如下: 生成的六十进制计数器 (2)校时模块 校时模块设计要求实现校时,校分以及清零功能。 *按下校时键,小时计数器迅速递增以调至所需要的小时位。 *按下校分键,分计数器迅速递增以调至所需要的分位。 *按下清零键,将秒计数器清零。 注意事项:①在校分时,分计数器的计数不应对小时位产生影响,因而需要屏蔽此时分计数器的进位信号以防止小时计数器计数。 ②利用D触发器进行按键抖动的消除,因为D触发器是边沿触发,在除去时钟边沿到来前一瞬间之外的绝大部分时间都不接受输入,

数字电子技术实验报告汇总

《数字电子技术》实验报告 实验序号:01 实验项目名称:门电路逻辑功能及测试 学号姓名专业、班级 实验地点物联网实验室指导教师时间2016.9.19 一、实验目的 1. 熟悉门电路的逻辑功能、逻辑表达式、逻辑符号、等效逻辑图。 2. 掌握数字电路实验箱及示波器的使用方法。 3、学会检测基本门电路的方法。 二、实验仪器及材料 1、仪器设备:双踪示波器、数字万用表、数字电路实验箱 2. 器件: 74LS00 二输入端四与非门2片 74LS20 四输入端双与非门1片 74LS86 二输入端四异或门1片 三、预习要求 1. 预习门电路相应的逻辑表达式。 2. 熟悉所用集成电路的引脚排列及用途。 四、实验内容及步骤 实验前按数字电路实验箱使用说明书先检查电源是否正常,然后选择实验用的集成块芯片插入实验箱中对应的IC座,按自己设计的实验接线图接好连线。注意集成块芯片不能插反。线接好后经实验指导教师检查无误方可通电实验。实验中

1.与非门电路逻辑功能的测试 (1)选用双四输入与非门74LS20一片,插入数字电路实验箱中对应的IC座,按图1.1接线、输入端1、2、4、5、分别接到K1~K4的逻辑开关输出插口,输出端接电平显 图 1.1 示发光二极管D1~D4任意一个。 (2)将逻辑开关按表1.1的状态,分别测输出电压及逻辑状态。 表1.1 输入输出 1(k1) 2(k2) 4(k3) 5(k4) Y 电压值(v) H H H H 0 0 L H H H 1 1 L L H H 1 1 L L L H 1 1 L L L L 1 1 2. 异或门逻辑功能的测试

图 1.2 (1)选二输入四异或门电路74LS86,按图1.2接线,输入端1、2、4、5接逻辑开关(K1~K4),输出端A、B、Y接电平显示发光二极管。 (2)将逻辑开关按表1.2的状态,将结果填入表中。 表1.2 输入输出 1(K1) 2(K2) 4(K35(K4) A B Y 电压(V) L H H H H L L L H H H H L L L H H L L L L L H H 1 1 1 1 1 1 1 1

数字电路实验Multisim仿真

实验一 逻辑门电路 一、与非门逻辑功能的测试 74LS20(双四输入与非门) 仿真结果 二、 或非门逻辑功能的测试 74LS02(四二输入或非门) 仿真结果: 三、与或非门逻辑功能的测试 74LS51(双二、三输入与或非门) 仿真结果: 四、异或门逻辑功能的测试 74LS86(四二输入异或 门)各一片 仿真结果: 二、思考题 1. 用一片74LS00实现Y = A+B 的逻辑功能 ; 2. 用一片74LS86设计 一个四位奇偶校验电路; 实验二 组合逻辑 电路 一、分析半加器的逻辑功能 二. 验证

的逻辑功能 4.思考题 (1)用两片74LS138 接成四线-十六线译码器 0000 0001 0111 1000 1111 (2)用一片74LS153接成两位四选一数据选择器; (3)用一片74LS153一片74LS00和接成一位全加器 (1)设计一个有A、B、C三位代码输入的密码锁(假设密码是011),当输入密码正确时,锁被打开(Y1=1),如果密码不符,电路发出报警信号(Y2=1)。 以上四个小设计任做一个,多做不限。 还可以用门电路搭建 实验三触发器及触发器之间的转换 1.D触发器逻辑功能的测试(上升沿) 仿真结果; 2.JK触发器功能测试(下降沿) Q=0 Q=0略

3.思考题: (1) (2) (3)略 实验四寄存器与计数器 1.右移寄存器(74ls74 为上升沿有效) 2.3位异步二进制加法,减法计数器(74LS112 下降沿有效) 也可以不加数码显示管 3.设计性试验 (1)74LS160设计7进制计数器(74LS160 是上升沿有效,且异步清零,同步置数)若采用异步清零: 若采用同步置数: (2)74LS160设计7进制计数器 略 (3)24进制 83进制 注意:用74LS160与74LS197、74LS191是完全不一样的 实验五555定时器及其应用 1.施密特触发器

数字电路组合逻辑电路设计实验报告

数字电路组合逻辑电路设 计实验报告 The Standardization Office was revised on the afternoon of December 13, 2020

实验三组合逻辑电路设计(含门电路功能测试)

一、实验目的 1.掌握常用门电路的逻辑功能 2.掌握小规模集成电路设计组合逻辑电路的方法 3.掌握组合逻辑电路的功能测试方法 二、实验设备与器材 Multisim 、74LS00 四输入2与非门、示波器、导线 三、实验原理 TTL集成逻辑电路种类繁多,使用时应对选用的器件做简单逻辑功能检查,保证实验的顺利进行。 测试门电路逻辑功能有静态测试和动态测试两种方法。静态测试时,门电路输入端加固定的高(H)、低电平,用示波器、万用表、或发光二极管(LED)测

出门电路的输出响应。动态测试时,门电路的输入端加脉冲信号,用示波器观测输入波形与输出波形的同步关系。 下面以74LS00为例,简述集成逻辑门功能测试的方法。74LS00为四输入2与非门,电路图如3-1所示。74LS00是将四个二输入与非门封装在一个集成电路芯片中,共有14条外引线。使用时必须保证在第14脚上加+5V电压,第7脚与底线接好。 整个测试过程包括静态、动态和主要参数测试三部分。 表3-1 74LS00与非门真值表 1.门电路的静态逻辑功能测试 静态逻辑功能测试用来检查门电路的真值表,确认门电路的逻辑功能正确与否。实验时,可将74LS00中的一个与非门的输入端A、B分别作为输入逻辑变量,加高、低电平,观测输出电平是否符合74LS00的真值表(表3-1)描述功能。

实验三 Matlab的数字调制系统仿真实验(参考)

成都理工大学实验报告 课程名称:数字通信原理 姓名:__________________学号:______________ 成绩:____ ___ 实验三Matlab的数字调制系统仿真实验(参考) 1 数字调制系统的相关原理 数字调制可以分为二进制调制和多进制调制,多进制调制是二进制调制的推广,主要讨论二进制的调制与解调,简单讨论一下多进制调制中的差分相位键控调制(M-DPSK)。 最常见的二进制数字调制方式有二进制振幅键控(2-ASK)、移频键控(2-FSK)和移相键控(2-PSK 和2-DPSK)。下面是这几种调制方式的相关原理。 1.1 二进制幅度键控(2-ASK) 幅度键控可以通过乘法器和开关电路来实现。载波在数字信号1 或0 的控制下通或断,在信号为1 的状态载波接通,此时传输信道上有载波出现;在信号为0 的状态下,载波被关断,此时传输信道上无载波传送。那么在接收端我们就可以根据载波的有无还原出数字信号的1 和0。 幅移键控法(ASK)的载波幅度是随着调制信号而变化的,其最简单的形式是,载波在二进制调制信号控制下通断,此时又可称作开关键控法(OOK)。多电平MASK调制方式是一种比较高效的传输方式,但由于它的抗噪声能力较差,尤其是抗衰落的能力不强,因而一般只适宜在恒参信道下采用。 2-ASK 信号功率谱密度的特点如下: (1)由连续谱和离散谱两部分构成;连续谱由传号的波形g(t)经线性调制后决定,离散谱由载波分量决定; (2)已调信号的带宽是基带脉冲波形带宽的二倍。 1.2 二进制频移键控(2-FSK) 数字频率调制又称频移键控(FSK),二进制频移键控记作2FSK。数字频移键控是用载波的频率来传送数字消息,即用所传送的数字消息控制载波的频率。2FSK

数字电路译码器实验报告

一、实验目的与要求 1.了解和正确使用MSI组合逻辑部件; 2.掌握一般组合逻辑电路的特点及分析、设计方法; 3. 学会对所设计的电路进行静态功能测试的方法; 4. 观察组合逻辑电路的竞争冒险现象。 预习要求: (1)复习组合逻辑电路的分析与设计方法; (2)根据任务要求设计电路,并拟定试验方法; (3)熟悉所用芯片的逻辑功能、引脚功能和参数; (4)了解组合逻辑电路中竞争冒险现象的原因及消除方法。 (5)二、实验说明 译码器是组合逻辑电路的一部分。所谓译码就是不代码的特定含义“翻译”出来的过程,而实现译码操作的电路称为译码器。译码器分成三类: 1.二进制译码器:把二进制代码的各种状态,按照其原意翻译成对应输出信号的电路。如中规模2线—4线译码器74LS139,3线—8线译码器74LS138等。 2.二—十进制译码器:把输入BCC码的十个代码译成十个高、低电平信号。 3.字符显示译码器:把数字、文字和符号的二进制编码翻译成人们习惯的形式并直观地显示出来的电路,如共阴极数码管译码驱动的74LS48(74LS248),共阳极数码管译码驱动的74LS49(74LS249)等。 三、实验设备 1.RXB-1B数字电路实验箱 2.器件 74LS00 四2输入与非门 74LS20 双4输入与非门 74LS138 3线—8线译码器 四、任务与步骤 任务一:测试3线—8线译码器74LS138逻辑功能 将一片3线—8线译码器74LS138插入RXB-1B数字电路实验箱的IC空插座中,按图3-15接线。A0、A1、A2、STA、STB、STC端是输入端,分别接至数字电路实验箱的任意6个电平开关。Y7、Y6、Y5、Y4、Y3、Y2、Y1、Y0输出端,分别接至数字电路实验箱的电平显示器的任意8个发光二极管的插孔8号引脚地接至RXB—IB型数字电路实验箱的电源“ ”,16号引脚+5V接至RXB-1B数字电路实验箱的电源“+5V”。按表3-2中输入值设置电平开关状态,观察发光二极管(简称LED)的状态,并将结果填入表中。 根据实验数据归纳出74LS138芯片的功能。 表3-2 3线-8线译码器74LS138功能表

数字电路仿真实验报告

数字逻辑与CPU 仿真实验报告 姓名: 班级: 学号:

仿真实验 摘要:Multisim是Interactive Image Technologies公司推出的以Windows为基础的仿真工具,具有丰富的仿真分析能力。本次仿真实验便是基于Multisim软件平台对数字逻辑电路的深入研究,包括了对组合逻辑电路、时序逻辑电路中各集成元件的功能仿真与验证、对各电路的功能分析以及自行设计等等。 一、组合逻辑电路的分析与设计 1、实验目的 (1)掌握用逻辑转换器进行逻辑电路分析与设计的方法。 (2)熟悉数字逻辑功能的显示方法以及单刀双掷开关的应用。 (3)熟悉字信号发生器、逻辑分析仪的使用方法。 2、实验内容和步骤 (1)采用逻辑分析仪进行四舍五入电路的设计 ①运行Multisim,新建一个电路文件,保存为四舍五入电路设计。 ②在仪表工具栏中跳出逻辑变换器XLC1。 图1-1 逻辑变换器以及其面板 ③双击图标XLC1,其出现面板如图1-1所示 ④依次点击输入变量,并分别列出实现四舍五入功能所对应的输出状态(点击输出依 次得到0、1、x状态)。 ⑤点击右侧不同的按钮,得到输出变量与输入变量之间的函数关系式、简化的表达式、 电路图及非门实现的逻辑电路。 ⑥记录不同的转换结果。

(2)分析图1-2所示代码转换电路的逻辑功能 ①运行Multisim,新建一个电路文件,保存为代码转换电路。 ②从元器件库中选取所需元器件,放置在电路工作区。 ?从TTL工具栏选取74LS83D放置在电路图编辑窗口中。 ?从Source库取电源Vcc和数字地。 ?从Indictors库选取字符显示器。 ?从Basic库Switch按钮选取单刀双掷开关SPD1,双击开关,开关的键盘控制设 置改为A。后面同理,分别改为B、C、D。 图1-2 代码转换电路 ③将元件连接成图1-2所示的电路。 ④闭合仿真开关,分别按键盘A、B、C、D改变输入变量状态,将显示器件的结果填 入表1-1中。 ⑤说明该电路的逻辑功能。 表1-1 代码转换电路输入输出对应表

数字电子技术实验报告

实验一组合逻辑电路设计与分析 1.实验目的 (1)学会组合逻辑电路的特点; (2)利用逻辑转换仪对组合逻辑电路进行分析与设计。 2.实验原理 组合逻辑电路是一种重要的数字逻辑电路:特点是任何时刻的输出仅仅取决 于同一时刻输入信号的取值组合。根据电路确定功能,是分析组合逻辑电路的过 程,一般按图 1-1 所示步骤进行分析。 组合逻辑电路逻辑表达式最简表达式真值表确切电路功能 图 1-1组合逻辑电路的分析步骤 根据要求求解电路,是设计组合逻辑电路的过程,一般按图1-2 所示步骤进 行设计。 问题提出真值表逻辑表达式化简变换逻辑图 图 1-2组合逻辑电路的设计步骤 3.实验电路及步骤 (1)利用逻辑转换仪对已知逻辑电路进行分析。 a.按图 1-3 所示连接电路。 XLC1 U1A U2A 74LS136D74LS04D U1C U2C U1B U2B 74LS136D74LS04D B74LS136D74LS04D A 图1-3 待分析的逻辑电路 A b.在逻辑转换仪面板上单击由逻辑电路转换为真值表的按钮和由真值表导出 简化表达式后,得到如图 1-4 所示结果。观察真值表,我们发现:当四个输

入变量 A,B,C,D 中 1 的个数为奇数时,输出为 0,而当四个输入变量A,B,C,D 中1 的个数为偶数时,输出为 1。因此这是一个四位输入信号的奇偶校验电 路。 图 1-4 经分析得到的真值表和表达式 (2)根据要求利用逻辑转换仪进行逻辑电路的设计。 a.问题提出:有一火灾报警系统,设有烟感、温感和紫外线三种类型不同的火灾 探测器。为了防止误报警,只有当其中有两种或两种以上的探测器发出火灾探 测信号时,报警系统才产生报警控制信号,试设计报警控制信号的电路。 b.在逻辑转换仪面板上根据下列分析出真值表如图1-5 所示:由于探测器发出 的火灾探测信号也只有两种可能,一种是高电平( 1),表示有火灾报警;一种是低电平( 0),表示正常无火灾报警。因此,令 A、B、C 分别表示烟感、温感、紫外线三种探测器的探测输出信号,为报警控制电路的输入、令 F 为报 警控制电路的输出。

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院:应用科学学院 专业班级:电科12 - 1班 学号:32 姓名:周龙 指导教师:刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1)、熟悉mos晶体管版图结构及绘制步骤; 2)、熟悉反相器版图结构及版图仿真; 2. 实验内容 1)绘制PMOS布局图; 2)绘制NMOS布局图; 3)绘制反相器布局图并仿真; 3. 实验步骤 1、绘制PMOS布局图: (1) 绘制N Well图层;(2) 绘制Active图层; (3) 绘制P Select图层; (4) 绘制Poly图层; (5) 绘制Active Contact图层;(6) 绘制Metal1图层; (7) 设计规则检查;(8) 检查错误; (9) 修改错误; (10)截面观察; 2、绘制NMOS布局图: (1) 新增NMOS组件;(2) 编辑NMOS组件;(3) 设计导览; 3、绘制反相器布局图: (1) 取代设定;(2) 编辑组件;(3) 坐标设定;(4) 复制组件;(5) 引用nmos组件;(6) 引用pmos组件;(7) 设计规则检查;(8) 新增PMOS基板节点组件;(9) 编辑PMOS基板节点组件;(10) 新增NMOS基板接触点; (11) 编辑NMOS基板节点组件;(12) 引用Basecontactp组件;(13) 引用Basecontactn 组件;(14) 连接闸极Poly;(15) 连接汲极;(16) 绘制电源线;(17) 标出Vdd 与GND节点;(18) 连接电源与接触点;(19) 加入输入端口;(20) 加入输出端口;(21) 更改组件名称;(22) 将布局图转化成T-Spice文件;(23) T-Spice 模拟; 4. 实验结果 nmos版图

(完整版)基于QuartusII的数字电路仿真实验报告手册

数字电路仿真实验报告 班级通信二班姓名:孔晓悦学号:10082207 作业完成后,以班级为单位,班长或课代表收集齐电子版实验报告,统一提交. 文件命名规则如“通1_王五_学号” 一、实验目的 1. 熟悉译码器、数据选择器、计数器等中规模数字集成电路(MSI)的逻辑功能及其使 用方法。 2. 掌握用中规模继承电路构成逻辑电路的设计方法。 3. 了解EDA软件平台Quartus II的使用方法及主要功能。 二、预习要求 1. 复习数据选择器、译码器、计数器等数字集成器件的工作原理。 2. 熟悉所有器件74LS153、74LS138、74LS161的功能及外引线排列。 3.完成本实验规定的逻辑电路设计项目,并画出接线图,列出有关的真值表。 三、实验基本原理 1.译码器 译码器的逻辑功能是将每个输入的二进制代码译成对应的高、低电平信号。译码器按功能可分为两大类,即通用译码器和显示译码器。通用译码器又包括变量译码器和代码变换译码器。 变量译码器是一种完全译码器,它将一系列输入代码转换成预知一一对应的有效信号。 这种译码器可称为唯一地址译码器。如3线—8线、4线—16线译码器等。 显示译码器用来将数字或文字、符号的代码译成相应的数字、文字、符号的电路。如BCD-七段显示译码器等。 2.数据选择器 数据选择器也陈伟多路选择器或多路开关,其基本功能是:在选择输入(又称地址输入)信号的控制下,从多路输入数据中选择某一路数据作为输出。因此,数据选择器实现的是时分多路输入电路中发送端电子开关的功能,故又称为复用器。一般数据选择器有n 个地址输入端,2n错误!未找到引用源。个数据输入端,一个数据输出端或反码数据输出端,同时还有选通端。目前常用的数据选择器有2选1、4选1、8选1、16选1等多种类型。 3.计数器 计数器是一个庸医实现技术功能的时序部件,它不仅可以用来对脉冲计数,还常用作数字系统的定时、分频、执行数字运算以及其他一些特定的逻辑功能。 74LS161是4位同步二进制计数器,它除了具有二进制加法计数功能外,还具有预置数、保质和异步置零等附加功能。 四、实验内容

数字时钟设计实验报告

数字时钟设计实验报告

电子课程设计题目:数字时钟

数字时钟设计实验报告一、设计要求: 设计一个24小时制的数字时钟。 要求:计时、显示精度到秒;有校时功能。采用中小规模集成电路设计。 发挥:增加闹钟功能。 二、设计方案: 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时;24进制计数器完成时计时;采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图:

图一 数字时钟电路框图 四、电路原理图: (一)秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分,它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器,经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个,一是产生标准秒脉冲信号,一是提供功能 扩展电路所需要的信号,选用三片74LS290进行级联,因为每片为1/10分频器,三片级联好获得1Hz 标准秒脉冲。其电路图如下: 图二 秒脉冲信号发生器 译译译时计 分计秒计 校 时 电 路 秒信号发生器

(二)秒、分、时计时器电路设计 秒、分计数器为60进制计数器,小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端,同时产生一个脉冲给分的个位。其电路图如下: 图三60进制--秒计数电路 ?60进制——分计数电路 分的个位部分为逢十进一,十位部分为逢六进一,从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计:来自秒计数电路的进位脉冲使分的个位加1,利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位,连在十位部计数器脉冲输入端CP,从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位,当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端,同时产生一个脉冲给时的个位。其电路图如下:

武汉大学_数字电路—实验报告

数字电路实验报告 学号:姓名:班级:% % %

目录 实验一组合逻辑电路分析 (1) 一、实验目的 (1) 二、实验原理 (1) 三、实验内容 (1) 实验二组合逻辑实验(一)——半加器和全加器 (3) 一、实验目的 (3) 二、实验原理 (3) 三、实验内容 (4) 实验三组合逻辑实验(二)数据选择器和译码器的应用 (6) 一、实验目的 (6) 二、实验原理 (6) 三、实验内容 (7) 实验四触发器和计数器 (9) 一、实验目的 (9) 二、实验原理 (9) 三、实验内容 (10) 实验五数字电路实验综合实验 (12) 一、实验目的 (12) 二、实验原理 (12) 三、实验内容: (13) 实验六555集成定时器 (15) 一、实验目的 (15) 二、实验原理 (15) 三、实验内容 (16) 实验七数字秒表 (19) 一、实验目的 (19) 二、实验原理 (19) 三、实验内容 (21)

实验一组合逻辑电路分析 一、实验目的 掌握逻辑电路的特点; 学会根据逻辑电路图分析电路的功能。 二、实验原理 74LS00集成片有四块二输入与非门构成,逻辑表达式为。 74LS20由两块四输入与非门构成。逻辑表达式为。 三、实验内容 实验一、根据下列实验电路进行实验:

实验二、分析下图电路的密码 密码锁开锁的条件是:拨对密码,钥匙插入锁眼将电源接通,当两个条件同时满足时,开锁信号为”1”,将锁打开。否则,报警信号为”1”,接通警铃。

实验二 组合逻辑实验(一)——半加器和全加器 一、实验目的 熟悉用门电路设计组合电路的原理和方法步骤。 预习内容 复习用门电路设计组合逻辑电路的原理和方法。 复习二进制的运算。 利用下列元器件完成:74LS283、74LS00、74LS51、74LS136; 完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图; 完成用“异或”门设计的3变量 判奇电路的原理图。 二、实验原理 1、半加器 半加器是算术运算电路中的基本单元,是完成1位二进制数相加的一种组合逻辑电路。 如果只考虑了两个加数本身,而没有考虑低位进位的加法运算,称为半加器。实现 说明:其中,A 、B 是两个加数,S 表示和数,C 表示进位数。 有真值表可得逻辑表达式: ?? ?=+=AB C B A B A S 2、全加器 全加器能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位信号。 说明:其中A 和B 分别是被加数及加数,Ci 为低位进位数,S 为本位和数(称为全加和),Co 为向高位的进位数。得出全加器逻辑表达式: ?????⊕+=++=⊕⊕=+++=i i i o i i i i i C B A AB BC A C B A AB C C B A ABC C B A C B A C B A S )(

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