触发器1

实验三触发器及其应用

一、实验目的

1、掌握基本RS、JK、D和T触发器的逻辑功能

2、掌握集成触发器的逻辑功能及使用方法

3、熟悉触发器之间相互转换的方法

二、实验原理

1、JK触发器

在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。JK触发器的状态方程为：Q n+1＝J Q n＋K Q n

下降沿触发JK触发器的功能如表

注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态

JK 触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D 触发器

⑴双D 触发器 74LS74的引脚排列及逻辑符号如图3a 所示。功能如表3a 所示。

图3a 74LS74引脚排列及逻辑符号

表3a 表4

⑵双D 触发器CC4013的引脚排列及逻辑符号如图3a 所示。功能如表3b 所示。

表3b

图3b 双上升沿D 触发器

4、触发器之间的相互转换

将JK触发器的J、k两端连在一起，并认它为T端，就得到所需的T触发器。如图4(a)所示，其状态方程为： Q n+1 ＝T Q n＋T Q n

(a) T触发器 (b) T'触发器

T触发器的功能如表4。

三、实验设备与器件

1、＋5V直流电源

2、双踪示波器

3、连续脉冲源

4、单次脉冲源

5、逻辑电平开关

6、逻辑电平显示器

7、74LS112（或CC4027）、74LS00（或CC4011）、74LS74（或CC4013）

四、实验内容

1、测试双JK触发器74LS112逻辑功能

、S D的复位、置位功能

(1) 测试R

D

任取一只JK触发器，R

、S D、J、K端接逻辑开关输出插口，CP端接单次

D

，S D（J、K、CP处脉冲源，Q、Q端接至逻辑电平显示输入插口。要求改变R

D

＝0（S D＝1）或S D＝0（R D＝1）作用期间任意改变J、于任意状态），并在R

D

K及CP的状态，观察Q、Q状态。自拟表格并记录之。

(2) 测试JK触发器的逻辑功能

按表8的要求改变J、K、CP端状态，观察Q、Q状态变化，观察触发器状态更新是否发生在CP脉冲的下降沿（即CP由1→0），记录之。

(3) 将JK触发器的J、K端连在一起，构成T触发器。

在CP端输入1HZ连续脉冲，观察Q端的变化。

表8

3、测试双D触发器74LS74的逻辑功能

(1) 测试R

、S D的复位、置位功能

D

测试方法同实验内容2、1)，自拟表格记录。

(2) 测试D触发器的逻辑功能

按表9要求进行测试，并观察触发器状态更新是否发生在CP脉冲的上升沿（即由0→1），记录之。

表9

(3) 将D触发器的Q端与D端相连接，构成T'触发器。

测试方法同实验内容2、3），记录之。

施密特触发器工作原理

使用ＣＭＯＳ集成电路需注意的几个问题 集成电路按晶体管的性质分为ＴＴＬ和ＣＭＯＳ两大类，ＴＴＬ以速度见长，ＣＭＯＳ以功耗低而著称，其中ＣＭＯＳ电路以其优良的特性成为目前应用最广泛的集成电路。在电子制作中使用ＣＭＯＳ集成电路时，除了认真阅读产品说明或有关资料，了解其引脚分布及极限参数外，还应注意以下几个问题： １、电源问题 （１）ＣＭＯＳ集成电路的工作电压一般在３－１８Ｖ，但当应用电路中有门电路的模拟应用（如脉冲振荡、线性放大）时，最低电压则不应低于４．５Ｖ。由于ＣＭＯＳ集成电路工作电压宽，故使用不稳压的电源电路ＣＭＯＳ集成电路也可以正常工作，但是工作在不同电源电压的器件，其输出阻抗、工作速度和功耗是不相同的，在使用中一定要注意。 （２）ＣＭＯＳ集成电路的电源电压必须在规定围，不能超压，也不能反接。因为在制造过程中，自然形成许多寄生二极管，如图１所示为反相器电路，在正常电压下，这些二极管皆处于反偏，对逻辑功能无影响，但是由于这些寄生二极管的存在，一旦电源电压过高或电压极性接反，就会使电路产生损坏。 ２、驱动能力问题 ＣＭＯＳ电路的驱动能力的提高，除选用驱动能力较强的缓冲器来完成之外，还可将同一个芯片几个同类电路并联起来提高，这时驱动能力提高到Ｎ倍（Ｎ为并联门的数量）。如图２所示。 ３、输入端的问题 （１）多余输入端的处理。ＣＭＯＳ电路的输入端不允许悬空，因为悬空会使电位不定，破坏正常的逻辑关系。另外，悬空时输入阻抗高，易受外界噪声干扰，使电路产生误动作，而且也极易造成栅极感应静电而击穿。所以“与”门，“与非”门的多余输入端要接高电平，“或”门和“或非”门的多余输入端要接低电平。若电路的工作速度不高，功耗也不需特别考虑时，则可以将多余输入端与使用端并联。 （２）输入端接长导线时的保护。在应用中有时输入端需要接长的导线，而长输入线必然有较大的分布电容和分布电感，易形成ＬＣ振荡，特别当输入端一旦发生负电压，极易破坏ＣＭＯＳ中的保护二极管。其保护办法为在输入端处接一个电阻，如图３所示，Ｒ＝ＶＤＤ／１ｍＡ。 （３）输入端的静电防护。虽然各种ＣＭＯＳ输入端有抗静电的保护措施，但仍需小心对待，在存储和运输中最好用金属容器或者导电材料包装，不要放在易产生静电高压的化工材料或化纤织物中。组装、调试时，工具、仪表、工作台等均应良好接地。要防止操作人员的静电干扰造成的损坏，如不宜穿尼龙、化纤衣服，手或工具在接触集成块前最好先接一下地。对器件引线矫直弯曲或人工焊接时，使用的设备必须良好接地。 （４）输入信号的上升和下降时间不易过长，否则一方面容易造成虚假触发而导致器件失去正常功能，另一方面还会造成大的损耗。对于７４ＨＣ系列限于０．５ｕｓ以。若不满足此要求，需用施密特触发器件进行输入整形，整形电路如图４所示。 （５）ＣＭＯＳ电路具有很高的输入阻抗，致使器件易受外界干扰、冲击和静电击穿，所以为了保护ＣＭＯＳ管的氧化层不被击穿，一般在其部输入端接有二极管保护电路，如图５所示。 其中Ｒ约为１．５－２．５ＫΩ。输入保护网络的引入使器件的输入阻抗有一定下降，但仍在１０８Ω以上。这样也给电路的应用带来了一些限制： （Ａ）输入电路的过流保护。ＣＭＯＳ电路输入端的保护二极管，其导通时电流容限一般为１ｍＡ在可能出现过大瞬态输入电流（超过１０ｍＡ）时，应串接输入保护电阻。例如，当输入端接的信号，其阻很小、或引线很长、或输入电容较大时，在接通和关断电源时，就容易产生较大的瞬态输入电流，这时必须接输入保护电阻，若ＶＤＤ＝１０Ｖ，则取限流电阻为１０ＫΩ即可。 （Ｂ）输入信号必须在ＶＤＤ到ＶＳＳ之间，以防二极管因正向偏置电流过大而烧坏。因此在

触发器概述

触发器概述 在上面几节我们介绍了一般意义的存储过程，即用户自定义的存储过程和系统存储过程。本节将介绍一种特殊的存储过程，即触发器。在余下各节中我们将对触发器的概念、作用以及对其的使用方法作详尽介绍，使读者了解如何定义触发器，创建和使用各种不同复杂程度的触发器。[华软网] [华软网] 12.5.1 触发器的概念及作用[华软网] 触发器是一种特殊类型的存储过程，它不同于我们前面介绍过的存储过程。触发器主要是通过事件进行触发而被执行的，而存储过程可以通过存储过程名字而被直接调用。当对某一表进行诸如UPDA TE、INSERT、DELETE 这些操作时，SQL Server 就会自动执行触发器所定义的SQL 语句，从而确保对数据的处理必须符合由这些SQL 语句所定义的规则。[华软网] 触发器的主要作用就是其能够实现由主键和外键所不能保证的复杂的参照完整性和数据的一致性。除此之外，触发器还有其它许多不同的功能：[华软网] （1）强化约束（Enforce restriction）[华软网] 触发器能够实现比CHECK 语句更为复杂的约束。[华软网] （2）跟踪变化Auditing changes[华软网] 触发器可以侦测数据库内的操作，从而不允许数据库中未经许可的指定更新和变化。[华软网] （3）级联运行（Cascaded operation）。[华软网] 触发器可以侦测数据库内的操作，并自动地级联影响整个数据库的各项内容。例如，某个表上的触发器中包含有对另外一个表的数据操作（如删除，更新，插入）而该操作又导致该表上触发器被触发。 （4）存储过程的调用（Stored procedure invocation）。[华软网] 为了响应数据库更新触，发器可以调用一个或多个存储过程，甚至可以通过外部过程的调用而在DBMS（数据库管理系统）本身之外进行操作。[华软网] 由此可见，触发器可以解决高级形式的业务规则或复杂行为限制以及实现定制记录等一些方面的问题。例如，触发器能够找出某一表在数据修改前后状态发生的差异，并根据这种差异执行一定的处理。此外一个表的同一类型（INSERT、UPDA TE、DELETE）的多个触发器能够对同一种数据操作采取多种不同的处理。[华软网] 总体而言，触发器性能通常比较低。当运行触发器时，系统处理的大部分时间花费在参照其它表的这一处理上，因为这些表既不在内存中也不在数据库设备上，而删除表和插入表总是位于内存中。可见触发器所参照的其它表的位置决定了操作要花费的时间长短。[华软网] [华软网] 12.5.2 触发器的种类[华软网] [华软网] SQL Server 2000 支持两种类型的触发器：AFTER 触发器和INSTEAD OF 触发器。其中AFTER 触发器即为SQL Server 2000 版本以前所介绍的触发器。该类型触发器要求只有执行某一操作（INSERT UPDA TE DELETE）之后，触发器才被触发，且只能在表上定义。可以为针对表的同一操作定义多个触发器。对于AFTER 触发器，可以定义哪一个触发器被

集成触发器及其应用电路设计

华中科技大学 电子线路设计、测试与实验》实验报告 实验名称：集成运算放大器的基本应用 院（系）：自动化学院 地点：南一楼东306 实验成绩： 指导教师：汪小燕 2014 年6 月7 日

、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。 （5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片； 四2 输入与非门CC4011 2 片； 三3 输入与非门CC4023 1 片； 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 （1）复习触发器的基本类型及其逻辑功能。 （2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 （3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 （1）验证JK触发器的逻辑功能。 （2）将JK触发器转换成T触发器和D触发器，并验证其功能。 （3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起， 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。 （4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。 （5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出

数电实验触发器及其应用

数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器

也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时

触发器及其应用实验报告 - 图文-

实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。

基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5

J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平

D触发器原理-D触发器电路图

边沿D 触发器: 负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。 D触发器工作原理: SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下： 1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。 2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。 3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述

触发器是数字电路中的一种基本单元

触发器是数字电路中的一种基本单元

第5章触发器 5.1 概述 触发器是数字电路中的一种基本单元，它与门电路配合，能构成各种各样的时序逻辑部件，如记数器、寄存器、序列信号发生器等。 一个触发器具有如下的特点： ①两个互补的输出端Q和Q；②“O”和“1”两个稳态； ③触发器翻转的特性；④记忆能力。 1．对触发器的基本要求 1）应该具有两个稳定状态——0状态和1状态 2）能够接收、保存和输出信号 2．触发器的现态和次态 现态——触发器接收输入信号之前的状态叫做现态，用Q n表示。 次态——触发器接收输入信号之后的状态叫做次态，用Q n+1表示。 3．触发器的分类 1）按照电路结构和工作特点分 基本触发器、同步触发器、主从触发器和边沿触发器 2）按照（在时钟控制下的）功能分 RS型触发器、D触发器、JK触发器、T触发器和T′触发器4．时序逻辑电路 组合逻辑电路的特点是 电路的输出仅取决于当时的输入，与电路的历史状态无关。即Z=F(X)。 时序逻辑电路的输出状态不仅与该时刻的输入有关，而且还与电路的历史状态有关。 由现在的输入状态和现在的输出状态共同决定下一次的输出状态。 电路特点 ①输入、输出之间至少有一条反馈路径； ②电路中含有贮存单元。 时序电路的一般结构如图。 X为输入变量； Z为输出变量； Q为触发器的输出，称为状态变量。Q n表示现态，Q n+1 表示次态；状态是时序电路的 输输C 触发 器的 状态 输出 控制 输入

一个重要概念。 W 为触发器的输入，也是时序电路的控制变量；CP 为时钟脉冲。 5．描述时序电路逻辑功能的方法 (1)方程式： ①输出方程：Z =F 1 (X ，Q n ) ②驱动方程：W =F 2 (X ，Q n ) ③状态方程：Q n +1= F 3 (W ，Q n ) (2)状态表 反映输入、输出、现态、次态之间的关系的表格。 (3)状态图 反映时序逻辑电路的状态转换规律及相应输入出取值情况的几何图形。 (4)时序图 表示各信号，电路状态等的取值在时间上的对应关系。 构成时序逻辑电路常用存储单元是触发器。 5.2 基本RS 触发器 5.2.1 由与非门组成 直接置0、置1，是构成各种不同功能触发器的基本单元。 用与非门构成的RS 触发器及逻辑符号如图。 1．功能分析 触发器的状态指Q 端的状态。 (1)R D =0，S D =1，则触发器置0。在R D 端加一 负脉冲（宽度＞2t pd ），电路将可靠地翻转为Q =0状 态，并保持下来。 Q =0态，称为“复位状态”。 R D 端称为“复位端”或称直接置0端。 (2)R D =1，S D =0，则触发器置1。在S D 端加一 负脉冲（宽度＞2t pd ），电路将可靠地翻转为Q =1状 态，并保持下来。 Q =1态，称为“置位状态”。 S D 端称为“置位端”或称直接置1端。 (3)R D =1，S D =1，则触发器保持原来的状态。 例如： Q =1，Q 、R D 的全1使Q =0，Q 的0又维持了Q 的1，这是触发器的一个稳态。同理，若Q =0，则触发器将保持另一个稳态—0态。 S Q R Q S Re

施密特触发器74132

DATA SHEET Product speci?cation File under Integrated Circuits, IC06 September 1993 INTEGRATED CIRCUITS 74HC/HCT132 Quad 2-input NAND Schmitt trigger For a complete data sheet, please also download: ?The IC06 74HC/HCT/HCU/HCMOS Logic Family Specifications ?The IC06 74HC/HCT/HCU/HCMOS Logic Package Information ?The IC06 74HC/HCT/HCU/HCMOS Logic Package Outlines 查询74HC132供应商

FEATURES ?Output capability: standard ?I CC category: SSI GENERAL DESCRIPTION The 74HC/HCT132 are high-speed Si-gate CMOS devices and are pin compatible with low power Schottky TTL (LSTTL).They are specified in compliance with JEDEC standard no. 7A. The 74HC/HCT132 contain four 2-input NAND gates which accept standard input signals. They are capable of transforming slowly changing input signals into sharply defined, jitter-free output signals. The gate switches at different points for positive and negative-going signals. The difference between the positive voltage V T + and the negative voltage V T ? is defined as the hysteresis voltage V H . QUICK REFERENCE DATA GND =0 V; T amb =25°C; t r =t f =6 ns Notes 1.C PD is used to determine the dynamic power dissipation (P D in μW): P D =C PD ×V CC 2×f i +∑(C L ×V CC 2×f o ) where:f i =input frequency in MHz f o =output frequency in MHz ∑(C L ×V CC 2×f o )=sum of outputs C L =output load capacitance in pF V CC =supply voltage in V 2.For HC the condition is V I =GND to V CC For HCT the condition is V I =GND to V CC ?1.5 V ORDERING INFORMATION See “74HC/HCT/HCU/HCMOS Logic Package Information”. SYMBOL PARAMETER CONDITIONS TYPICAL UNIT HC HCT t PHL / t PLH propagation delay nA, nB to nY C L =15 pF; V CC =5V 11 17ns C I input capacitance 3.5 3.5pF C PD power dissipation capacitance per gate notes 1 and 224 20pF

触发器

按照触发方式，oracle的触发器分为语句级和行级两种类型，在视图上所创建的触发器叫做什么类型的触发器？ DML触发器有三类： 1，insert触发器； 2，update触发器； 3，delete触发器； 触发器的组成部分： 触发器的声明，指定触发器定时，事件，表名以类型 触发器的执行，PL/SQL块或对过程的调用 触发器的限制条件，通过where子句实现 类型： 应用程序触发器，前台开发工具提供的； 数据库触发器，定义在数据库内部由某种条件引发；分为： DML触发器； 数据库级触发器； 替代触发器； DML触发器组件： 1,触发器定时 2，触发器事件 3，表名 4，触发器类型 5，When子句

6，触发器主体 可创建触发器的对象：数据库表，数据库视图，用户模式，数据库实例 创建DML触发器： Create [or replace] trigger [模式.]触发器名 Before| after insert|delete|(update of 列名) On 表名 [for each row] When 条件 PL/SQL块 For each row的意义是：在一次操作表的语句中，每操作成功一行就会触发一次；不写的话，表示是表级触发器，则无论操作多少行，都只触发一次； When条件的出现说明了，在DML操作的时候也许一定会触发触发器，但是触发器不一定会做实际的工作，比如when 后的条件不为真的时候，触发器只是简单地跳过了PL/SQL块； Insert触发器的创建： create or replace trigger tg_insert before insert on student begin dbms_output.put_line('insert trigger is chufa le .....'); end; / 执行的效果： SQL> insert into student

施密特触发器和比较器的区别

施密特触发器原理图解详细分析 重要特性：施密特触发器具有如下特性：输入电压有两个阀值VL、VH，VL 施密特触发器通常用作缓冲器消除输入端的干扰。 施密特波形图 施密特触发器也有两个稳定状态，但与一般触发器不同的是，施密特触发器采用电位触发方式，其状态由输入信号电位维持；对于负向递减和正向递增两种不同变化方向的输入信号，施密特触发器有不同的阀值电压。 门电路有一个阈值电压，当输入电压从低电平上升到阈值电压或从高电平下降到阈值电压时电路的状态将发生变化。施密特触发器是一种特殊的门电路，与普通的门电路不同，施密特触发器有两个阈值电压，分别称为正向阈值电压和负向阈值电压。在输入信号从低电平上升到高电平的过程中使电路状态发生变化的输入电压称为正向阈值电压，在输入信号从高电平下降到低电平的过程中使电路状态发生变化的输入电压称为负向阈值电压。正向阈值电压与负向阈值电压之差称为回差电压。 它是一种阈值开关电路，具有突变输入——输出特性的门电路。这种电路被设计成阻止输入电压出现微小变化（低于某一阈值）而引起的输出电压的改变。 利用施密特触发器状态转换过程中的正反馈作用，可以把边沿变化缓慢的周期性信号变换为边沿很陡的矩形脉冲信号。输入的信号只要幅度大于vt+，即可在施密特触发器的输出端得到同等频率的矩形脉冲信号。 当输入电压由低向高增加，到达V+时，输出电压发生突变，而输入电 压Vi由高变低，到达V-，输出电压发生突变，因而出现输出电压变化滞后的现象，可以看出对于要求一定延迟启动的电路，它是特别适用的. 从传感器得到的矩形脉冲经传输后往往发生波形畸变。当传输线上的电容较大时，波形的上升沿将明显变坏；当传输线较长，而且接受端的阻抗与传输

555触发器及其应用

实验八 555定时器及其应用 一、实验目的 1．熟悉集成555定时器的特性参数和使用方法。 2．掌握使用555定时器组成施密特触发器的方法 3．掌握使用555定时器组成单稳态触发器的方法，定时元件RC对脉冲宽度的影响。 4．掌握使用555定时器组成自激多谐振荡器的方法和定时元件RC对振荡周期和脉冲宽度的影响。 二、实验器材 1．数字电路实验箱1台 2．示波器 1 台 3．万用表 1 只 4．集成电路：555定时器 1 只 5．元器件：电阻、电容若干只 三、实验原理和电路 1．器件特性 555定时器是一种中规模集成电路，外形为双列直插8脚结构，体积很小，使用起来方便。只要在外部配上几个适当的阻容元件，就可以构成史密特触发器、单稳态触发器及自激多谐振荡器等脉冲信号产生与变换电路。它在波形的产生与变换、测量与控制、定时电路、家用电器、电子玩具、电子乐器等方面有广泛的应用。 集成555定时器有双极性型和CMOS型两种产品。一般双极性型产品型号的最后三位数都

120 是555，CMOS 型产品型号的最后四位数都是7555.它们的逻辑功能和外部引线排列完全相同。器件电源电压推荐为4．5～12V ，最大输出电流200mA 以内，并能与TTL 、CMOS 逻辑电平相兼容。其主要参数见表8.1。 555定时器的内部电路框图及逻辑符号和管脚排列分别如图8.1和图8.2所示。 引脚功能： V i1（TH ）：高电平触发端，简称高触发端，又称阈值端，标志为TH 。 V i2（TR ）：低电平触发端，简称低触发端，标志为TR 。 V CO ：控制电压端。 V O ：输出端。 Dis ：放电端。 Rd ：复位端。 555定时器内含一个由三个阻值相同的电阻R 组成的分压网络，产生31V CC 和32V CC 两个基准电压；两个电压比较器C 1、C 2；一个由与非门G 1、G 2组成的基本RS 触发器（低电平触发）；放电三极管T 和输出反相缓冲器G 3。 Rd 是复位端，低电平有效。复位后, 基本RS 触发器的Q 端为1（高电平），经反相缓冲器后，输出为0（低电平）。 分析图8.1的电路：在555定时器的V CC 端和地之间加上电压，并让V CO 悬空，则 比较器C 1的同相输入端接参考电压32V CC ，比较器C 2反相输入端接参考电压31V CC ，为了学习方便，我们规定： . (a) 555的逻辑符号 (b) 555的引脚排列 图8.2 555定时器逻辑符 号和引脚 图8.1 555定时器内部结构 Vi1(TH) Vi2 Vco ..

触发器及其应用

实验四触发器及其应用 一：实验目的 1．掌握基本RS。JK。D和T触发器的逻辑功能 2．掌握集成触发器的逻辑功能及使用方法 3．熟悉触发器之间互相转化的方法 二：实验原理： 触发器具有两个稳定状态。用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元 1．基本RS触发器 图8-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”。置“1”和保持三种功能。通常称为置“1”端，因为=0（=1）时触发器被置“1”；为置“0”端，因为=1（=0）时触发器被置“0”，但==1时状态保持；==0时，触发器状态不稳定，应避免此种情况发生，表9-1为基本RS触发器的功能表。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表8-1： 图8-1 基本RS触发器 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 2．JK触发器 在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿除法的边沿触发器。引脚功能和逻辑符号如图8-2所示。 JK触发器的状态方程为 J和K是数据输入端是触发器状态更新的依据，若J。K有两个或两个以上输入端时，组成“与”的关系。Q和为两个互补输出端。通常把Q=0，=1的状态顶为触发器“0”状态；而把Q=1，=0定为“1”状态。

16 15 14 13 12 11 10 9 图8-2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能表如8-2所示表8-2 输入输出 CP J K 0 1 ××× 1 0 1 0 ×××0 1 0 0 ××× 1 1 ↓0 0 1 1 ↓ 1 0 1 0 1 1 ↓0 1 0 1 1 1 ↓ 1 1 1 1 ↑×× 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变 （）—现态（）—次态￠—不定态 JK触发器常被用作缓冲存储器，位移寄存器和计数器 3．D触发器 在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为=，其输出 状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只 取决于时钟到来前D端的状态，D触发器的应用很广，可用作数信号的寄存，位移寄存，分 频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74。四D74LS175， 六D74LS174等 图8-3为双D74LS74的引脚排列及逻辑符号。功能表如表8-3。 图8-3 74LS74引脚排列及逻辑符合

数字电路实验报告集成触发器及应用

姓名：xxxxxxxxxxxxxxx学号：xxxxxxxxxx . 学院：计算机与电子信息学院专业：计算机类. 班级：xxxxxxxxxxxxxxxxxx时间：2019年10月18 日. 指导教师：xxxxxxxx . 实验名称：集成触发器及应 用. 一、实验目的 1、掌握RS、JK、D触发器的基本逻辑功能测试方法； 2、掌握时序电路的设计； 二、实验原理 触发器是构成时序电路的基本逻辑单元。它具有两个稳定状态，即“0”状态和“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。因此触发器是一种具有记忆功能的电路，可作为二进制存储单元使用。 触发器种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器等；按电路的触发方式又可分为电位触发器型、主从型、维阻型、边沿触发器型等。 基本RS触发器是各种触发器中最基本的组成部分，它能存贮一位二进制信息，但有一定约束条件。例如用与非门组成的RS触发器的R'、S'不能同时为“0”，否则当R’、S’端的“0”电平同时撤销后，触发器的状态不定。因此只R'=S'=0的情况不允许出现，也就是RS=0约束条件。 基本RS触发器的用途之一是作无抖动开关。例如在图4-1所示的电路中，当开关S 接通时，由于机械开关在扳动的过程中，存在接触抖动，使得F点电压从+5V直接跃降到0V一瞬间（几十毫秒），会发生多次电压抖动，相当产生连续多个脉冲信号。如果利用这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。

图4-1 这在某些场合是绝对不允许的，为了消除机械开关的抖动，可在开关S与输入端A 之间接入一个RS触发器（见图4-2所示）,就能使F端产生很清晰的阶跃信号。那么这种带RS触发器的开关通常称为无抖动开关（或称为逻辑开关）。而把有抖动的开关称为数据开关。 图4-2 TTL集成触发器主要有三种类型：锁存器、D触发器和JK触发器。锁存器是电位型触发器。由于它存在“空翻”，不能用于计数器和移位寄存器，只能用于信息寄存器。维阻D触发器，克服了“空翻”现象，所以称作维阻型触发器。 主从型触发器，虽然克服了“空翻”，但存在一次变化问题，即在CP=1期间，J、K 端若有干扰信号，触发器可能产生误动作，这就降低了它的抗干扰能力，因而使用范围受到一定的限制。边沿触发型JK触发器抗干扰性能较好，故应用广泛。 图4-3是集成JK、D触发器的逻辑符号。图中RD为复位输入端，SD为置位输入端，端旁的小圆圈表示低电平驱动。当SD和RD端有加“0”信号驱动时，触发器的状态不受CP及控制输入端所处状态的影响。CP为时钟输入端，在SD=RD=1时，只有在CP 脉冲的作用时才使触发器状态更新。CP端有小圆圈，表示该触发器在CP产脉冲的负沿时翻转。CP端没有小圆圈，表示该触发器在CP脉冲的正沿时翻转。在部分国外的触发器符号中，CP端的小圆圈上加有尖角标志，表示该触发器是负沿触发器的边沿触发器，如图4-3(C)所示。J、D、K为触发器的控制信号输入端，它们是触发器更新状态的数据。若J、K、D有两个或两个以上的输入端时，就将这些端子画成与门的形式，如图4.3(a)、（b）中所示。Q和Q’为两个互补输出端，通常把Q=1，Q’=0的状态，定为触发器的1状态，而把Q=0，Q’=1的状态定为触发器的0状态。

触发器的使用实验报告

实验II、触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进 制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 如图1为两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称 为置“1”段，因为=0（=1）时触发器被置为“1”；为置“0”端，因为=0 （=1）时触发器被置“0”，当==1时状态保持；==0时，触发器状态不定，应避免此种情况发生，表1为基本RS 触发器的状态表。 图1、基本RS触发器 表1、基本RS触发器功能表 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定 基本RS 2、JK触发器 在输入信号为双端的情况下，JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。

图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为：=J+ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或者两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0，=1的状态定为触发器“0” 状态；而把=1，=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。 表2、JK触发器功能表 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.

施密特触发器详解

施密特触发器电路及工作原理详解 什么叫触发器 施密特触发电路（简称）是一种波形整形电路，当任何波形的信号进入电路时，输出在正、负饱和之间跳动，产生方波或脉波输出。不同于比较器，施密特触发电路有两个临界电压且形成一个滞后区，可以防止在滞后范围内之噪声干扰电路的正常工作。如遥控接收线路，传感器输入电路都会用到它整形。 施密特触发器 一般比较器只有一个作比较的临界电压，若输入端有噪声来回多次穿越临界电压时，输出端即受到干扰，其正负状态产生不正常转换，如图1所示。 图1 (a)反相比较器(b)输入输出波形

施密特触发器如图2 所示，其输出电压经由R1、R2分压后送回到运算放大器的非反相输入端形成正反馈。因为正反馈会产生滞后（Hysteresis）现象，所以只要噪声的大小在两个临界电压（上临界电压及下临界电压）形成的滞后电压范围内，即可避免噪声误触发电路，如表1 所示 图2 (a)反相斯密特触发器 (b)输入输出波形

表1施密特触发器的滞后特性 反相施密特触发器 电路如图2 所示，运算放大器的输出电压在正、负饱和之间转换: νO = ±Vsat 。输出电压经由R1 、R2 分压后反馈到非反相输入端：ν+= βνO ， 其中反馈因数= 当νO 为正饱和状态（+Vsat ）时，由正反馈得上临界电压 当νO 为负饱和状态（- Vsat ）时，由正反馈得下临界电压 V TH 与V TL 之间的电压差为滞后电压： 2R1

图3 (a)输入、输出波形 (b)转换特性曲线 输入、输出波形及转换特性曲线如图3(b)所示。 当输入信号上升到大于上临界电压V TH时，输出信号由正状态转变为负状态即：νI ＞V TH→νo = - Vsat 当输入信号下降到小于下临界电压V TL时，输出信号由负状态转变为正状态即：νI ＜V TL→νo = + Vsat

实验四 触发器及其应用

实验四触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1.基本RS触发器 图4－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 2.JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性

较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图4-2所示。 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q与Q为两个互补输出端。通常把 Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。 图4－2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能如表4－2 表4－2 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变Q n（Q n）—现态 Q n+1（Q n+1 ）—次态φ—不定态

施密特触发器及其应用

一、实验目的 进一步掌握施密特触发器的原理和特点，熟悉和了解由施密特触发器构成的部分应用电路，学会正确使用TTL，CMOS集成的施密特触发器。 二、实验内容 1．具有施密特性的门电路特性测试 （1）74LS132芯片的特性测试 图 20.1所示为74LS132芯片的原理电路和逻辑符号图。 图20.1 用实验法测出芯片的电压传输特性曲线。并标出V T+，V T-，ΔV T等值。 参照给定的原理电路图，说明V T+，V T-，·ΔV T等值和理论分析值是否一致？ 理论分析时，可假设肖特基三极管的V BES≈0.8V，V CES≈0.3V，肖特基二极管的正向导通压降V D≈0.4V。 （2）CMOS CD40106特性测试 图20.2所示为CD40106芯片的原理电路的逻辑符号图。 令V DD=+5V，测出CD40106的V T+，V T-·ΔV T值，画出相应的电压传输特性曲线。 改变V DD值，使之分别为+10V，-15V，重复上述内容。

图20.2 2．施密性触发器的应用。 （1）多谐振荡器 按图20.3所示电路接线，V DD=-5V。 (b) （a） 图20.3 用示波器观察图（a），图（b）电路输出端Vo的波形。 选择电容C，使图（a）中Vo的频率f=100KHZ~150KHZ。 选取图（b）电路中的电容C，令其分别为100PE和1μF，测出Vo端振荡波形的相应的频率。 （2）压控振荡器 按图20.4所示电路接线V DD=+5V 信号V1的变化范围为2.5~5.0V 图20.4 用示波器观察并记录Vo端的波形。 当V1取值分别为：2.5V、3V、3.5V、4.0V、4.5V、5V时测出Vo端波形相应的频率f。 观察电路中元件参数的大小（如电阻R、电容C）和f有何关系？ 观察与非门的VT施密特触发器的V T+、V T-和f有何关系？ 三、思考题 1．施密特触发器电路的特点是什么？（图20.1） 所示的原理电路是由哪几部分构成的？各部分的作用是什么？ 2．CMOS施密特触发器的V DD值的大小和芯片的V T+、V T-、ΔV T参数有何关系？ 3．改变图20.1图（b）电路的V DD值时，Vo端的振荡频率是否会跟着变化？怎样变化？ 四、实验仪器及材料