Altium Designer PCB漏线检测方法

Altium Designer PCB漏线检查方法

详细步骤：

1：打开pcb，单击“Report”→“Board Information”，出现如下对话框，如下图1；

图1

2：在图1中，单击下面的“Report”按钮，出现下图所示对话框，如图2所示；

图2

3：在图2对话框中，勾选“Routing Information”，然后单击“Report”按钮，将显示出布线的分析结果，如下图3所示，途中显示有一根线未连接；

图3

图3中，Routing completion:布同率；Connections:所需布线数；Connections routed:已布线数；Connections remaining:未连线数。

4：返回PCB界面，单击键盘上的“L”建，将Top Paste、Bottom Paste、Top Overlay、Bottom Overlay后的勾去掉，隐藏这四个层，如下图4所示。

图4

单击“OK”返回PCB窗口，如下图5所示，在图5中显示出一条飞线（红色箭头指向）。

图5

至此完成PCB漏线检查，避免了由于丝印层和网格引起的飞线被遮盖的漏布线问题。

pcb走线时延估算方法.doc

信号在PCB走线中传输时延(上) 来源：一博科技更新时间：2014-2-15 摘要：信号在媒质中传播时,其传播速度受信号载体以及周围媒质属性决定。在PCB（印刷电路板）中信号的传输速度就与板材DK（介电常数）,信号模式,信号线与信号线间耦合以及绕线方式等有关。随着PCB走线信号速率越来越高,对时序要求较高的源同步信号的时序裕量越来越少,因此在PCB设计阶段准确知道PCB走线对信号时延的影响变的尤为重要。本文基于仿真分析DK,串扰,过孔,蛇形绕线等因素对信号时延的影响。 关键词：传输时延, 有效介电常数,串扰DDR 奇偶模式 1.引言 信号要能正常工作都必须满足一定的时序要求,随着信号速率升高,数字信号的发展经历了从配合步时钟到源同步时钟以及串行（serdes）信号。在当今的消费类电子,通信服务器等行业,源同步和串行信号占据了很大的比重。串行信号比如常见PCIE,SAS,SATA,QPI,SFP+,XUAI,10GBASE-KR等信号,源 同步信号比如DDR信号。 串行信号在发送端将数据信号和时钟（CLK）信号通过编码方式一起发送,在接收端通过时钟数据恢复（CDR）得到数据信号和时钟信号。由于时钟数据在同一个通道传播,串行信号对和对之间在PCB上传输延时要求较低,主要依靠锁相环（PLL）和芯片的时钟数据恢复效用。 源同步时钟主要是DDR信号,在DDR设计中,DQ（数据）信号参考DQS（数据选通）信号,CMD（命令）信号和CTL（控制）信号参考CLK（时钟）信号,由于DQ的速率是CMD&CTL信号速率2倍,所以DQ信号和DQS信号之间的传输延时要求比CMD&CTL和CLK之间的要求更高。目前市场上主流的为DDR1/ DDR2/ DDR3。DDR4预计在2015年将成为消费类电子的主要设计,随着DDR信号速率的不断提高,在DDR4设计中特别是DQ和DQ S之间传输时延对设计者提出更高的挑战。 在PCB设计的时候为了时序的要求需要对源同步信号做一些等长,一些设计工程师忽略了这个信号等长其实是一个时延等长,或者说是一个‘时间等 长’。 2.传输时延简介 Time delay又叫时延(TD),通常是指电磁信号或者光信号通过整个传输介质所用的时间。在传输线上的时延就是指信号通过整个传输线所用的时间。 Propagation delay又叫传播延迟(PD),通常是指电磁信号或者光信号在单位长度的传输介质中传输的时间延迟,与“传播速度”成反比例（倒数）关系, 单位为“Ps/inch”或“s/m”。 从定义中可以看出时延=传播延迟*传输长度(L) 其中 v 为传播速度,单位为inch/ps或m/s c 为真空中的光速（3X108 m/s） εr 为介电常数 PD 为传播延迟,单位为Ps/inch或s/m TD 为信号通过长度为L的传输线所产生的时延 L为传输线长度,单位为inch或m 从上面公式可以知道,传播延迟主要取决于介质材料的介电常数,而传播时延取决于介质材料的介电常数、传输线长度和传输线横截面的几何结构（几何结构决定电场分布,电场分布决定有效介电常数）。严格来说,不管是延迟还是时延都取决于导体周围的有效介电常数。在微带线中,有效介电常数受横截面的几何结构影响比较大；而串扰,其有效介电常数受奇偶模式的影响较大；不同绕线方式有效介电常数受其绕线方式的影响。

AltiumDesigner使用教程

A l t i u m D e s i g n e r使 用教程 -CAL-FENGHAI.-(YICAI)-Company One1

设计并生成PCB 根据WEBENCH生成的电源原理图，就可以在AltiumDesigner中画出设计电路的原理图和PCB图。 1.Ultra Librarian的安装和使用 1)在TI官网下载并安装Ultral Librarian并安装，下载地址：。 2)在TI官网找到要使用的芯片，在“符号和封装”项目下点击下载CAD文件（后缀 为.bxl），如下图所示： 3)打开Ultral Librarian软件，首先点击“Load Data”装载刚刚下载.bxl文件，在选择“Se lect Tools”中的“Altium Designer”，最后点击“Export to Selected Tools”。如下图所示：

4)随后会生成一个.txt文档，如下图所示。其中红色方框表示生成的PCB库和原理图所 在位置。 5)打开红色方框中的路径，里面有一个“”，用AltiumDesigner打开，如下图所示。

6)双击图中的1，在点击图中的2，会出现以下界面： 7)选择生成Ultral Librarian生成的文件夹中的“.txt”文件，然后点击“Start Import”那么就生 成了所需芯片的封装和原理图的库，只要在原件库中安装即可使用。如下图所示： 注意：这里生成的PCB库和原理图库首次打开可能会没有，解决的方法是先关闭然后再打开就可以了。

2.设计电路原理图 1)打开AD软件，依次选择：文件->新建（new）->工程（project）->PCB工程，在建立 工程之后一定要保存工程。如下图所示： 2)在新建的PCB项目下创建原理图项目（Schematic）。 3)在库中选择相应的原件，拖入原理图，如下图所示：

PCB布线技巧

.信号完整性（Signal Integrity）：就是指电路系统中信号的质量,如果在要求的时间内,信号能不失真地从源端传送到接收端,我们就称该信号是完整的。 2.传输线（Transmission Line）：由两个具有一定长度的导体组成回路的连接线,我们称之为传输线,有时也被称为延迟线。 3.集总电路（Lumped circuit）：在一般的电路分析中,电路的所有参数,如阻抗、容抗、感抗都集中于空间的各个点上,各个元件上,各点之间的信号是瞬间传递的,这种理想化的电路模型称为集总电路。 4.分布式系统(Distributed System)：实际的电路情况是各种参数分布于电路所在空间的各处,当这种分散性造成的信号延迟时间与信号本身的变化时间相比已不能忽略的时侯,整个信号通道是带有电阻、电容、电感的复杂网络,这就是一个典型的分布参数系统。 5.上升/下降时间（Rise/Fall Time）：信号从低电平跳变为高电平所需要的时间,通常是量度上升/下降沿在10%-90%电压幅值之间的持续时间,记为Tr。 6.截止频率（Knee Frequency）：这是表征数字电路中集中了大部分能量的频率范围（0.5/Tr）,记为Fknee,一般认为超过这个频率的能量对数字信号的传输没有任何影响。 7.特征阻抗（Characteristic Impedance）：交流信号在传输线上传播中的每一步遇到不变的瞬间阻抗就被称为特征阻抗,也称为浪涌阻抗,记为Z0。可以通过传输线上输入电压对输入电流的比率值(V/I)来表示。 8.传输延迟（Propagation delay）：指信号在传输线上的传播延时,与线长和信号传播速度有关,记为tPD。 9.微带线（Micro-Strip）：指只有一边存在参考平面的传输线。 10.带状线（Strip-Line）：指两边都有参考平面的传输线。 11.趋肤效应（Skin effect）：指当信号频率提高时,流动电荷会渐渐向传输线的边缘靠近,甚至中间将没有电流通过。与此类似的还有集束效应,现象是电流密集区域集中在导体的内侧。 12.反射（Reflection）：指由于阻抗不匹配而造成的信号能量的不完全吸收,发射的程度可以有反射系数ρ表示。 13.过冲/下冲（Over shoot/under shoot）：过冲就是指接收信号的第一个峰值或谷值超过设定电压——对于上升沿是指第一个峰值超过最高电压;对于下降沿是指第一个谷值超过最低电压,而下冲就是指第二个谷值或峰值。 14.振荡：在一个时钟周期中,反复的出现过冲和下冲,我们就称之为振荡。振荡根据表现形式可分为振铃（Ringing）和环绕振荡,振铃为欠阻尼振荡,而环绕振荡为过阻尼振荡。 匹配（Termination）：指为了消除反射而通过添加电阻或电容器件来达到阻抗一致的效果。因为通常采用在源端或终端,所以也称为端接。 15.串扰：串扰是指当信号在传输线上传播时,因电磁耦合对相邻的传输线产生的不期望的电压噪声干扰,这种干扰是由于传输线之间的互感和互容引起的。 信号回流（Return current）：指伴随信号传播的返回电流。 16.自屏蔽（Self shielding）：信号在传输线上传播时,靠大电容耦合抑制电场,靠小电感耦合抑制磁场来维持低电抗的方法称为自屏蔽。 17.前向串扰（Forward Crosstalk）：指干扰源对牺牲源的接收端产生的第一次干扰,也称为远端干扰(Far-end crosstalk)。 18.后向串扰（Forward Crosstalk）：指干扰源对牺牲源的发送端产生的第一次干

Altiumdesigner练习

第11周作业单管放大电路PCB设计 一实验目的 1 掌握PCB设计流程，手动布局以及自动布线的方法； 2 理解导向生成PCB的方法以及布线规则的设置； 3了解PCB布局的方法。 二实验内容 设计单管放大电路的PCB板。 图1 单管放大电路原理图图2 单管放大电路PCB图 三实验步骤 1 新建和设置PCB文件 1）单击Files工作面板中New From template选项下的PCB Board Wizard选项，如图3所示。 2）单击NEXT 按钮，启动向导工具。如图4所示。 3）单击NEXT 按钮，弹出选择度量单位对话框，如图5 所示。 4）单击NEXT 按钮，弹出PCB类型对话框，如图6所示。 5）单击NEXT 按钮，弹出设置电路板参数对话框，设置 为5000mil*4000mil的矩形形状。电路板四角不需要裁剪。如 图7所示。 6）单击NEXT 按钮，弹出设置电路板布线信号层数对话 框，如图8所示。 7）单击NEXT 按钮，弹出选择过孔类型对话框，如图9所 图3 PCB Board Wizard选项示。 8）单击NEXT 按钮，弹出选择PCB板元件类型对话框，选择Through-hole components 选择One Track单选项。 9）单击NEXT 按钮，弹出设置导线和过孔属性对话框，默认设置。

图4启动向导工具 图5 选择度量单位对话框 图6 PCB 类型对话框 图7 电路板参数对话框 图 8 电路板布线信号层数对话框 图9 选择过孔类型对话框 10）单击 按钮，启动PCB 编辑器。 如图10所示 11）单击保存按钮，将新建的PCB 文件命名为 单管放大电路.PcbDoc 。 2 装载元件封装库 单管放大电路所包含的元件类型均在， Miscellaneous Devices .IntLlib 中。若在Libraries 面板无该库，则需添加添该库，执行 Design\Add/Remove Library …，或单击控制面板上 的Libraries ，打开元件库浏览器，再单击“Libraries ” 按钮，即可弹出如图11示的“Availalble Library ”对话框。单击 添加Miscellaneous Devices.IntLib ，如图12所示，然后单击按 钮完成该操作。 图10 利用向导生成的PCB 文件

AltiumDesigner练习7

作业1 制作数码管原理图元件库 一实验目的 1 掌握原理图元件库的制作过程。 2 熟悉菜单和工具栏的基本使用。 二实验内容 绘制如下图所示的数码管原理图元件库。 三实验步骤 1 新建原理图元件库文件 首先需创建原理图元件库文件，选择菜单 File/New/Schematic Library，进入元件库编辑器，如图1所示。 图1 新建一个原理图元件库文件 2 保存新建原理图元件库文件 单击保存按钮，弹出保存文件对话框，现将新建元件库命名为MySchlib.Schlib，并保存在E盘根目录下。 3 定义元件属性 选择元件编辑器工作面板中的SCH Library中的按钮（或双击默认文件 Component_1），弹出属性对话框，如图2所示。 修改其属性：Designator 默认元件编号DS? Comment 默认注释DPY_8-SEG Symbol Reference 元件库中的型号DPY_8-SEG 其它参数不变，修改完后，然后单击确定按钮。修改后效果如图3所示

图2设置元件属性对话框图3 数码管元件属性 4 绘制元件外形 1）绘制矩形外框 单击菜单Place/Rectangle 绘制矩形。放置时，首先单击鼠标左键，确定矩形的第一个顶点，然后拖动鼠标至适当大小，单击鼠标左键，确定矩形的对角顶点。放置后的矩形如图4所示。双击矩形可以修改其属性，包括边框线宽、颜色等，如图5所示。

图4 放置后的矩形图5 修改元件外形属性 2）绘制数码管笔画 数码管笔画由七段导线和一个圆点组成，选用画导线和画圆工具放置，放置的方法和放置矩形方法类似，放置完毕后的效果如图6所示 5 放置元件引脚 单击菜单Place/ ，放置时按下Tab键，弹出修改元件属性对话框，如图7所示。 图6 数码管外形图7 修改元件引脚属性对话框 修改其属性如下： Display Name：引脚显示名称共十个引脚依次输入e、d、com、c、dp、b、a、com、f和g。Designator：引脚序号，在这里依次输入1、2、3、 (10) Electrical Type：除3脚和8脚选用Power外，其余引脚均选用Input。 Length：30mil。如图8所示1引脚属性 提示：放置元件引脚时须将引脚名称对准元件，即有十字标注一端朝外，否则，没有电气连接。正确放置方法如图9所示。放置后效果如图10所示。

信号在PCB走线中传输时延

信号在PCB走线中传输时延 摘要：信号在媒质中传播时，其传播速度受信号载体以及周围媒质属性决定。在PCB（印刷电路板）中信号的传输速度就与板材DK（介电常数），信号模式，信号线与信号线间耦合以及绕线方式等有关。随着PCB走线信号速率越来越高，对时序要求较高的源同步信号的时序裕量越来越少，因此在PCB设计阶段准确知道PCB走线对信号时延的影响变的尤为重要。本文基于仿真分析DK，串扰，过孔,蛇形绕线等因素对信号时延的影响。 关键词：传输时延, 有效介电常数，串扰DDR 奇偶模式 1.引言 信号要能正常工作都必须满足一定的时序要求，随着信号速率升高，数字信号的发展经历了从共同步时钟到源同步时钟以及串行（serdes）信号。在当今的消费类电子，通信服务器等行业，源同步和串行信号占据了很大的比重。串行信号比如常见PCIE，SAS，SATA，QPI，SFP+，XUAI，10GBASE-KR等信号，源同步信号比如DDR信号。 串行信号在发送端将数据信号和时钟（CLK）信号通过编码方式一起发送，在接收端通过时钟数据恢复（CDR）得到数据信号和时钟信号。由于时钟数据在同一个通道传播，串行信号对和对之间在PCB上传输延时要求较低，主要依靠锁相环（PLL）和芯片的时钟数据恢复功能。 源同步时钟主要是DDR信号，在DDR设计中，DQ（数据）信号参考DQS（数据选通）信号，CMD（命令）信号和CTL（控制）信号参考CLK（时钟）信号，由于DQ的速率是CMD&CTL信号速率2倍，所以DQ 信号和DQS信号之间的传输延时要求比CMD&CTL和CLK之间的要求更高。目前市场上主流的为DDR1/ DDR2/ DDR3。DDR4预计在2015年将成为消费类电子的主要设计，随着DDR信号速率的不断提高，在DDR4设计中特别是DQ和DQS之间传输时延对设计者提出更高的挑战。 在PCB设计的时候为了时序的要求需要对源同步信号做一些等长，一些设计工程师忽略了这个信号等长其实是一个时延等长，或者说是一个‘时间等长’。 2.传输时延简介 Time delay又叫时延(TD)，通常是指电磁信号或者光信号通过整个传输介质所用的时间。在传输线上的时延就是指信号通过整个传输线所用的时间。 Propagation delay又叫传播延迟(PD)，通常是指电磁信号或者光信号在单位长度的传输介质中传输的时间延迟，与“传播速度”成反比例（倒数）关系，单位为“Ps/inch”或“s/m”。

AltiumDesignerWinter09教程_部分5

全局的—在整个设计中通过端口和网络标号连接所有的原理图。选择此项，在原理图中所有相同网络标号的网络将连接在一起。此外，在所有原理图中具有相同名字的所有端口将连接。如果一个网络连接一个具有一个网络标号的端口，那么它的网络的名称将是其网络标号的名字。此选项也可以用在单层的多图纸设计，然而它很难查看从一个原理图到另外一个原理图，因为在原理图上查看网络名称总是不太容易。 层次的（图纸入口/端口连接）—在端口和匹配的图纸入口之间纵向连接。此选项使得底层原理图仅仅通过图纸符号的接口匹配到子图的端口上。它在原理图中使用端口把网络或总线连接到顶层相应的图纸符号入口。无匹配图纸符号接口的端口在原理图中不会连接，即使在另一张原理图中具有相同名字的端口。每张原理图中的网络标号都是本地的，它们不会跨原理图连接。此选项可用于创建任何深度或层次的设计，并允许在整个原理图设计中查看网络。 在自动模式下，自动选择使用三个网络标识的哪一个是基于以下标准：如果在顶层有图纸入口，那么采用分层；如果没有图纸入口，但是有端口，那么采用单层的；如果即没有图纸入口也没有端口，那采用全局的。 注意：两个特殊的网络标示对象总是认为是全局的：电源端口和隐藏管脚。 概要 如果你使用带有图纸入口的图纸符号，网络标识范围将设置图纸入口/端口连接的范围。如果选择此模式，顶层原理图必须有连线。 如果你不使用，通过端口或网络标号可以建立起连接，因此你会使用其他两个网络标识范围中的一个。 网络标号不会连接到相同名字的端口上。 10.2构建完整的项目 10.2.1创顶层图纸 手动创建一个顶层图纸，放置图纸符号，设置每一个图纸符号的名称属性均指向正确的子图，并且根据子图相应端口把图纸接入添加到图纸符号上。 我们也有创建多图纸的快捷命令方式 Create Sheet from Symbol命令是自上而下的设计。一旦顶层图确定好，这个命令就可以为图纸符号创建子图和放置端口。 Create Symbol from Sheet命令是自下而上的设计，基于选定的子图创建一个包含图纸接入点的图纸符号。这我们现在使用的模式。 10.2.2练习—创建一个温度传感器顶层图纸工程 参考图60完成这个练习

PCB布线规范(华为)

A. 创建网络表 1. 网络表是原理图与PCB的接口文件，PCB设计人员应根据所用的原理图和PCB设计工具的特性，选用正确的网络表格式，创建符合要求的网络表。 2. 创建网络表的过程中，应根据原理图设计工具的特性，积极协助原理图设计者排除错误。保证网络表的正确性和完整性。 3. 确定器件的封装（PCB FOOTPRINT）． 4. 创建PCB板根据单板结构图或对应的标准板框, 创建PCB设计文件； 注意正确选定单板坐标原点的位置，原点的设置原则： A. 单板左边和下边的延长线交汇点。 B. 单板左下角的第一个焊盘。 板框四周倒圆角，倒角半径5mm。特殊情况参考结构设计要求。 B. 布局 1. 根据结构图设置板框尺寸，按结构要素布置安装孔、接插件等需要定位的器件，并给这些器件赋予不可移动属性。按工艺设计规范的要求进行尺寸标注。 2. 根据结构图和生产加工时所须的夹持边设置印制板的禁止布线区、禁止布局区域。根据某些元件的特殊要求，设置禁止布线区。 3. 综合考虑PCB性能和加工的效率选择加工流程。 加工工艺的优选顺序为：元件面单面贴装——元件面贴、插混装（元件面插装焊接面贴装一次波峰成型）——双面贴装——元件面贴插混装、焊接面贴装。 4. 布局操作的基本原则 A. 遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优先布局． B. 布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件． C. 布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分． D. 相同结构电路部分，尽可能采用“对称式”标准布局； E. 按照均匀分布、重心平衡、版面美观的标准优化布局； F. 器件布局栅格的设置，一般IC器件布局时，栅格应为50--100 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于25mil。 G. 如有特殊布局要求，应双方沟通后确定。

pcb线宽计算

PCB布线原则(一) 连线精简原则 连线要精简，尽可能短，尽量少拐弯，力求线条简单明了，特别是在高频回路中，当然为了达到阻抗匹配而需要进行特殊延长的线就例外了，例如蛇行走线等。 安全载流原则 铜线的宽度应以自己所能承载的电流为基础进行设计，铜线的载流能力取决于以下因素：线宽、线厚（铜铂厚度）、允许温升等，下表给出了铜导线的宽度和导线面积以及导电电流的关系（军品标准），可以根据这个基本的关系对导线宽度进行适当的考虑。 印制导线最大允许工作电流（导线厚50um，允许温升10℃） 导线宽度（Mil）导线电流（A） 101 15 1.2 20 1.3 25 1.7 30 1.9 50 2.6 75 3.5 100 4.2 2007.0 2508.3 相关的计算公式为： I=KT0.44A0.75 其中: K为修正系数，一般覆铜线在内层时取0.024，在外层时取0.048； T为最大温升，单位为℃; A为覆铜线的截面积，单位为mil（不是mm，注意）； I为允许的最大电流，单位是A。 电磁抗干扰原则 电磁抗干扰原则涉及的知识点比较多，例如铜膜线的拐弯处应为圆角或斜角（因为高频时直角或者尖角的拐弯会影响电气性能）双面板两面的导线应互相垂直、斜交或者弯曲走线，尽量避免平行走线，减小寄生耦合等。 一、通常一个电子系统中有各种不同的地线，如数字地、 逻辑地、系统地、机壳地等，地线的设计原则如下：

1、正确的单点和多点接地 在低频电路中，信号的工作频率小于1MHZ，它的布线和器件间的电感影响较小，而接地电路形成的环流对干扰影响较大，因而应采用一点接地。当信号工作频率大于10MHZ时，如果采用一点接地，其地线的长度不应超过波长的1/20，否则应采用多点接地法。 2、数字地与模拟地分开 若线路板上既有逻辑电路又有线性电路，应尽量使它们分开。 一般数字电路的抗干扰能力比较强，例如TTL电路的噪声容限为0.4~0.6V，CMOS电路的噪声容限为电源电压的0.3~0.45倍，而模拟电路只要有很小的噪声就足以使其工作不正常，所以这两类电路应该分开布局布线。 3、接地线应尽量加粗 若接地线用很细的线条，则接地电位会随电流的变化而变化，使抗噪性能降低。因此应将地线加粗，使它能通过三倍于印制板上的允许电流。如有可能，接地线应在2~3mm以上。 4、接地线构成闭环路 只由数字电路组成的印制板，其接地电路布成环路大多能提高抗噪声能力。因为环形地线可以减小接地电阻，从而减小接地电位差。 二、配置退藕电容 PCB设计的常规做法之一是在印刷板的各个关键部位配置适当的退藕电容，退藕电容的一般配置原则是：

pcb布线常用规则

布局操作的基本原则 1、遵照“先大后小，先难后易”的布置原则，即重要的单元电路、核心元器件应当优 先布局； 2、布局中应参考原理框图，根据单板的主信号流向规律安排主要元器件； 3、布局应尽量满足以下要求:总的连线尽可能短，关键信号线最短;高电压、大电流信号与小电流，低电压的弱信号完全分开;模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件的间隔要充分； 4、相同结构电路部分，尽可能采用“对称式”标准布局； 5、按照均匀分布、重心平衡、版面美观的标准优化布局； 器件布局栅格的设置，一般IC器件布局时，栅格应为50--100 mil,小型表面安装器件，如表面贴装元件布局时，栅格设置应不少于25mil； 6、发热元件要一般应均匀分布，以利于单板和整机的散热，除温度检测元件以外的温度敏感器件应远离发热量大的元器件； 7、元器件的排列要便于调试和维修，亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间； 8、BGA与相邻元件的距离>5mm。其它贴片元件相互间的距离>0.7mm；贴装元件焊盘的 外侧与相邻插装元件的外侧距离大于2mm； 9、IC去偶电容的布局要尽量靠近IC的电源管脚，并使之与电源和

地之间形成的回路最短。 （电容器通过将高频信号旁路到地而实现去耦作用。因此，数字芯片电源引脚旁边100nF即0.1uF的小电容，你可以称之为去耦电容，也可以称之为旁路电容。去耦就是旁路，旁路不一定是去耦。） 10、不同厚度，不同宽度的铜箔的载流量见下表: 注： i. 用铜皮作导线通过大电流时，铜箔宽度的载流量应参考表中的数值降额50%去选择考虑。例如10A工作电流应按20A的载流量进行设计。 ii. 在PCB设计加工中，常用OZ（盎司）作为铜皮厚度的单位， 1 OZ铜厚的定义为 1 平方英尺面积内铜箔的重量为一盎，对应的物理厚度为35um； 2OZ 铜厚为70um。

PCB布线中信号的完整性分析

在PCB中，信号线是信号传输的主要载体，信号线的走线情况将直接决定信号传输的优越，从而直接影响整个系统的性能。不合理的布线，将严重引发多种信号完整性的问题，对电路产生时序、噪声和电磁干扰(EMI)等，将严重影响系统的性能。对此，本文从高速数字电路中信号线的实际电气特性出发，建立电气特性模型，寻找影响信号完整性的主要原因及解决问题的方法，给出布线中应该注意的问题和遵循的方法和技巧。 1 信号完整性 信号完整性是指信号在信号线上的质量，即信号在电路中能以正确的时序和电压电平作出响应的能力，信号具有良好的信号完整性是指在需要的时候具有所必需达到的电压电平数值。差的信号完整性不是由某一单一因素导致的，而是板级设计中多种因素共同引起的。信号完整性问题体现在很多方面，主要包括延迟、反射、串扰、过冲、振荡、地弹等。 延迟(Delay)：延迟是指信号在PCB板的传输线上以有限的速度传输，信号从发送端发出到达接收端，其间存在一个传输延迟。信号延迟会对系统的时序产生影响;传输延迟主要取决于导线的长度和导线周围介质的介电常数。在高速数字系统中，信号传输线长度是影响时钟脉冲相位差的最直接因素，时钟脉冲相位差是指同时产生的两个时钟信号到达接收端的时间不同步。时钟脉冲相位差降低了信号沿到达的可预测性，如果时钟脉冲相位差太大，会在接收端产生错误的信号。 反射(Reflection)：反射就是信号在信号线上的回波。当信号延迟时间远大于信号跳变时间时，信号线必须当作传输线。当传输线的特性阻抗与负载阻抗不匹配时，信号功率(电压或电流)的一部分传输到线上并到达负载处，但是有一部分被反射了。若负载阻抗小于原阻抗，反射为负;反之，反射为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面不连续等因素的变化均会导致此类反射。 串扰(Crosstalk)：串扰是两条信号线之间的耦合、信号线之间的互感和互容引起信号线上的噪声。容性耦合引发耦合电流，而感性耦合引发耦合电压。串扰噪声源于信号线网之间、信号系统和电源分布系统之间、过孔之间的电磁耦合。串绕有可能引起假时钟、间歇性数据错误等，对邻近信号的传输质量造成影响。现实中，无法完全消除串扰，但可将其控制在系统所能承受的范围之内。PCB板层的参数、信号线间距、驱动端和接收端的电气特性、基线端接方式对串扰都有一定的影响。 过冲(Overshoot)和下冲(Undershoot)：过冲就是第一个峰值或谷值超过设定电压，对于上升沿，是指最高电压;对于下降沿，是指最低电压。下冲是指下一个谷值或峰值超过设定电压。过分的过冲能够引起保护二极管工作，导致其过早的失效。过分的下冲能够引起假的时钟或数据错误(误操作)。 振荡(Ringing)和环绕振荡(Rounding)：振荡现象是反复出现的过冲和下冲。信号

Altium Designer 09实验指导书

实验一熟悉Altium Designer 09软件及原理图工作环境设置 一、实验目的 (1)掌握Altium Designer软件的安装激活及中文转化方法。 (2)掌握Altium Designer软件的文件系统的创建方法。 (3)了解Altium Designer软件的工作界面。 (4)掌握原理图编辑的操作界面设置。 (5)掌握原理图图纸及工作环境的设置。 (6)学会原理图图纸模板的创建及调用。 二、实验原理 参看《Altium Designer Summer 09》教材第1章和第2章。 三、实验设备 个人计算机、Altium Designer软件。 四、实验内容 (1)Altium Designer 09软件的安装及激活： 找到Altium Designer 09 文件夹，执行setup.exe文件，完成软件安装，然后打开AltiumDesigner09破解文件夹，将ad80.alf和dxp.exe文件拷贝到安装目录下激活软件。 页脚内容1

（由于机房已经安装好了软件，此小题大家可回去在自己的电脑上完成，也可以将机房电脑上的软件先卸载再完成安装） (2)PCB项目文件及原理图文件的创建及保存： 在E盘或者F盘以自己的学号为文件名新建一个文件夹，然后建立一个新的项目文件和一个原理图文件，要求两个文件都以自己姓名的首字母(如张三，则用ZS)命名保存到学号文件夹中。 （实验报告要求：将学号文件夹打开进行截图打印粘贴） (3)熟悉窗口界面、主菜单、各工具栏及图纸参数的设置： A：反复尝试各项窗口和菜单设置命令，如工作区面板的切换等。 B：新建一个原理图文件，将原理图图纸大小设为Letter、标题栏设为ANSI，图纸底色设为浅绿色，设计者设为自己姓名，设计单位设为湖工商贸。 （实验报告要求：将B内容进行截图打印粘贴） C：如何设置在移动具有电气意义的对象位置时，将保存对象的电气连接状态，系统会自动调整导线的长度和形状？（实验报告要求：将操作步骤描述在实验报告上）。将搜索半径设置为5。（实验报告要求：将设置对话框进行截图打印粘贴） D：打开“文档选项”对话框的“方块电路选项”标签页，说明Snap栅格和可见栅格的区别？ （实验报告要求：将操作步骤描述在实验报告上） (4)图纸设计信息模板的制作和调用： A：练习课本34页-41页的内容。 B：创建如图1-1所示的原理图的模板，并以muban为文件名保存在(2)中所建立的学号文件夹里。 页脚内容2

AltiumDesigner教程

快捷键： 快速复制放置元件：按住Shift键并拖动要放置的元件 Q：尺寸单位转换 J+C：查找元件 V+F：显示全屏元件 V+Z:显示上次比例 Ctrl+A：全选 Ctrl+C：复制 Ctrl+V：粘贴 Shift+s:单层显示 Shift+空格：改变走线模式 L：层面设置 G/shift+G/ctrl+shift+G:栅格设置 封装集成库的建立 新建集成库工程File→New→Project→Integrated Library 在集成库工程下新建原理图封装和PCB封装可在File →New→Library中新建，也可鼠标右键点击集成库名添加库文件 绘制需要的原理图封装和PCB封装原理图封装不需要太多尺寸要求，可通过编辑→Jump设置原点在器件中心或任意位置，PCB封装则需要根据实物尺寸绘制，可通过Edit（编辑）→Set Reference（设置参考点）将原点设置在元件中心、Pin1或任意位置（一般将原点设置在PCB封装中心或管脚1上，否则导入PCB图后布局拖动元件时光标可能会跑到离元件很远的地方）。点击Tool →New comment(新元件)可开始下一个元件的绘制。在界面右下方单击Sch →Sch Library/PCB→PCB Library可调出相对的库面板，原理图封装更改元件名字可通过Tools →Rename Comment修改，也可双击元件名称，在弹出的属性框Symbol Reference一栏中修改。PCB封装通过双击封装名字修改。注：单击右下方System→supplier Search(供应商查找)，输入元件名称，显示的元件信息可拖动到原理图封装界面的空白处，从而显示在元件属性框内。 确定原理图封装和PCB封装的链接关系在原理图封装界面右下方点击Show Model展开箭头。点击Add Footprint→Browse，在PCB封装库里选择对应的PCB封装（可选择多个），点击OK、OK，就可形成链接关系。 编译点击左下方Project切换到Project，File→Save All，填写各文件名称和要保存的位置，右键点击集成库名称，点击“Compile Intergrated Library ×××” PC B工程的建立 新建PCB工程File→New→Project→PCB Project，右键单击，保存工程。 2.1原理图的绘制 ①新建原理图文件File→New→Schematics（原理图），或右键单击工程名为工程添加新文件，选择原理图。右击文件名保存 ②设置图纸参数Design→Document Options(文档选项)，切换到Sheet Options选项卡进行设置，还可直接双击纸张外空白处进入Sheet Options选项卡进行设置 ③调入元件单击界面右侧Library…（库…）可在里面查找放置元件。 注：Edit→Align（对齐）可使选中的元件对齐 注释元件编号：Tools→Annotate Schematics(注释)在弹窗中设置好注释顺序及开始注释的序

三种PCB的特殊走线技巧

三种PCB的特殊走线技巧 在讲解PCB布线完成后的检查工作之前，先为大家介绍三种PCB的特殊走线技巧。将从直角走线，差分走线，蛇形线三个方面来阐述PCB LAYOUT的走线： 一、直角走线（三个方面） 直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI,到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。 二、差分走线（“等长、等距、参考平面”） 何为差分信号（Differential Signal）？通俗地说就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差

分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三方面： 1、抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可被完全抵消。 2、能有效抑制EMI,同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 3、时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 三、蛇形线（调节延时） 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。其中最关键的两个参数就是平行耦合长度（Lp）和耦合距离（S），很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp 越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考对共模和差模串扰的分析。下面是给Layout工程师处理蛇形线时的几点建议：

Altium Designer 软件使用练习 实验报告

实验报告 课程名称：电工电子工程训练 指导老师：熊素铭 成绩：__________________ 实验名称：Altium Designer 软件使用练习 实验类型：弱电 同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 一、实验目的 1.深入学习Altium Designer 软件的基本操作 2.学习利用Altium Designer 软件绘制电路原理图 3.学习利用Altium Designer 软件绘制印刷电路图 4.设计直流稳压电源的电路原理图 5.设计汽车转弯闪光指示灯电路原理图 6.以汽车转弯闪光指示灯原理图设计相应PCB 图 二、实验内容和原理 1.在Altium Designer 软件上画出直流稳压电源电路原理图（见图1）。 ①工作原理 降压变压器T1的原边绕组接交流220V ，副边绕组中间有抽头，为二组交流15V 输出，D1和电容C1、C2组成桥式整流和电容滤波电路。在电容器C1、C2两端有18V 左右不稳定的直流电压，经三端集成稳压器稳压，在7812集成稳压器输出端有+12V 的稳定直流电压输出，在7912集成稳压器输出端有-12V 的稳定直流电压输出。该电路可用作为集成运算放大器电路、OCL 功率放大电路的电源。 C3、C4用来防止电路自激振荡。C5、C6用来改善负载瞬态响应，防止负载变化时，输出电压产生较大的变动。D4、D5是发光二极管，用以防止当集成稳压器输入端短路时，因电容器C5、C6放电而损坏集成稳压器。 ②元器件选择 变压器T 选用额定功率为20W 、输出二组交流15V 的电源变压器。D1采用桥堆整流二极管。三端集成稳压器7812、7912采用S-7型封装，外加散热器。C1、C2为2200μF/25V 电解电容。C3、C4可采用独石电容。C5、C6采用100pF/15V 电解电容。D2、D3采用二极管1N4001。D4、D5采用直径5mm 普通圆形发光二极管，可分别选用红色、绿色。R1、R2选用1kΩ、1/8W 碳膜电阻。 图1 直流稳压电源电路原理图

PCB三种特殊布线分享及检查方法详解

PCB三种特殊布线分享及检查方法详解 [导读]手术很重要，术后恢复也必不可少！各种PCB布线完成之后，就ok了吗？很显然，不是！PCB布线后检查工作也很必须，那么如何对PCB设计中布线进行检查，为后来的PCB 设计、电路设计铺好“路”呢？ 手术很重要，术后恢复也必不可少！各种PCB布线完成之后，就ok了吗？很显然，不是！PCB布线后检查工作也很必须，那么如何对PCB设计中布线进行检查，为后来的PCB设计、电路设计铺好“路”呢？本文会从PCB设计中的各种特性来教你如何完成PCB布线后的检查工作，做好最后的把关工作！ 在讲解PCB布线完成后的检查工作之前，先为大家介绍三种PCB的特殊走线技巧。将从直角走线，差分走线，蛇形线三个方面来阐述PCB LAYOUT的走线： 一、直角走线（三个方面） 直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间；二是阻抗不连续会造成信号的反射；三是直角尖端产生的EMI，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。 二、差分走线（“等长、等距、参考平面”） 何为差分信号（Differential Signal）？通俗地说就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三方面： 1、抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可被完全抵消。 2、能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 3、时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 三、蛇形线（调节延时） 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。其中最关键的两个参数就是平行耦合长度（Lp）和耦合距离（S），很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp 越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，

PCB 20——三种特殊走线技巧

PCB 20——三种特殊走线技巧 下面从直角走线、差分走线、蛇形线三个方面来阐述PCB LAYOUT的走线。 一、直角走线(三个方面) 直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性负载，减缓上升时间;二是阻抗不连续会造成信号的反射;三是直角尖端产生的EMI，到10GHz以上的RF设计领域，这些小小的直角都可能成为高速问题的重点对象。 二、差分走线(“等长、等距、参考平面”) 何为差分信号(Differential Signal)?通俗地说就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。差分信号和普通的单端信号走线相比，最明显的优势体现在以下三方面： 1、抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可被完全抵消。 2、能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 3、时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术。 三、蛇形线(调节延时) 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时，满足系统时序设计要求。其中最关键的两个参数就是平行耦合长度(Lp)和耦合距离(S)，很明显，信号在蛇形走线上传输时，相互平行的线段之间会发生耦合，呈差模形式，S越小，Lp越大，则耦合程度也越大。可能会导致传输延时减小，以及由于串扰而大大降低信号的质量，其机理可以参考对共模和差模串扰的分析。下面是给Layout工程师处理蛇形线时的几点建议： 1、尽量增加平行线段的距离(S)，至少大于3H，H指信号走线到参考平面的距离。通俗的说就是绕大弯走线，只要S足够大，就几乎能完全避免相互的耦合效应。 2、减小耦合长度Lp，当两倍的Lp延时接近或超过信号上升时间时，产生的串扰将达到饱和。 3、带状线(Strip-Line)或者埋式微带线(EmbeddedMicro-strip)的蛇形线引起的信号传输延时小于微带走线(Micro-strip)。理论上，带状线不会因为差模串扰影响传输速率。 4、高速以及对时序要求较为严格的信号线，尽量不要走蛇形线，尤其不能在小范围内蜿蜒走线。 5、可以经常采用任意角度的蛇形走线，能有效的减少相互间的耦合。 6、高速PCB设计中，蛇形线没有所谓滤波或抗干扰的能力，只可能降低信号质量，所以只作时序匹配之用而无其它目的。 7、有时可以考虑螺旋走线的方式进行绕线，仿真表明，其效果要优于正常的蛇形走线。