基于FPGA的数字电压表显示设计
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本科生毕业设计（论文）
论文题目：基于FPGA的数字电压表设计
姓名：XXX
学院：电气工程及自动化学院
专业：电气工程及其自动化
班级、学号：
指导教师：XXXX
XXX大学教务处印制
摘要
电子设计自动化(electronic design automation,EDA)是近几年发展迅速的将计算机软件、硬件、微电子技术交叉运用的现代电子设计技术。其中EDA设计语言中的V erilog HDL语言是一种快速的电路设计工具，其功能包涵了电路的描述、电路的综合和电路的仿真等三大电路设计内容。本电压表的电路设计正是用V erilog HDL语言完成的。本次设计的主要应用软件是美国ALTERA公司自行设计的一种EDA软件工具，即MAX+PLUS Ⅱ。本次所设计的电压表的测量范围是0～5V，精度为0.01V。此电压表的设计特点为：通过软件编程下载到硬件实现,设计周期短,开发效率高。
关键词： FPGA V erilog HDL A/D采集数字电压表
Abstract
The design of digital system is becoming faster, bulkier ,smaller and lighter than before. Electronic design automation is in the last few years quickly develop, it makes use of software , hardware ,micro-electronics technology to form a course of electronic design. Among them , the V erilog HDL language of EDA is a kind of tool of fast circuit design , the function covered the circuit describe , the circuit synthesize , the circuit imitate the true etc . The circuit of the design that use V erilog HDL language to complete . The this time design is primarily the applied software is MAX PLUS Ⅱwhich is made by the United States AL TERA company.This system’s range is 0v to +5v and precision is 0.01v.Characteristics of this electric voltage watch is :Pass the software program to download the hardware o realize , design the period is short ,development the efficiency is high.
Key words:FPGA V erilog HDL A/D Acquisition Digital voltage
目录
摘要 .............................................................................................................................. I Abstract .................................................................................................................... I I
1绪论 (1)
1.1研究的目的、意义及前景 (1)
1.2研究的主要内容 (2)
2 开发工具介绍 (4)
2.1 EDA技术的简介 (4)
2.2 FPGA的概念与特点 (5)
2.3 V erilog HDL语言概述 (7)
2.4软件工具MAX+PLUSII的简介 (10)
3 硬件电路设计 (12)
3.1设计方案比较 (12)
3.2硬件电路框图 (12)
3.3 ADC0809模块 (13)
3.4 FPGA模块 (18)
3.5显示模块 (19)
4 FPGA功能模块的设计及仿真 (21)
4.1系统软件原理 (21)
4.2采样控制模块 (22)
4.3数据处理模块 (26)
4.4扫描、显示模块 (29)
5 总结 (34)
致谢 (35)
参考文献 (36)
1 绪论
1.1研究的目的、意义及前景
数字电压表（Digital V oltmeter）简称DVM，是实验中的重要仪表，其数字化是指将连续的模拟电压量转换成不连续、离散的数字量并加以显示。传统的实验用模拟电压表功能单一、精度低、体积大，且存在读数时的视差，长时间连续使用易引起视觉疲劳，使用中存在诸多不便。而目前数字万用表的内部核心多是模／数转换器，其精度很大程度上限制了整个表的准确度，可靠性较差。
传统的数字电压表设计通常以大规模ASIC(专用集成电路)为核心器件，并辅以少量中规模集成电路及显示器件构成。ASIC完成从模拟量的输入到数字量的输出，是数字电压表的心脏。这种电压表的设计简单、精确度高，但是这种设计方法由于采用了ASIC器件使得它欠缺灵活性，其系统功能固定，难以更新扩展。后来发展起来的用微处理器(单片机)控制通用A/D转换器件的数字电压表的设计的灵活性明显提高，系统功能的扩展变得简单，但是由于微处理器的引脚数量有限，其控制转换速度和灵活性还是不能满足日益发展的电子工业的需求。而应用EDA(电子设汁自动化)技术及FPGA(现场可编程门阵列)，其集成度高、速度快、性能十分可靠、用户可自由编程且编程语言通俗易懂、系统功能扩展非常方便。采用FPGA芯片控制通用A/D转换器可使速度、灵活性大大优于由微处理器和通用A/D转换器构成的数字电压表。[1]
科学技术的发展为测量仪器、仪表提供了新原理和新技术以及新型的元、器体，同时又对测量仪表提出了更新、更高的要求。数字电压表(简写为 DVM)就是在精密电测量技术、计算技术、自动化技术和电子技术的基础上产生和发展起来的。
数字式仪表是能把连续的被测量自动地变成断续的、用数字编码方式的、并以十进制数字自动显示测量结果的一种测量仪表。这是一种新型仪表，它把电子技术、计算技术、自动化技术的成果与精密电测量技术密切的结合在一起。成为仪器、仪表领域中独立而完整的一个分支。
1952年，美国NLS公司首创四位数字电压表，到现在的五十多年中经过了不断的改进和提高。电压表是从电位差计的自动化考虑中研制成功的，开始是四位然后是五位、六位，而现在发展到七位、八位数码显示；从最初的一、二种工作原理发展到几十种原理，从最早采用继电器、电子管发展到全晶体管化、集成电路化、微处理器化；认一台DVM只能测一、二种参数到能测十几种参数的多用型；显示器件也从辉光数码显示发展到等离子体、发光二极管、液晶显示等。电压表的体积和功耗越来越小，重量不断减轻，价格也逐步下降，可靠性越来越高，量程范围也逐渐扩大。
回顾一下电压表的发展过程，大致可分为以下三个阶段: 数字化阶段。50－60 年代中期，电压表的特点是运用各种原理实现模数(A／D) 转换，即将模拟量转化成数字量，从而实现测量仪表的数字化。高准确度阶段。由于精密电测量的需要，电压表开始向高准确度、高位数方向发展，出现了所谓复合型原理的仪表。智能化阶段。60 年代末期，电子技术和工艺结构有了飞跃的发展，而大规模集成电路(LSI)与计算机技术相结合的产物是微处理器(简写为μP)。1972 年，美国Intel 公司首创微处理器不久即研制出微处理器式数字电压表，实现了电压表数据处理自动化和可编程序。因为带有存贮器并使用软件，所以可进行信息处理，可通过标准接口组成自动测试系统(简写为ATS)。这些仪表除了完成原有电压表的各种功能外，还能够自校、自检，保证了自动测量的高准确度，实现了仪器、仪表的所谓“智能化”。当前，智能表发展十分迅速，而微处理式电压表在智能仪表中占的比重最大。智能化的电压表为实现各种物理量的动态测量提供了可能。
1.2研究的主要内容
本课题主要研究数字电压表的一般设计原理,并结合新型的可编程逻辑器件（FPGA）设计了一种方便、实用的数字电压表。我主要设计软件那部分。采用ACEX1k30TC144-3的一款FPGA芯片实现电压表的数码显示的功能。设计中所要求设计的数字电压表为4位，由三大部分组成，数据转换模块进行模数转换后到数据处理模块处理得到BCD码转换成能被数码管识别的字型编码，再到显示模块，每一部分又包含了若干子电路，将各电路组合起来，就构成了一个整体。
硬件设计所需的硬件主要有：直流电平输出电路、ADC0809、七段显示器。
基于FPGA的数字电压表有三大部分组成，具体分为A/D转换电路、FPGA 控制电路和显示电路。电压输入A/D转换器后转化为数字量送入FPGA芯片，经过FPGA的逻辑控制（A/D控制、BCD码转换和扫描显示），最终由LED数码显示结果。
图1-1硬件结构图
我采用8位A／D转换器ADC0809对模拟电压采样，以一片高性能FPGA 芯片为控制核心，以软件实现了诸多硬件功能，对电压信号的转换结果进行准确实时的运算处理并送出显示。系统的主要功能都集成在一块芯片上，大大减少了系统的分立元件数量，降低了功耗，增加了可靠性，较好地实现了电压的精准测量。
2 开发工具介绍
2.1 EDA技术的简介
随着微电子技术和计算机技术的不断发展，在涉及机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升，它已成为当今电子技术发展的前沿之一。EDA以计算机为工具，设计者在其软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作[2]。
利用EDA技术(特指IES/ASIC自动设计技术)进行电子系统的设计，具有以下几个特点：
（1）用软件的方式设计硬件；
（2）用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；
（3）设计过程中可用有关软件进行各种仿真；系统可现场编程，在线升级；
（4）整个系统可集成在一个芯片上，体积小、功耗低、可靠性高；
（5）从以前的“组合设计”转向真正的“自由设计”；
（6）设计的移植性好，效率高；
（7）非常适合分工设计，团体协作。因此，EDA技术是现代电子设计的发展趋势。[3]
EDA技术的理论基础,设计工具,设计器件应是这样的关系:设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为,再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件,半导体器件FPGA则是这些硬件配置文件的载体.当这些FPGA器件加载,配置上不同的文件时,这个器件便具有了相应的功能.在这一系列的设计,综合,仿真,验证,配置的过程中,现代电子设计理论和现代电子设计方法贯穿于其中。
以HDL语言表达设计意图,以FPGA作为硬件实现载体,以计算机为设计开发工具,以EDA软件为开发环境的现代电子设计方法日趋成熟.在这里,笔者认为,要振兴
我国电子产业,需要各相关专业的人士共同努力.HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究,深亚微米半导体工艺与EDA设计工具的
仿真,验证及方法的研究,这需要半导体专家和操作系统专家共同努力,以便能开发出更加先进的EDA工具软件.软件,硬件协同开发缩短了电子设计周期,加速了
电子产品更新换代的步伐.毫不夸张地说,EDA工程是电子产业的心脏起搏器,是
电子产业飞速发展的原动力[4]。
2.2 FPGA的概念与特点
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
目前以硬件描述语言（Verilog 或VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至FPGA 上进行测试，是现代IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。[5]
系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。
FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。
早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA 包括了一些相对大数量的可以编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。
CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。
CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。
FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB （Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：
1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的
编程方式。加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM即可。这样，同一片FPGA不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。
2.3 Verilog HDL语言概述
V erilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。V erilog HDL 和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。[6]
V erilog HDL就是在用途最广泛的C语言的基础上发展起来的一种硬件描述语言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。1985年Moorby推出它的第三个商用仿真器V erilog-XL,获得了巨大的成功，从而使得V erilog HDL迅速得到推广应用。1989年CADENCE公司收购了GDA公司，使得V erilogHDL成为了该公司的独家专利。1990年CADENCE公司公开发表了Verilog HDL,并成立LVI组织以促进Verilog HDL成为IEEE标准，即IEEE Standard 1364-1995。
V erilog HDL的最大特点就是易学易用，如果有C语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把V erilog HDL内容安排在与ASIC设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。与之相比，VHDL的学习要困难一些。但V erilog HDL较自由的语法，也容易造成初学者犯一些错误，这一点要注意。
选择VHDL还是verilog HDL这是一个初学者最常见的问题。其实两种语言
的差别并不大，他们的描述能力也是类似的。掌握其中一种语言以后，可以通过短期的学习，较快的学会另一种语言。选择何种语言主要还是看周围人群的使用习惯，这样可以方便日后的学习交流。当然，如果您是集成电路（ASIC）设计人员，则必须首先掌握verilog，因为在IC设计领域，90%以上的公司都是采用verilog进行IC设计。对于PLD/FPGA设计者而言，两种语言可以自由选择。设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。常用的V erilog HDL语言开发软件有Altera公司的MAX+PLUS II，Quartus II和Xilinx公司的Foundation ISE。
V erilog HDL的发展历史：
1、1981年Gateway Automation(GDA)硬件描述语言公司成立。
2、1983年该公司的Philip Moorby首创了V erilog HDL，Moorby后来成为V errlog HDL-XL的主要设计者和Cadence公司的第一合伙人。
3、1984-1985年Moorby设计出第一个关于V erilog HDL的仿真器。
4、1986年Moorby对V erilog HDL的发展又做出另一个巨大的贡献，提出了用于快速门级仿真的XL算法。
5、随着V erilog HDL-XL的成功，V erilog HDL语言得到迅速发展。
6、1987年Synonsys公司开始使用V erilog HDL行为语言作为综合工具的输入。
7、1989年Cadence公司收购了Gateway公司，V erilog HDL成为Cadence 公司的私有财产。
8、1990年初Cadence公司把V erilong HDL和V erilong HDL-XL分开，并公开发布了V erilog HDL.随后成立的OVI（Open V erilog HDL International）组织负责V erilog HDL的发展，OVI由V erilog HDL的使用和CAE供应商组成，制定标准。
9、1993年，几乎所有ASIC厂商都开始支持V erilog HDL，并且认为V erilog HDL-XL是最好的仿真器。同时，OVI推出2.0版本的V erilong HDL规范，IEEE 接收将OVI的V erilong HDL2.0作为IEEE标准的提案。
10、1995年12月，IEEE制定了V erilong HDL的标准IEEE1364-1995.任何新生事物的产生都有它的历史沿革，早期的硬件描述语言是以一种高级语言为基
础，加上一些特殊的约定而产生的，目的是为了实现RTL级仿真，用以验证设计的正确性，而不必像在传统的手工设计过程中那样，必须等到完成样机后才能进行实测和调试。
V erilog硬件描述语言的主要能力：基本逻辑门，例如and、or和nand等都内置在语言中。[7]
用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。
开关级基本结构模型，例如pmos 和nmos等也被内置在语言中。
提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。
可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。
V erilog HDL中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。
能够描述层次设计，可使用模块实例结构描述任何层次。
设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。
V erilog HDL不再是某些公司的专有语言而是I E E E标准。
人和机器都可阅读V erilog 语言，因此它可作为E D A的工具和设计者之间的交互语言。
V erilog HDL语言的描述能力能够通过使用编程语言接口（P L I）机制进一步扩展。P L I是允许外部函数访问V erilog 模块内信息、允许设计者与模拟器交互的例程集合。
设计能够在多个层次上加以描述，从开关级、门级、寄存器传送级（RT L）到算法级，包括进程和队列级。
能够使用内置开关级原语在开关级对设计完整建模。
同一语言可用于生成模拟激励和指定测试的验证约束条件，例如输入值的指定。
V erilog HDL 能够监控模拟验证的执行，即模拟验证执行过程中设计的值能
够被监控和显示。这些值也能够用于与期望值比较，在不匹配的情况下，打印报告消息。
在行为级描述中，V erilog HDL不仅能够在RT L级上进行设计描述，而且能够在体系结构级描述及其算法级行为上进行设计描述。
能够使用门和模块实例化语句在结构级进行结构描述。
在V erilog HDL 的混合方式建模能力，即在一个设计中每个模块均可以在不同设计层次上建模。
V erilog HDL 还具有内置逻辑函数，例如&（按位与）和|（按位或）。
对高级编程语言结构，例如条件语句、情况语句和循环语句，语言中都可以使用。
可以显式地对并发和定时进行建模。
提供强有力的文件读写能力。
语言在特定情况下是非确定性的，即在不同的模拟器上模型可以产生不同的结果；例如，事件队列上的事件顺序在标准中没有定义。
2.4软件工具MAX+PLUSII的简介
Max+plusⅡ是Altera公司提供的FPGA/CPLD开发集成环境，Altera是世界上最大可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程，也是本人在整个课题的研究过程中选用的EDA开发工具。MAX+PLUSII Complier(编译器)是MAX+PLUSII软件的核心。它支持Altera的多种PLD器件，能提供真正与结构无关的设计环境和强有力的逻辑综合能力。[8]
Max+plusⅡ特点：
1、开放的界面
Max+plusⅡ支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。
2、与结构无关
Max+plusⅡ系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。
3、完全集成化
Max+plusⅡ的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。
4、丰富的设计库
Max+plusⅡ提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。
5、模块化工具
设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。
6、硬件描述语言（HDL）
Max+plusⅡ软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL和Altera自己的硬件描述语言AHDL。
7、Opencore特征
Max+plusⅡ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。
3 硬件电路设计
3.1设计方案比较
采用双积分数模/转换器为核心器件，称为双积分式电压表。在一个测量周期内，将被测电压U加到积分器的输入端，在确定的时间内进行积分。然后切断输出电压，在积分器的输入端加与U极性相反的电压U，进行定值积分，但积分方向相反，直到积分输出达到起始电平为止，从而将U转换成时间间隔量进行测量。只要用计数器累计时间间隔的脉冲数，即为U的值。电路简单便于维护。但电压表的测量精度完全受制于模/数转换的精度。而且系统无升级空间。
另外采用单片机作为系统的控制中心。输入信号经模数转换后送到单片机进行数据处理，根据不同的电压信号计算出不同的数值并且输出显示。这种方案的优点在于单片机技术成熟、运算功能较强、编程灵活、设计成本也比较低，因此能较为准确的测量出输出电压值。但在单片机系统中必须使用大量分立元件组成外围电路，故而系统显得十分复杂，可靠性低，它的抗干扰能力也比较差，功耗也好高。
采用现场可编程门阵列即FPGA为系统核心，是目前电子产品的设计热门方向。系统最大限度的将所有器件集合在FPGA的芯片上，体积大大减小、集成性高、可靠性高。而且逻辑单元控制灵活、使用范围极广，实现了大规模和超大规模电路的集合。其硬件功能完全由软件编程实现，修改调试方便，在不改变原有电路的前提下进行并实现系统的升级。较好的克服了另外两种方案的缺陷，具有它独特的优势。
综上分析，本设计采用FPGA优势很明显。
3.2硬件电路框图
数字电压表，它是采用数字化测量技术，把连续的模拟量（直流或交流输入电压）转换成不连续、离散的数字形式并加以显示的仪表。由于数字式仪器具有读数准确方便、精度高、误差小、灵敏度高和分辨率高、测量速度快等特点而倍受青睐。通常按A/D转换方式的不同将DVM分成两大类，一类是直接转换型;
另一类是间接转换型，又称积分型，包括电压一频率变换。而由前面分析可知本课题的核心电路路由FPGA完成，选用了Altera公司的EPF10K10LC84-4芯片，用VHDL语言对它进行设计，本设计是由三大模块组成，（1）AD转换模块，组要负责将模拟信号转换为数字信号，以便送FPGA处理；(2)FPGA模块，激活A/D转换器动作、接收A/D转换器传递过来的数字转换值，将接收到的转换值调整成对应的数字信号；(3)显示模块，将数据处理模块输出的4位BCD码译成相应7段数码驱功值，使模拟电压值在4个数码管上显示。工作时，系统按一定的速率采集输入的模拟电压，经ADC0809CCN转换为8位数字量，此8位数字量经FPGA处理得到模拟电压的数字码，再输入数码管获得被测电压的数字显示。此电压表的测量范围：0～5V，四位数码管显示。整个数字电压表的硬件结构如3-1图所示[9]。
图3-1系统原理图
3.3 ADC0809模块
ADC0809是采样分辨率为8位的、以逐次逼近原理进行模—数转换的器件。其内部有一个8通道多路开关，它可以根据地址码锁存译码后的信号，只选通8路模拟输入信号中的一个进行A/D转换。
3.3.1 A/D转换器的主要技术指标
(1)分辨率
分辨率是指A/D转换器能分辨的最小模拟输入量。通常用能转换成的数字量的位数来表示，如8位、10位、12位、16位等。位数越高，分辨率越高。例如，对于8位A/D转换器，当输入电压满刻度为5V时，其输出数字量的变化范围为0～255，转换电路对输入模拟电压的分辨能力为5V/255＝19.5mV。
(2)转换时间
转换时间是A/D转换器完成一次转换所需的时间。
转换时间是编程时必须考虑的参数。若CPU采用无条件传送方式输入A/D 转换后的数据，则从启动A/D芯片转换开始，到A/D芯片转换结束，需要一定的时间，此时间为延时等待时间，实现延时等待的一段延时程序，要放在启动转换程序之后，此延时等待时间必须大于或等于A/D转换时间。
(3)量程
量程是指A/D转换器所能转换的输入电压范围。
(4)精度
精度是指与数字输出量所对应的模拟输入量的实际值与理论值之间的差值。A/D转换电路中与每一个数字量对应的模拟输入量并非是单一的数值，而是一个范围。例如：对满刻度输入电压为5V的12位A/D转换器，＝＝1．22mV，定义为数字量的最小有效位LSB。若理论上输入的模拟量A，产生数字量D，而实际输入模拟量A 产生还是数字量D，则称此转换器的精度为0LSB。当模拟电压或还是产生同一数字量D，则称其精度为1/4LSB。
目前常用的A/D转换器的精度为1/4～2LSB。实现A/ D 转换的方法比较多, 常见的有计数法、双积分法和逐次逼近法。由于逐次逼近式A / D 转换具有速度快, 分辨率高等优点, 而且采用该法的ADC芯片成本较低, 因此在设计中采用该种方式。逐次逼近式A/ D 转换器的原理如图2 所示。它由逐次逼近寄存器、D/ A 转换器、比较器和缓冲寄存器等组成。当启动信号由高电平变为低电平时, 逐次逼近寄存器清0, 这时, D/ A 转换器输出电压V o 也为0, 当启动信号变为高电平时, 转换开始, 同时, 逐次逼近寄存器进行计数。[10]
76543210
V i
V o 启动信号CLK 转换结果
图3-2 逐次逼近式A/D 转换
逐次逼近寄存器工作时与普通计数器不同, 它不是从低位向高位逐一进行计数和进位, 而是从最高位开始, 通过设置试探值来进行计数。在第一个时钟脉冲到来时, 控制电路把最高位送到逐次逼近寄存器, 使它的输出为10000000, 这个输出数字一出现, D/ A 转换器的输出电压V o 就成为满量程值的128/ 255。这时, 若Vo> Vi 则作为比较器的运算放大器的输出就成为低电平, 控制电路据此清除逐次逼近寄存器中的最高位; 若Vo < Vi 则比较器输出高电平, 控制电路使最高位的1保留下来。若最高位被保留下来, 则逐次逼近寄存器的内容为10000000, 下一个时钟脉冲使次低位D6 为1。于是, 逐次逼近寄存器的值为11000000, D/ A 转换器的输出电压Vo 到达满量程值的192/ 255。此后, 若Vo> V i 则比较器输出为低电平, 从而使次高位域复位; 若V o< Vi 则比较器输出为高电平, 从而保留次高位为1。重复上述过程, 经过N 次比较以后, 逐次逼近寄存器中得到的值就是转换后的数值。转换结束后, 控制电路送出一个低电平作为结束信号, 此信号的下降沿将逐次逼近寄存器中的数字量送入缓冲寄存器, 从而得到数字量输出。
3.3.2 ADC0809工作原理
（1）ADC0809.芯片介绍
ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位，转换时间约1OOus,含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。
图3-3 ADC0809管脚分配图
（2）. ADC0809的工作原理
START是转换启动信号，高电平有效;ALE是3位通道选择地址(ADDC, ADDB, ADDA)信号的锁存信号。当模拟量送至某一输入端(IN I或IN2等)，由3位地址信号选择，而地址信号由ALE锁存;EOC是转换情况状态信号(类似于AD574的STATUS)，当启动转换约100us后，EOC产生一个负脉冲，以表示转换结束;在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。至此ADC0809的一次转换结束了。[11]
基于FPGA的数字时钟的设计1
基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
基于FPGA的数字钟设计
摘要 伴随着集成电路技术的发展, 电子设计自动化(EDA)技术逐渐成为数字电路设计的重要手段。基于FPGA的EDA技术的发展和应用领域的扩大与深入，使得EDA技术在电子信息，通信，自动控制，计算机等领域的重要性日益突出。 本设计给出了一种基于FPGA的多功能数字钟方法，采用EDA作为开发工具，VHDL语言和图形输入为硬件描述语言，QuartusII作为运行程序的平台，编写的程序经过调试运行，波形仿真验证，下载到EDA实验箱的FPGA芯片，实现了设计目标。 系统主芯片采用CycloneII系列EP2C35F672C8。采用自顶向下的设计思想，将系统分为五个模块:分频模块、计时模块、报时模块、显示模块、顶层模块。用VHDL语言实现各个功能模块, 图形输入法生成顶层模块. 最后用QuartusII 软件进行功能仿真, 验证数字钟设计的正确性。 测试结果表明本设计实现了一个多功能的数字钟功能，具有时、分、秒计时显示功能，以24小时循环计时；具有校正小时和分钟的功能；以及清零，整点报时功能。 关键词：EDA技术；FPGA；数字钟；VHDL语言；自顶向下
Abstract Accompanied by the development of integrated circuit technology, electro nic design automation (EDA) technology is becoming an important means of digital circuit design. FPGA EDA technology development and expansion of a pplication fields and in-depth, the importance of EDA technology in the field of electronic information, communication, automatic control, computer, etc. hav e become increasingly prominent. This design gives a FPGA-based multifunctional digital clock using ED A as a development tool, VHDL language and graphical input hardware descri ption language, the QuartusII as a platform for running the program, written procedures debugging and running, the waveform simulation downloaded to th e FPGA chip to achieve the design goals. The main system chip CycloneII series EP2C35F672C8. Adopted a topdw n design ideas, the system is divided into five modules: frequency module, ti ming module, timer module, display module, the top-level module. With VHD L various functional modules, graphical input method to generate the top-level module. Last QuartusII under simulation, to verify the correctness of the digi tal clock design. The test results show that the design of a multifunctional digital clock, with seconds time display, 24-hour cycle timing; has a school, cleared, and th e whole point timekeeping functions. Key words: EDA technology; FPGA; VHDL language; top-down; digital cloc k
实验三 简易数字电压表设计
电子系统实验报告 实验三简易数字电压表设计 姓名张巧玲 指导教师贾立新 课程电子系统设计与实践 专业班级自动化1004班 学院信息工程学院
一、设计题目 采用C8051F360单片机最小系统设计一简易数字电压表，实现对0~2.4V直流电压的测量，原理框图如图1所示。模拟输入电压通过一只1 kΩ电位器产生，采用C8051F360 单片机内部的A/D 转换器将模拟电压转换成数字量后换算成电压值，用十进制的形式在LCD 上显示。 A/D 转换的输入模拟信号由实验板PR3 电位器产生的0~3.3V 的直流电压 信号，用一根杜邦实验线将J8 的0~3.3V 输出插针与J7 口的P2.0 插针相连。注意A/D 转换器模拟输入电压的范围取决于其所选择的参考电压，如果A/D 转换器选择内部参考电压源，其模拟电压的范围为0~2.4V，如果选择外部电源作为参考电压，则其模拟输入电压范围为0~3.3V。测试时，A/D转换器的模拟输入信号可通过一个电位器产生。 图1 简易数字电压表实验示意框图 二．设计方案 （1）简易数字电压表设计程序流程图如图2所示。 图2 简易数字电压表设计程序中A/D转换和计时流程图 （2）简易数字电压表实验板连接图如图3所示。此外，还需用一根杜邦实验线将J8 的0~3.3V 输出插针与J7 口的P2.0 插针相连。
图3简易数字电压表设计实验板接线图 三、详细设计 1.简易数字电压表设计相应C8051F360和LCD初始化程序 ⑴内部振荡器初始化：OscInit() ⑵ I/O端口初始化：PortIoInit() ⑶外部数据存储器接口初始化：XramInit() ⑷定时器初始化：TimerInit() ⑸中断系统初始化：Int0Init() ⑹ ADC0初始化：void ADC_Init() ⑺ PCA初始化：Int0Init() 2.电压转换方式 将电压转换成十进制： AT=ADC0H*256+ADC0L; volt=AT*3.31/1024; voltage=volt*1000; for(i=0;i<4;i++) { v[i]=voltage%10; voltage=voltage/10; } 3. LCD显示接口的设计 当时间到达设定值，即0.5s后，执行以下程序将所测的电压值在LCD屏幕上第三排显示出来。 WriteCom(0x8C);
fpga数字钟课程设计报告
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
数字电压表的设计实验报告
课程设计 ——基于51数字电压表设计 物理与电子信息学院 电子信息工程 1、课程设计要求 使用单片机AT89C52和ADC0832设计一个数字电压表，能够测量0－5V之间的直流电压值，两位数码显示。在单片机的作用下，能监测两路的输入电压值，用8位串行A/D转换器，8位分辨率，逐次逼近型，基准电压为 5V；能用两位LED进行轮流显示或单路选择显示，显示精度0.1伏。 2、硬件单元电路设计 AT89S52单片机简介 AT89S52是一个低功耗，高性能CMOS 8位单片机，片内含8k Bytes ISP(In-system programmable)的可反复擦写1000次的Flash只读程序存
储器，器件采用ATMEL公司的高密度、非易失性存储技术制造，兼容标准MCS -51指令系统及80C51引脚结构，芯片内集成了通用8位中央处理器和ISP Flash存储单元，功能强大的微型计算机的AT89S52可为许多嵌入式控制应用系统提供高性价比的解决方案。 AT89S52具有如下特点：40个引脚，8k Bytes Flash片内程序存储器，256 bytes的随机存取数据存储器（RAM），32个外部双向输入/输出（I/O）口，5个中断优先级，2层中断嵌套中断，2个16位可编程定时计数器,2个全双工串行通信口，看门狗（WDT）电路，片内时钟振荡器。 ADC0832模数转换器简介 ADC0832 是美国国家半导体公司生产的一种8 位分辨率、双通道A/D转换芯片。由于它体积小，兼容性强，性价比高而深受单片机爱好者及企业欢迎，其目前已经有很高的普及率。学习并使用ADC0832 可是使我们了解A/D转换器的原理，有助于我们单片机技术水平的提高。 图1 芯片接口说明： 〃 CS_ 片选使能，低电平芯片使能。 〃 CH0 模拟输入通道0，或作为IN+/-使用。
FPGA实训报告——简易数字钟
桂林电子科技大学职业技术学院 课题：FPGA实训 专业：电子信息工程技术 学号： 姓名：
目录 关键词： (1) 引言： (1) 设计要求： (1) EDA技术介绍: (1) Verilog HDL简介： (1) 方案实现： (2) 工作原理： (2) 总结： (3) 结语： (3) 程序设计： (4)
数字钟 关键词：EDA、Verilog HDL、数字钟 引言： 硬件描述语言HDL（Hardware Des-cription Language）是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计发放在业界得到迅猛发展，HDL在硬件设计领域的地位将与C和C++在软件设计领域的地位一样，在大规模数字系统的设计中它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。 Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一，另外一种是VHDL。现在它们都已经成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体，资源也远比VHDL丰富，且非常容易学习掌握。 此次以Verilog HDL语言为手段，设计了多功能数字钟，其代码具有良好的可读性和易理解性。 设计要求： 数字钟模块、动态显示模块、调时模块、到点报时模块等；必须有键防抖动功能。可自行设计8位共阴数码管显示；亦可用FPGA实验平台EDK-3SAISE上的4位数管，但必须有秒指导灯。 EDA技术介绍： 20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。 Verilog HDL简介： 硬件描述语言Verilog是Philip R.Moorby于1983年在英格兰阿克顿市的Gateway Design Automation硬件描述语言公司设计出来的，用于从开关级到算法级的多个抽象设
基于FPGA的Verilog HDL数字钟设计 -
基于FPGA的Verilog HDL数字钟设计 专业班级姓名学号 一、实验目的 1.掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程； 2.熟悉一种EDA软件使用； 3.掌握Verilog设计方法； 4.掌握分模块分层次的设计方法； 5.用Verilog完成一个多功能数字钟设计; 6.学会FPGA的仿真。 二、实验要求 ?功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1)准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2)计时时间范围00:00:00－23:59:59 3)可实现校正时间功能； 4)可通过实现时钟复位功能：00:00:00 扩展功能： 5)定时报：时间自定(不要求改变)，闹1分钟(1kHz)---利用板上LED或外接电路实现。 6)仿广播电台正点报时：XX:59:[51,53,55,57(500Hz);59(1kHz)] ---用板上LED或外接 7)报整点时数：XX:00:[00.5-XX.5](1kHz)，自动、手动---用板上LED或外接 8)手动输入校时； 9)手动输入定时闹钟； 10)万年历； 11)其他扩展功能； ?设计步骤与要求： 1)计算并说明采用Basys2实验板时钟50MHz实现系统功能的基本原理。 2)在Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电路系 统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3)对源程序进行编译及仿真分析（注意合理设置，以便能够在验证逻辑的基础上尽快 得出仿真结果）。 4)输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需.bit文件。 5)在Basys2实验板上下载所生成的.bit文件，观察验证所设计的电路功能。
51单片机数字电压表实验报告
微控制器技术创新设计实验报告 姓名：学号：班级： 一、项目背景 使用单片机AT89C52和ADC0808设计一个数字电压表，能够测量0－5V之间的直流电压值，四位数码显示。在单片机的作用下，能监测两路的输入电压值，用8位串行A/D转换器，8位分辨率，逐次逼近型，基准电压为 5V；显示精度伏。 二、项目整体方案设计 ADC0808 是含8 位A/D 转换器、8 路多路开关，以及与微型计算机兼容的控制逻辑的CMOS组件，其转换方法为逐次逼近型。ADC0808的精度为 1/2LSB。在AD 转换器内部有一个高阻抗斩波稳定比较器，一个带模拟开关树组的256 电阻分压器，以及一个逐次通近型寄存器。8 路的模拟开关的通断由地址锁存器和译码器控制，可以在8 个通道中任意访问一个单边的模拟信号。
三、硬件设计 四、软件设计#include<> #include""
#define uchar unsigned char #define uint unsigned int sbit OE = P2^7; sbit EOC=P2^6; sbit START=P2^5; sbit CLK=P2^4; sbit CS0=P2^0; sbit CS1=P2^1; sbit CS2=P2^2; sbit CS3=P2^3; uint adval,volt; uchar tab[]={0xC0,0xF9,0xA4,0xB0,0x99,0x92,0x82,0xF8, 0x80,0x90,0x88,0x83,0xC6,0xA1,0x86,0x8E}; void delayms(uint ms) {
Verilog HDL数字时钟课程设计
课程设计报告 课程设计名称：EDA课程设计课程名称：数字时钟 二级学院：信息工程学院 专业：通信工程 班级：12通信1班 学号：1200304126 姓名：@#$% 成绩： 指导老师：方振汉 年月日
目录 第一部分 EDA技术的仿真 (3) 1奇偶校验器 (3) 1.1奇偶校验器的基本要求 (3) 1.2奇偶校验器的原理 (3) 1.3奇偶校验器的源代码及其仿真波形 (3) 28选1数据选择器 (4) 2.18选1数据选择器的基本要求 (4) 2.28选1数据选择器的原理 (4) 2.38选1数据选择器的源代码及其仿真波形 (5) 34位数值比较器 (6) 3.14位数值比较器的基本要求 (6) 3.24位数值比较器的原理 (6) 3.34位数值比较器的源代码及其仿真波形 (7) 第二部分 EDA技术的综合设计与仿真（数字时钟） (8) 1概述 (8) 2数字时钟的基本要求 (9) 3数字时钟的设计思路 (9) 3.1数字时钟的理论原理 (9) 3.2数字时钟的原理框图 (10) 4模块各功能的设计 (10) 4.1分频模块 (10) 4.2计数模块（分秒/小时） (11) 4.3数码管及显示模块 (13) 5系统仿真设计及波形图........................... 错误！未定义书签。5 5.1芯片引脚图.................................... 错误！未定义书签。5 5.2数字时钟仿真及验证结果 (16) 5.3数字时钟完整主程序 (17) 6课程设计小结 (23) 7心得与体会 (23) 参考文献 (24)
基于FPGA的数字钟设计
南昌大学实验报告 学生姓名：邓儒超学号：6100210045 专业班级：卓越通信101 实验类型：□验证□综合□√设计□创新实验日期：2012.10.28 实验成绩： 实验三数字钟设计 一、实验目的 （1）掌握数字钟的设计 二、实验内容与要求 （1）设计一个数字钟，要求具有调时功能和24/12进制转换功能 （2）进行波形仿真，并分析仿真波形图； （3）下载测试是否正确； 三、设计思路/原理图 本次数字钟的设计采用了自顶向下分模块的设计。底层是实现各功能的模块，各模块由vhdl语言编程实现：顶层采用原理图形式调用。其中底层模块包括秒、分、时三个计数器模块、按键去抖动模块、按键控制模块、时钟分频模块、数码管显示模块，其中，时计数器模块又包括24进制计数模块、12进制计数模块、24/12进制转换模块。设计框图如下： 由图可以清晰的看到数字钟系统设计中各功能模块间连接关系。系统时钟1KHZ经过分频后产生1秒的时钟信号，1秒的时钟信号作为秒计数模块的输入信号，秒计数模块产生的进位信号作为分计数模块的输入信号，分计数模块的进位信号作为时计数模块的输入信号。秒计数模块、分计数模块、时计数模块的计数输出分别送到显示模块。由于设计中要使用按键进行调节时间，而按键的动作过程中存在产生得脉冲的不稳定问题，所以就牵扯到按键去抖动的问题，对此系统中设置了按键去抖动模块，按键去抖动模块产生稳定的脉冲信号送入按键控制模块，按键控制模块根据按键的动作对秒、分、时进行调节。 原理图如下：
四、实验程序（程序来源：参考实验室里的和百度文库的稍加改动，还有自己写的） 1、分频模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpin IS PORT(CLK:IN STD_LOGIC; CLK1:OUT STD_LOGIC); END fenpin; ARCHITECTURE behav OF fenpin IS SIGNAL X,CNT:STD_LOGIC_VECTOR(11 DOWNTO 0); BEGIN P1:PROCESS(CLK) BEGIN X<="001111101000";--1000分频 IF CLK'EVENT AND CLK = '1' THEN CNT<=CNT+1; IF CNT=X-1 THEN CLK1<='1';CNT<="000000000000"; ELSE CLK1<='0'; END IF; END IF; END PROCESS; END behav; 2、60进制计数器（秒、分计数器）模块 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY count60 IS PORT(EN,RST,CLK1: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT: OUT STD_LOGIC); END count60;
数字电压表的文献综述
文献综述 一．前言 发展历程 数字电压表在1952年由美国NLS公司首次从电位差计的自动化过程中研制成功。50多年来，数字电压表有了不断的进步和提高。数字电压表刚开始是4位显示，然后是5位、6位，而现在发展到7位、8位数码显示；从最初的一两种类型发展到原理不同的几十种类型；从最早的采用继电器、电子管发展到全晶体管、集成电路、微处理器化；从一台仪器只能测一到两种参数到能测几十种参数的多用型；显示器件也从辉光数码管发展到等离子体管、发光二极管、液晶显示器等。数字电压表的体积和功耗越来越小，重量不断变轻，价格也逐步下降，可靠性越来越高，量程范围也逐步扩大。 DVM的高速发展，使它已成为实现测量自动化、提高工作效率不可缺少的仪表，现在已经广泛应用于电子、电工测量，自动化测试系统等领域。故数字电压表已成为一种必不可少的测量仪器。本设计是基于单片机AT89C51的数字电压表。硬件电路设计简单，具有读数方便、误差小、稳定性高等特点，具有较高应用价值，特别适合平常简单的测量。采用智能化的数字仪器将是必然的趋势，它们不仅能提高测量准确度，而且能提高电测量技术的自动化程序，可以扩展成各种通用数字仪表、专用数字仪表及各种非电量的数字化仪表(如：温度计、湿度计、酸度计、重量、厚度仪等)，几乎覆盖了电子电工测量、工业测量、自动化仪表等各个领域。从而提高计量检定人员的工作效率。 二．正文 1.DVM简介 数字电压表（Digital Voltmeter）简称DVM，是采用数字化的测量技术,将连续的模拟量转换成为离散的数字形式并加以显示的电子测量仪表。传统的指针式电压表功能单一、精度低，不能满足数字化时代的需求。数字电压表具有以下九大特点：1. 显示清晰直观，读数准确；2. 准确度高；3. 分辨率高；4. 测量范围宽；5. 扩展能力强；6. 测量速率快；7．输入阻抗高；8. 集成度高，微功耗；9. 抗干扰能力强。采用单片机的数字电压表不仅精度高、抗干扰能力强，
51单片机数字电压表实验报告
微控制器技术创新设计实验报告 ：学号：班级： 一、项目背景 使用单片机AT89C52和ADC0808设计一个数字电压表，能够测量0－5V之间的直流电压值，四位数码显示。在单片机的作用下，能监测两路的输入电压值，用8位串行A/D转换器，8位分辨率，逐次逼近型，基准电压为5V；显示精度0.001伏。 二、项目整体方案设计 ADC0808 是含8 位A/D 转换器、8 路多路开关，以及与微型计算机兼容的控制逻辑的CMOS组件，其转换方法为逐次逼近型。ADC0808的精度为1/2LSB。在AD 转换器内部有一个高阻抗斩波稳定比较器，一个带模拟开关树组的256 电阻分压器，以及一个逐次通近型寄存器。8 路的模拟开关的通断由地址锁存器和译码器控制，可以在8 个通道中任意访问一个单边的模拟信号。
三、硬件设计 四、软件设计 #include
sbit CS0=P2^0; sbit CS1=P2^1; sbit CS2=P2^2; sbit CS3=P2^3; uint adval,volt; uchar tab[]={0xC0,0xF9,0xA4,0xB0,0x99,0x92,0x82,0xF8, 0x80,0x90,0x88,0x83,0xC6,0xA1,0x86,0x8E}; void delayms(uint ms) { uchar j; while(ms --) { for(j=0;j<120;j++); } } void ADC_read() { START=0; START=1; START=0; while(EOC==0); OE=1;
FPGA课程设计多功能数字钟讲解
多功能数字钟 开课学期：2014—2015 学年第二学期课程名称：FPGA课程设计 学院：信息科学与工程学院 专业：集成电路设计与集成系统班级： 学号： 姓名： 任课教师： 2015 年7 月21 日
说明 一、论文书写要求与说明 1.严格按照模板进行书写。自己可以自行修改标题的题目 2.关于字体： a)题目：三号黑体加粗。 b)正文：小四号宋体，行距为1.25倍。 3.严禁抄袭和雷同，一经发现，成绩即判定为不及格！！！ 二、设计提交说明 1.设计需要提交“电子稿”和“打印稿”； 2.“打印稿”包括封面、说明（即本页内容）、设计内容三部分；订书机左边装订。 3.“电子稿”上交：文件名为“FPGA课程设计报告-班级-学号-姓名.doc”,所有报告发送给班长，由班长统一打包后统一发送到付小倩老师。 4.“打印稿”由班长收齐后交到：12教305办公室； 5.上交截止日期：2015年7月31日17:00之前。
第一章绪论 (3) 关键词：FPGA，数字钟 (3) 第二章FPGA的相关介绍 (4) 2.1 FPGA概述 (4) 2.2 FPGA特点 (4) 2.3 FPGA设计注意 (5) 第三章Quartus II与Verilog HDL相关介绍 (7) 3.1 Quartus II (7) 3.2 Verilog HDL (7) 第四章设计方案 (8) 4.1数字钟的工作原理 (8) 4.2 按键消抖 (8) 4.3时钟复位 (8) 4.4时钟校时 (8) 4.5数码管显示模块。 (8) 第五章方案实现与验证 (9) 5.1产生秒脉冲 (9) 5.2秒个位进位 (9) 5.3按键消抖 (9) 5.4复位按键设置 (10) 5.5 数码管显示。 (10) 5.6 RTL结构总图 (11) 第六章实验总结 (14) 第七章Verilog HDL源代码附录 (15)
基于FPGA的多功能数字钟的设计
基于FPGA的多功能数字钟的设计 摘要数字钟是采用数字电路实现对时、分、秒数字显示的计时装置,是人们日常生活中不可少的必需品。本文介绍了应用FPGA芯片设计多功能数字钟的一种方案，并讨讨论了有关使用FPGA芯片和VHDL语言实现数字钟设计的技术问题。关键词数字钟、分频器、译码器、计数器、校时电路、报时电路。 Design of Abstract Keywords
目录 0.引言 (4) 1.设计要求说明 (4) 1.1设计要求 (4) 1.2完成情况说明 (4) 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 (4) 2.1计时电路 (5) 2.2异步清零电路 (5) 2.3校时、校分功能电路 (5) 2.4报时电路 (6) 2.5分频电路 (7) 2.6闹钟及音乐闹铃电路 (9) 2.7秒表计时电路 (15) 2.8译码显示电路 (15) 2.9逻辑总图 (16) 3.设计感想 (17) 参考文献 (17)
0．引言 数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度远远超过老式钟表。钟表的数字化给人们生产生活带来了极大的方便而且大大地扩展了钟表原先的报时功能。因此，研究数字钟及扩大其应用，有着非常现实的意义。 1.设计要求说明 1.1设计要求 1）设计一个具有校时、校分、清零，保持和整点报时功能的数字钟。 2）多数字钟采用层次化的方法进行设计，要求设计层次清晰、合理；构成整个设计的功能模块既可采用原理图方法实现，也可采用文本输入法实 现。 3）数字钟的具体设计要求具有如下功能： ①数字钟的最大计时显示23小时59分59秒； ②在数字钟正常工作时可以进行快速校时和校分，即拨动开关K1可对小 时进行校正，拨动开关K2可对分钟进行校正； ③在数字钟正常工作情况下，可以对其进行不断电复位，即拨动开关K3 可以使时、分、秒回零； ④整点报时是要求数字钟在每小时整点来到前进行鸣叫，鸣叫频率是在 59分53秒、55秒、57秒时为500Hz，59分59秒时为1KHz； ⑤哟啊去所有开关具有去抖动功能。 4）对设计电路进行功能仿真。 5）将仿真通过的逻辑电路下载到EDA实验系统，对其进行验证。 1.2完成情况说明： 对于实验要求的基本功能我们设计的电路都能准确实现。另外，我们还附加了显示星期、秒表、闹钟时间来时播放音乐等功能。 2.多功能数字钟的基本原理及其在FPGA中的设计与实现 通过分析多功能数字钟的设计要求和所要实现的功能，应用层次化方法设计出数字钟应由计时模块、分频脉冲模块、译码显示模块、校时校分和清零模块、报时模块等几个模块组成，其原理框图如下图1所示：
简易电压表设计实验报告
数字电路与逻辑设计实验 实验报告 课题名称：简易数字电压表的设计 学院：信息与通信工程学院 班级： 姓名： 学号： 班内序号：
一.设计课题的任务要求 设计并实现一个简易数字电压表，要求使用实验板上的串行AD 芯片ADS7816。 1.基本要求： （1）测量对象：1~2 节干电池。 （2）AD 参考电压：2.5V。 （3）用三位数码管显示测量结果，保留两位小数。 （4）被测信号超过测量范围有溢出显示并有声音提示。 （5）按键控制测量和复位。 2. 提高要求： （1）能够连续测量。 （2）自拟其他功能。 二. 系统设计（包括设计思路、总体框图、分块设计） 1.设计思路 本次实验利用ADS7816作为电压采样端口，FPGA作为系统的核心器件，用LED数码管进行已测电压值的显示，先把读取的12位串行二进制数据转换成并行的12位二进制数据，然后再把并行的12位二进制数据转换成便利于输出的3位十进制BCD码送给数码管，以显示当前测量电压值。这些工作由ADS7816转换控制模块、数据转换控制模块、译码显示模块完成。 2. 总体框图
3. 分块设计 3.1 ADS7816转换控制模块 （1）ADS7816工作原理 在ADS7816的工作时序中,串行时钟DCLK用于同步数据转换,每位转换后的数据在DCLK 的下降沿开始传送。因此,从Dout引脚接收数据时,可在DCLK的下降沿期间进行,也可以在DCLK的上升沿期间进行。通常情况下，采用在DCLK的上升沿接收转换后的各位数据流。CS 的下降沿用于启动转换和数据变换，CS有效后的最初1至2个转换周期内，ADS7816采样输入信号，此时输出引脚Dout呈三态。DCLK的第2个下降沿后,Dout使能并输出一个时钟周期的低电平的无效信号。在第4个时钟的上升沿，Dout开始输出转换结果，其输出数据的格式是最高有效位(B11位)在前。当最低有效位(B0位)输出后,若CS变为高电位,则一次转换结束,Dout显三态。 （2）元件设计： en：A/D转换启动键，输入。输入高电平时开始转换。 clk：时钟输入。 ad_dat：ADS7816转换结束后的12位串行二进制数据输入端。 cs：A/D转换结束信号，输出，当A/D转换结束时，此端输出一个高电平（转换期间一直为低电平）。 data_out[11..0]：12位并行二进制数据输出端。 3.2 数据转换控制模块
fpga数字钟课程设计报告
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 学号：20133638 姓名：王一丁 指导教师：李世平 设计时间：2016年1月
摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟
目录 摘要 1 课程设计目的 2 课程设计内容及要求 2.1 设计任务 2.2 设计要求 3 VHDL程序设计 3.1方案论证 3.2 系统结构框图 3.3设计思路与方法 3.3.1 状态控制模块 3.3.2 时分秒模块 3.3.3 年月日模块 3.3.4 显示模块 3.3.5脉冲产生模块 3.3.6 扬声器与闹钟模块 3.4 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献
1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。 2 课程设计内容及要求 2.1 设计任务 (1)6个数字显示器显示时分秒，setpin按键产生一个脉冲，显示切换为年月日。 (2)第二个脉冲可预置年份，第三个脉冲可以预置月份，依次第四、 五、六、七个脉冲到来时分别可以预置时期、时、分、秒，第八个脉冲到来后预置结束正常从左显示时分秒。 (3)up为高时，upclk有脉冲到达时，预置位加一，否则减一。 2.2 设计要求 (1)在基本功能的基础上，闹钟在整点进行报时，产生一定时长的高电平。 (2)实现闹钟功能,可对闹钟时间进行预置，当达到预置时间时进行报时。
基于FPGA的数字时钟
xxxx大学 电子设计自动化技术与应用 设计报告 设计题目：基于FPGA的数字时钟 学院：通信学院 姓名： 学号：
目录 一、设计任务 (3) 二、总体设计方案 (3) 1、设计思想 (3) 2、总体设计框图 (3) 三、单元电路设计 (4) 1、秒计数器模块设计与实现 (4) 2、分计数器模块设计与实现 (5) 3、时计数器模块设计与实现 (6) 4、2选1选择器模块设计与实现 (7) 5、译码器模块的设计与实现 (8) 6、3-8线译码器模块设计与实现 (9) 7、分频器的设计与实现 (9) 8、顶层原理设计图 (10) 四、硬件测试与结果分析 (11) 1、硬件测试： (11) 2、测试过程及结果分析 (12) 五、收获与体会 (12)
一、设计任务 1、能进行正常的时、分、秒计时功能，由LED数码管显示时间，最大计时 为23：59：59。 2、小时显示采用24进制，分显示和秒显示都采用60进制。 3、具有调时和调分功能。 二、总体设计方案 1、设计思想 本设计是基于Altera公司的Cyclone III 系列的EP3C16Q240C8芯片设计的，采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分计数器、时计数器、2选1选择器、译码器、分频器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。 2、总体设计框图 完整的数字时钟设计硬件框图如图所示。
三、单元电路设计 1、秒计数器模块设计与实现 1.1秒计数器流程图如下： 1.2秒计数器生成模块如图1所示: 图1 其中，clk 是时钟信号，daout 是60计数输出，enmin 是向分进位的高电平。 1.3 波形仿真图
数字电压表课程设计实验报告
自动化与电气工程学院 电子技术课程设计报告 题目数字电压表的制作 专业 班级 学号 学生姓名 指导教师 二○一三年七月
一、课程设计的目的与意义 1.课程设计的主要目的，是通过电子技术综合设计，熟悉一般电子电路综合设计过程、设计要求、完成的工作内容和具体的设计方法。 2.同时了解双积分式A/D转换器ICL7107的性能及其引脚功能，熟悉集成电路ICL7107构成直流数字电压表的使用方法，并掌握其在电路中的工作原理。 3.通过设计也有助于复习和巩固以往的模电、数电内容，达到灵活应用的目的。在完成设计后还要将设计的电路进行安、调试以加强学生的动手能力。在此过过程中培养从事设计工作的整体观念。 4.利用双积分式A/D转换器ICL7107设计一数字电压表，量程为-1.99—+1.99，通过七段数码管显示。 二、电路原理图 数字电压表原理图
三、课程设计的元器件 1.课程设计所使用的元器件清单： 2.主要元器件介绍 （1）芯片ICL7107： ICL7107的工作原理 双积分型A/D转换器ICL7107是一种间接A/D转换器。它通过对输入模拟电压和参考电压分别进行两次积分，将输入电压平均值变换成与之成正比的时间间隔，然后利用脉冲时间间隔，进而得出相应的数字性输出。 它的原理性框图如图所示，它包括积分器、比较器、计数器，控制逻辑和时钟信号源。积分器是A/D转换器的心脏，在一个测量周期内，积分器先后对输入信号电压和基
准电压进行两次积分。比较器将积分器的输出信号与零电平进行比较，比较的结果作为数字电路的控制信一号。时钟信号源的标准周期Tc 作为测量时间间隔的标准时间。它是由内部的两个反向器以及外部的RC组成的。其振荡周期Tc=2RCIn1.5=2.2RC 。 ICL7106A/D转换器原理图 计数器对反向积分过程的时钟脉冲进行计数。控制逻辑包括分频器、译码器、相位驱动器、控制器和锁存器。 分频器用来对时钟脉冲逐渐分频，得到所需的计数脉冲fc和共阳极LED数码管公共电极所需的方波信号fc。 译码器为BCD-7段译码器，将计数器的BCD码译成LED数码管七段笔画组成数字的相应编码。 驱动器是将译码器输出对应于共阳极数码管七段笔画的逻辑电平变成驱动相应笔画的方波。 控制器的作用有三个：第一，识别积分器的工作状态，适时发出控制信号，使各模拟开关接通或断开，A/D转换器能循环进行。第二，识别输入电压极性，控制LED 数码管的负号显示。第二，当输入电压超量限时发出溢出信号，使千位显示“1" ，其余码全部熄灭。 钓锁存器用来存放A/D转换的结果，锁存器的输出经译码器后驱动LED 。它的每个测量周期自动调零（AZ）、信号积分（INT）和反向积分（DE）三个阶段。