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EDA技术实用教程课后答案---潘松,黄继业

3-3 给出一个4选1多路选择器的VHDL 描述。选通控制端有四个输入：S0、S1、S2、S3。当且

仅当S0=0时:Y=A ；S1=0时:Y=B ；S2=0时:Y=C ；S3=0时:Y=D 。 --解：4选1多路选择器VHDL 程序设计。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41a IS

PORT( A,B,C,D : IN STD_LOGIC; S0,S1,S2,S3 : IN STD_LOGIC; Y : OUT STD_LOGIC); END ENTITY mux41a;

ARCHITECTURE one OF mux41a IS

SIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

S0_3<=S0&S1&S2&S3;

y<=A WHEN S0_3="0111" ELSE B WHEN S0_3="1011" ELSE C WHEN S0_3="1101" ELSE D WHEN S0_3="1110" ELSE 'Z';

END ARCHITECTURE one;

3-4 给出1位全减器的VHDL 描述；最终实现8位全减器。要求:

1)首先设计1位半减器,然后用例化语句将它们连接起来,图4-20中h_suber 是半减器,diff 是输出差

(diff=x-y),s_out 是借位输出(s_out=1,x

图3-19 1位全加器

--解(1.1)：实现1位半减器h_suber(diff=x-y ；s_out=1,x

USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS

PORT( x,y: IN STD_LOGIC; diff,s_out: OUT STD_LOGIC); END ENTITY h_suber;

ARCHITECTURE hs1 OF h_suber IS BEGIN

Diff <= x XOR (NOT y);

xin yin

a b

diff_out c

s_out <= (NOT x) AND y;

END ARCHITECTURE hs1;

--解(1.2)：采用例化实现图4-20的1位全减器

LIBRARY IEEE; --1位二进制全减器顺层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_suber IS

PORT(xin,yin,sub_in: IN STD_LOGIC; sub_out,diff_out: OUT STD_LOGIC); END ENTITY f_suber;

ARCHITECTURE fs1 OF f_suber IS

COMPONENT h_suber --调用半减器声明语句 PORT(x, y: IN STD_LOGIC; diff,s_out: OUT STD_LOGIC); END COMPONENT;

SIGNAL a,b,c: STD_LOGIC; --定义1个信号作为内部的连接线。 BEGIN

u1: h_suber PORT MAP(x=>xin,y=>yin, diff=>a, s_out=>b); u2: h_suber PORT MAP(x=>a, y=>sub_in, diff=>diff_out,s_out=>c); sub_out <= c OR b;

END ARCHITECTURE fs1;

(2)以1位全减器为基本硬件,构成串行借位的8位减法器,要求用例化语句来完成此项设计(减法运算是x-y-sun_in=difft)。

--解(2)：采用例化方法，以1位全减器为基本硬件；实现串行借位的8位减法器(上图所示)。 LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; ENTITY suber_8 IS

PORT(x0,x1,x2,x3,x4,x5,x6,x7: IN STD_LOGIC;

diff0 diff1 sout diff7

串行借位的8位减法器

y0,y1,y2,y3,y4,y5,y6,y7,sin: IN STD_LOGIC;

diff0,diff1,diff2,diff3: OUT STD_LOGIC;

diff4,diff5,diff6,diff7,sout: OUT STD_LOGIC);

END ENTITY suber_8;

ARCHITECTURE s8 OF suber_8 IS

COMPONENT f_suber --调用全减器声明语句

PORT(xin,yin,sub_in: IN STD_LOGIC;

sub_out,diff_out: OUT STD_LOGIC);

END COMPONENT;

SIGNAL a0,a1,a2,a3,a4,a5,a6: STD_LOGIC; --定义1个信号作为内部的连接线。

BEGIN

u0:f_suber PORT MAP(xin=>x0,yin=>y0,diff_out=>diff0,sub_in=>sin,sub_out=>a0);

u1:f_suber PORT MAP(xin=>x1,yin=>y1,diff_out=>diff1,sub_in=>a0,sub_out=>a1);

u2:f_suber PORT MAP(xin=>x2,yin=>y2,diff_out=>diff2,sub_in=>a1,sub_out=>a2);

u3:f_suber PORT MAP(xin=>x3,yin=>y3,diff_out=>diff3,sub_in=>a2,sub_out=>a3);

u4:f_suber PORT MAP(xin=>x4,yin=>y4,diff_out=>diff4,sub_in=>a3,sub_out=>a4);

u5:f_suber PORT MAP(xin=>x5,yin=>y5,diff_out=>diff5,sub_in=>a4,sub_out=>a5);

u6:f_suber PORT MAP(xin=>x6,yin=>y6,diff_out=>diff6,sub_in=>a5,sub_out=>a6);

u7:f_suber PORT MAP(xin=>x7,yin=>y7,diff_out=>diff7,sub_in=>a6,sub_out=>sout);

END ARCHITECTURE s8;

3-8设计一个求补码的程序，输入数据是一个有符号的8位二进制(原码)数。

--解：5-9 设计一个求补码的程序，输入数据是一个有符号的8位二进制数。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY org_patch IS

PORT( org_data : IN STD_LOGIC_VECTOR(7 DOWNTO 0);--原码输入

patch_data : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));--补码输出

END org_patch;

ARCHITECTURE BHV OF org_patch IS

BEGIN

PROCESS(org_data)

BEGIN

IF(org_data(7)='0') THEN

patch_data<=org_data; --org_data>=0，补码=原码。

else

patch_data<=org_data(7)&(not org_data(6 DOWNTO 0))+1;--org_data<0，补码=|原码|取反+1。

END IF;

END PROCESS;

END BHV;

3—10

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity add is

port(a:in std_logic_vector(7 downto 0);

b:in std_logic_vector(7 downto 0);

ci:in std_logic;

co:out std_logic;

count:out std_logic_vector(7 downto 0));

end add;

architecture bhv of add is

begin

process(a,b,ci)

variable data:std_logic_vector(1 downto 0);

variable c:std_logic;

begin

c:=ci;

for n in 0 to 7 loop

data:=('0'&a(n))+('0'&b(n))+('0'&c);

count(n)<=data(0);

c:=data(1);

end loop;

co<=c;

end process;

end bhv;

3-14用循环语句设计一个7人投票表决器，及一个4位4输入最大数值检测电路。

--解：5-7 用循环语句设计一个7人投票表决器，及一个4位4输出最大数值检测电路。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY vote_7 IS

PORT( DIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0);--7位表决输入(1:同意，0:不同意) G_4: OUT STD_LOGIC; --超过半数指示

CNTH: OUT STD_LOGIC_VECTOR(2 DOWNTO 0));--表决结果统计数END vote_7;

ARCHITECTURE BHV OF vote_7 IS

BEGIN

PROCESS(DIN)

V ARIABLE Q: STD_LOGIC_VECTOR(2 DOWNTO 0);

BEGIN

Q:="000";

FOR n IN 0 TO 6 LOOP -- n是LOOP的循环变量

IF(DIN(n)='1') THEN Q:=Q+1; END IF;

END LOOP;

CNTH<=Q;

IF Q>=4 THEN G_4<='1'; ELSE G_4<='0'; END IF;

END PROCESS;

END BHV;

5-7用VHDL设计一个功能类似74LS160的计数器。

--解：3-10 用VHDL设计一个功能类似74LS160(异步复位和同步使能加载、计数的十进制加法计数器)的计数器。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT(CLK,RST,EN,LOAD : IN STD_LOGIC;

DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位预置数

DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数值输出

COUT : OUT STD_LOGIC); --计数进位输出

END CNT10;

ARCHITECTURE behav OF CNT10 IS

BEGIN

PROCESS(CLK,RST,EN,LOAD)

V ARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

IF RST='0' THEN Q:=(OTHERS =>'0'); --计数器异步复位

ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿

IF EN='1' THEN --检测是否允许计数或加载（同步使能）

IF LOAD='0' THEN Q:=DA TA; --允许加载

ELSE

IF Q<9 THEN Q:=Q+1; --允许计数,检测是否小于9

ELSE Q:=(OTHERS=>'0'); --大于等于9时，计数值清零

END IF;

IF Q=9 THEN COUT<='1'; --计数大于9，输出进位信号

ELSE COUT<='0';

END IF;

DOUT<=Q; --将计数值向端口输出

END PROCESS;

END behav;

5-8给出含有异步清零和计数使能的16位二进制加减可控计数器的VHDL描述。

--解：3-11 给出含有异步清零和计数使能的16位二进制加减可控计数器的VHDL描述。

-- 用VHDL实现含有异步清零和计数使能的16位二进制加减可控计数器。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY ADD_SUB_LOAD_16 IS

PORT (CLK,RST,ADD_EN,SUB_EN,LOAD : IN STD_LOGIC;

DA TA : IN STD_LOGIC_VECTOR(15 DOWNTO 0);

CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0);

COUT : OUT STD_LOGIC);

END ENTITY ADD_SUB_LOAD_16;

ARCHITECTURE A_S_16 OF ADD_SUB_LOAD_16 IS

BEGIN

PROCESS(CLK,RST,ADD_EN,SUB_EN,LOAD)

V ARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0);

--VARIABLE LS_LOAD : STD_LOGIC;

BEGIN

--LS_LOAD:=LOAD;

IF RST = '1' THEN CQI:=(OTHERS => '0'); --计数器异步复位

ELSIF LOAD = '1' THEN CQI:=DATA; --LS_LOAD:='0'; --计数器异步复位

ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿

IF ADD_EN='1'THEN --检测是否允许计数(同步他能)

IF CQI<16#FFFF# THEN CQI:=CQI+1; --允许计数,检测是否小于65535

ELSE CQI:=(OTHERS => '0'); --大于65535,计数值清零

END IF;

IF CQI=16#FFFF# THEN COUT<='1'; --计数大于9,输出进位信号

ELSE COUT <= '0';

END IF;

IF SUB_EN='1'THEN --检测是否允许计数(同步他能)

IF CQI>0 THEN CQI:=CQI-1; --允许计数,检测是否小于65535

ELSE CQI:=(OTHERS => '1'); --大于65535,计数值清零

END IF;

IF CQI=0 THEN COUT<='1'; --计数大于9,输出进位信号

ELSE COUT <= '0';

END IF;

CQ<=CQI; --将计数值向端口输出

END PROCESS;

END ARCHITECTURE A_S_16;

5-9

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity m6 is

port(clk,rst:in std_logic;

q: out std_logic_vector(2 downto 0));

end m6;

architecture bhv of m6 is

type states is(st0,st1,st2,st3,st4,st5);

signal stx:states;

begin

process(clk)

begin

if rst='1' then stx<=st0;q<="000";

elsif clk'event and clk='1' then

case(stx) is

when st0=>q<="000";stx<=st1;

when st1=>q<="001";stx<=st2;

when st2=>q<="011";stx<=st3;

when st3=>q<="111";stx<=st4;

when st4=>q<="101";stx<=st5;

when st5=>q<="100";stx<=st0;

when others=> stx<=st0;

end case;

end if;

end process;

end bhv;

5-12用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1。

--解：4-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。

-- 当5位输入中1的数目为奇数时，在最后一位的时刻输出1。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY odd_even_p_RXD_5 IS

PORT(CLK,RST,S_in: IN STD_LOGIC;--CLK、RST、S_in:时钟、复位、串行输入数据

P_out: OUT STD_LOGIC_VECTOR(4 DOWNTO 0);--P_out:并行输出数据

o_e_out: OUT STD_LOGIC); --o_e_out:奇校验输出位

END ENTITY odd_even_p_RXD_5;

ARCHITECTURE one OF odd_even_p_RXD_5 IS

BEGIN

PROCESS(CLK,RST)

VARIABLE shift_Q : STD_LOGIC_VECTOR(4 DOWNTO 0);--shift_Q:移位寄存器

VARIABLE shift_cnt : STD_LOGIC_VECTOR(2 DOWNTO 0);--shift_cnt:移位计数器

BEGIN

IF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿

IF RST = '1' THEN shift_cnt:="100"; --移位寄存器和计数器复位

ELSE

IF shift_cnt=4 THEN --检测到接收5位串行输入数据

shift_cnt:="000"; --移位计数器清零，为接收下一组数据做准备。

P_out<=shift_Q;--接收数据并行输出

o_e_out<=shift_Q(4) XOR shift_Q(3) XOR shift_Q(2) XOR shift_Q(1) XOR shift_Q(0);--奇校验输出

shift_Q:=S_in & shift_Q(4 DOWNTO 1);--采样移位串行输入

ELSE

shift_cnt:=shift_cnt+1;--移位计数

shift_Q:=S_in & shift_Q(4 DOWNTO 1);--采样移位串行输入

END IF;

END PROCESS;

END ARCHITECTURE one;

5-5分频方法有多种，最简单的是二分频和偶数分频甚至奇数分频，这用触发器或指定计数模的计数器即可办到。但对于现场实现指定分频比或小数分频率的分频电路的设计就不是很简单了。

试对例3-20的设计稍作修改，将其进位输出COUT与异步加载控制LOAD连在一起，构成一个自动加载型16位二进制数计数器，也即一个16位可控的分频器，给出其VHDL表述，并说明工作原理。设输入频率fi=4MHz，输出频率fo=516.5±1Hz(允许误差±0.1Hz)，16位加载数值是多少?

--解：3-9 16位数控分频器(可进行奇偶数分频)

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY DVF16 IS

PORT(CLK : IN STD_LOGIC;

D : IN STD_LOGIC_VECTOR(15 DOWNTO 0);

FOUT : OUT STD_LOGIC);

END ENTITY DVF16;

ARCHITECTURE one OF DVF16 IS

SIGNAL FULL : STD_LOGIC;

BEGIN

P_REG: PROCESS(CLK)

VARIABLE CNT8 : STD_LOGIC_VECTOR(15 DOWNTO 0);

BEGIN

IF CLK'EVENT AND CLK = '1' THEN

IF CNT8 = "0000000000000000" THEN

CNT8 := D-1;--当CNT8计数归0时，预置CNT8=D-1;

--计数范围(D=n)：n-1~n/2取整(n=10:9\8\7\6\5计数,前后半周期相同) FULL <= '1';--同时使溢出标志信号FULL输出为高电平

--(n=11:10\9\8\7\6\5计数,前比后半周期多一个时钟)

ELSIF CNT8 = ('0' & D(15 DOWNTO 1)) THEN

CNT8 :=('0' & D(15 DOWNTO 1))-1;--当CNT8=n/2取整时，预置CNT8=D/2取整-1;

--计数范围(D=n)：n/2取整~0(n=10:4\3\2\1\0计数) FULL <= '1'; --同时使溢出标志信号FULL输出为高电平(n=11:4\3\2\1\0计数)

ELSE CNT8 := CNT8 - 1; --否则继续作加1计数

FULL <= '0'; --且输出溢出标志信号FULL为低电平

END IF;

END PROCESS P_REG ;

P_DIV: PROCESS(FULL)

VARIABLE CNT2 : STD_LOGIC;

BEGIN

IF FULL'EVENT AND FULL = '1' THEN

CNT2 := NOT CNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反

IF CNT2 = '1' THEN FOUT <= '1';

ELSE FOUT <= '0';

END IF;

END PROCESS P_DIV;

END ARCHITECTURE one;

5-6分别给出图3-20所示的六个RTL图的VHDL描述，注意其中的D触发器和锁存器的表述。

图3-20 RTL图

图3-20 RTL图（a）

--解：实现图3-20(a)RTL图的VHDL程序t3_12_a.vhd

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY t3_12_a IS

PORT (CL,CLK0: IN STD_LOGIC;

OUT1: OUT STD_LOGIC);

END ENTITY t3_12_a;

ARCHITECTURE sxdl OF t3_12_a IS ----时序电路sxdl

SIGNAL Q : STD_LOGIC;

BEGIN

PROCESS(CLK0)

BEGIN

IF CLK0'EVENT AND CLK0='1' THEN --检测时钟上升沿

Q <= NOT(Q OR CL);

END IF;

END PROCESS;

OUT1 <= NOT Q;

END ARCHITECTURE sxdl;

图3-20 RTL图（b）

--解：实现图3-20(b)RTL图的VHDL程序t3_12_b.vhd

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY t3_12_b IS

PORT (A,B,C,D: IN STD_LOGIC;

Y: OUT STD_LOGIC);

END ENTITY t3_12_b;

ARCHITECTURE sxdl OF t3_12_b IS ----时序电路sxdl

SIGNAL AB,CD,ABCD : STD_LOGIC;

BEGIN

PROCESS(A,B,C,D,AB,CD,ABCD)

BEGIN

AB<=A OR B;

CD<=C AND D;

ABCD<=AB XOR CD;

CASE AB IS --类似于真值表的case语句

WHEN '0' => Y <= A;

WHEN '1' => Y <= ABCD;

WHEN OTHERS =>NULL ;

END CASE;

END PROCESS;

END ARCHITECTURE sxdl;

图3-20 RTL图（c）

--解1：实现图3-20(c) RTL图的VHDL程序mux21a.vhd底层设计描述。-- 用(WHEN_ELSE)实现2选1多路选择器程序(mux21a.vhd)。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY mux21a IS

PORT(a,b : IN STD_LOGIC;

s : IN STD_LOGIC;

y : OUT STD_LOGIC);

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

BEGIN

y<=a WHEN s='0' ELSE b;

END ARCHITECTURE one;

--解2：实现图3-20(c)RTL图的VHDL程序DFF6.vhd底层设计描述。-- 电平触发D型触发器程序(DFF6.vhd)

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY DFF6 IS

PORT(CLK: IN STD_LOGIC;

D: IN STD_LOGIC;

Q:OUT STD_LOGIC);

END;

ARCHITECTURE bhv OF DFF6 IS

BEGIN

PROCESS(CLK,D)

BEGIN

IF CLK='1'

THEN Q<=D;

END IF;

END PROCESS;

END bhv;

--解3：实现图3-20(c)RTL图的VHDL程序t3_12_c.vhd顶层设计描述。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY t3_12_c IS

PORT(D1,D2,CLK : IN STD_LOGIC;

Q : OUT STD_LOGIC);

END ENTITY t3_12_c;

ARCHITECTURE one OF t3_12_c IS

COMPONENT mux21a --调用2选1多路选择器声明语句

PORT(a,b : IN STD_LOGIC;

s : IN STD_LOGIC;

y : OUT STD_LOGIC);

END COMPONENT;

COMPONENT DFF6 --调用电平型D触发器声明语句

PORT(CLK: IN STD_LOGIC;

D: IN STD_LOGIC;

Q:OUT STD_LOGIC);

END COMPONENT;

SIGNAL DD: STD_LOGIC; --定义1个信号作为内部的连接线。

BEGIN

u1: mux21a PORT MAP(CLK,D2,D1,DD);

u2: DFF6 PORT MAP(CLK,DD,Q);

END ARCHITECTURE one;

图3-20 RTL图（d）

--解1：实现图3-20(d)RTL图的VHDL程序DFF_PRE.vhd底层设计描述

-- 带预置、清零和输出使能的D触发器程序(DFF_PRE.vhd)。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY DFF_PRE_CLR_ENA IS

PORT(CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q :OUT STD_LOGIC;

ENA : IN STD_LOGIC;

PRE : IN STD_LOGIC;

CLR : IN STD_LOGIC);

END;

ARCHITECTURE bhv OF DFF_PRE_CLR_ENA IS

SIGNAL Q1:STD_LOGIC; --类似于在芯片内部定义一个数据的暂存节点BEGIN

PROCESS(CLK,D,Q1,ENA,PRE,CLR)

BEGIN

IF CLR='1' THEN Q1<='0';

ELSIF PRE='1' THEN Q1<='1';

ELSIF CLK'EVENT AND CLK='1' AND ENA='1' THEN Q1<=D;

END IF;

--IF EN='1' THEN Q<=Q1; --将内部的暂存数据向端口输出

--END IF;

Q<=Q1; --将内部的暂存数据向端口输出

END PROCESS;

END bhv;

--解2：实现图3-20(d)RTL图的VHDL程序t3_12_d.vhd顶层设计描述LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY t3_12_d IS

PORT(SET,D,CLK,EN,RESET : IN STD_LOGIC;

Q : OUT STD_LOGIC);

END ENTITY t3_12_d;

ARCHITECTURE one OF t3_12_d IS

COMPONENT DFF_PRE_CLR_ENA --调用D触发器声明语句

PORT(CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q :OUT STD_LOGIC;

ENA : IN STD_LOGIC;

PRE : IN STD_LOGIC;

CLR : IN STD_LOGIC);

END COMPONENT;

SIGNAL SS: STD_LOGIC; --定义1个信号作为内部的连接线。

BEGIN

SS<=SET AND (NOT RESET);

u1: DFF_PRE_CLR_ENA PORT MAP(CLK,D,Q,EN,SS,RESET);

END ARCHITECTURE one;

图3-20 RTL图（e）

--解1：实现图3-20(e)RTL图的VHDL程序DFF_PRE_CLR.vhd底层设计描述-- 带预置、清零和输出使能的D触发器程序(DFF_PRE_CLR.vhd) LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY DFF_PRE_CLR_ENA IS

PORT(CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q :OUT STD_LOGIC;

ENA : IN STD_LOGIC;

PRE : IN STD_LOGIC;

CLR : IN STD_LOGIC);

END;

ARCHITECTURE bhv OF DFF_PRE_CLR_ENA IS

SIGNAL Q1:STD_LOGIC; --类似于在芯片内部定义一个数据的暂存节点

BEGIN

PROCESS(CLK,D,Q1,ENA,PRE,CLR)

BEGIN

IF CLR='1' THEN Q1<='0';

ELSIF PRE='1' THEN Q1<='1';

ELSIF CLK'EVENT AND CLK='1' AND ENA='1' THEN Q1<=D;

END IF;

--IF EN='1' THEN Q<=Q1; --将内部的暂存数据向端口输出

--END IF;

Q<=Q1; --将内部的暂存数据向端口输出

END PROCESS;

END bhv;

--解2：实现图3-20(e)RTL图的VHDL程序t3_12_d.vhd顶层设计描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY t3_12_e IS

PORT(D,EN,CLK,RST : IN STD_LOGIC;

Q1,Q : OUT STD_LOGIC);

END ENTITY t3_12_e;

ARCHITECTURE one OF t3_12_e IS

COMPONENT DFF_PRE_CLR_ENA --调用D触发器声明语句

PORT(CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q :OUT STD_LOGIC;

ENA : IN STD_LOGIC;

PRE : IN STD_LOGIC;

CLR : IN STD_LOGIC);

END COMPONENT;

SIGNAL D_EN: STD_LOGIC; --定义1个信号作为内部的连接线。

BEGIN

D_EN<=D AND EN;

u1: DFF_PRE_CLR_ENA PORT MAP(CLK=>CLK,D=>D,Q=>Q,ENA=>EN,PRE=>'0',CLR=>RST);

Q1<=(NOT D_EN) OR RST;

END ARCHITECTURE one;

图3-20 RTL图（f）

--解1：实现图3-20(f)RTL图的VHDL程序mux21a.vhd底层设计描述

-- 用WHEN_ELSE实现2选1多路选择器程序(mux21a.vhd) LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY mux21a IS

PORT(a,b : IN STD_LOGIC;

s : IN STD_LOGIC;

y : OUT STD_LOGIC);

END ENTITY mux21a;

ARCHITECTURE one OF mux21a IS

BEGIN

y<=a WHEN s='0' ELSE b;

END ARCHITECTURE one;

--解2：实现图3-20(f)RTL图的VHDL程序DFF_PRE_CLR.vhd底层设计描述-- 带预置、清零和输出使能的上升沿D触发器程序(DFF_PRE_CLR.vhd) LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY DFF_PRE_CLR_ENA IS

PORT(CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q :OUT STD_LOGIC;

ENA : IN STD_LOGIC;

PRE : IN STD_LOGIC;

CLR : IN STD_LOGIC);

END;

ARCHITECTURE bhv OF DFF_PRE_CLR_ENA IS

SIGNAL Q1:STD_LOGIC; --类似于在芯片内部定义一个数据的暂存节点BEGIN

PROCESS(CLK,D,Q1,ENA,PRE,CLR)

BEGIN

IF CLR='1' THEN Q1<='0';

ELSIF PRE='1' THEN Q1<='1';

ELSIF CLK'EVENT AND CLK='1' AND ENA='1' THEN Q1<=D;

END IF;

--IF EN='1' THEN Q<=Q1; --将内部的暂存数据向端口输出

--END IF;

Q<=Q1; --将内部的暂存数据向端口输出

END PROCESS;

END bhv;

--解3：实现图3-20(f)RTL图的VHDL程序t3_12_d.vhd顶层设计描述LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY t3_12_f IS

PORT(RST,D,CLK : IN STD_LOGIC;

Q,DOUT : OUT STD_LOGIC);

END ENTITY t3_12_f;

ARCHITECTURE one OF t3_12_f IS

COMPONENT DFF_PRE_CLR_ENA --调用D触发器声明语句

PORT(CLK : IN STD_LOGIC;

D : IN STD_LOGIC;

Q :OUT STD_LOGIC;

ENA : IN STD_LOGIC;

PRE : IN STD_LOGIC;

CLR : IN STD_LOGIC);

END COMPONENT;

COMPONENT mux21a --调用D触发器声明语句

PORT(a,b : IN STD_LOGIC;

s : IN STD_LOGIC;

y : OUT STD_LOGIC);

END COMPONENT;

SIGNAL DD,DDD: STD_LOGIC; --定义1个信号作为内部的连接线。

BEGIN

u1: mux21a PORT MAP(D,'0',RST,DD);

DDD<=D XOR DD;

u2: DFF_PRE_CLR_ENA PORT MAP(CLK,DDD,DOUT,'1','0','0');

u3: DFF_PRE_CLR_ENA PORT MAP(CLK,DD,Q,'1','0','0');

END ARCHITECTURE one;

8-5设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0。

--解：5-10 设计一个比较电路，当输入的8421BCD码大于5时输出1，否则输出0。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY g_5_cmp IS

PORT( d_in : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --输入数据

cmp_out : OUT STD_LOGIC); --比较输出(1:输入数据>5) END g_5_cmp;

ARCHITECTURE BHV OF g_5_cmp IS

BEGIN

PROCESS(d_in)

BEGIN

IF(d_in>"0101") THEN

cmp_out<='1'; --输入数据大于5，比较输出1。

else

cmp_out<='0'; --输入数据小于等于5，比较输出0。

END IF;

END PROCESS;

END BHV;

8-6用VHDL输入方式设计一个周期性产生二进制序列010********的序列发生器，用移位寄存器或用同步时序电路实现，并用时序仿真器验证其功能。

同步时序电路

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY S_generator IS

PORT(CLK,CLR: IN STD_LOGIC; --工作时钟/复位信号

S_out: OUT STD_LOGIC);--序列输出位

END S_generator;

ARCHITECTURE behav OF S_generator IS

SIGNAL D: STD_LOGIC_VECTOR(10 DOWNTO 0); --11位循环移位寄存器

BEGIN

PROCESS(CLK,CLR)

BEGIN

IF CLK'EVENT AND CLK='1' THEN --时钟到来时，逐位左移循环输出序列位

IF CLR='1' THEN D<="010********"; --复位操作，产生11位待输出序列

ELSE

D(10 DOWNTO 1)<=D(9 DOWNTO 0);

D(0)<=D(10);

S_out<=D(10);

END IF;

END PROCESS;

END behav;

移位寄存器

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

entity add is

PORT(clk,rest: IN STD_LOGIC;

So: OUT STD_LOGIC);

end add;

architecture bhv of add is

begin

process(clk,rest)

variable a:std_logic_vector(10 downto 0):="010********";

variable b:std_logic_vector(3 downto 0);

begin

if rest='1' then so<='0';

elsif clk'event and clk='1' then

b:=b+1;

if b="1100" then b:="0000";

end if;

so<=a(10);

a:=TO_STDLOGICVECTOR((to_bitvector(a) rol 1));

end if;

end process;

end bhv;

EDA实验--格雷码变换

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY graycode IS

PORT(a:IN STD_LOGIC_VECTOR(3 DOWNTO 0);

en:IN STD_LOGIC;

g:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));

END graycode;

ARCHITECTURE arc OF graycode IS

BEGIN

PROCESS(a,en)

BEGIN

IF en='0' THEN

g<="0000";

ELSE

g(3)<=a(3);

FOR i IN 0 TO 2 LOOP

g(i)<=a(i+1) XOR a(i);

END LOOP;

END IF;

END PROCESS;

END arc;

EDA技术实用教程课后习题答案

第一章 1-1 EDA 技术与ASIC 设计与FPGA 开发有什么关系? 答:利用EDA 技术进行电子系统设计得最后目标就是完成专用集成电路ASIC 得设计与实现;FPGA 与CPLD 就是实现这一途径得主流器件。FPGA 与CPLD 通常也被称为可编程专用IC,或可编程ASIC。FPGA 与CPLD 得应用就是EDA 技术有机融合软硬件电子设计技术、SoC(片上系统)与ASIC 设计,以及对自动设计与自动实现最典型得诠释。 1-2 与软件描述语言相比,VHDL 有什么特点? P6 答:编译器将软件程序翻译成基于某种特定CPU 得机器代码,这种代码仅限于这种CPU 而不能移植,并且机器代码不代表硬件结构,更不能改变CPU 得硬件结构,只能被动地为其特定得硬件电路结构所利用。综合器将VHDL 程序转化得目标就是底层得电路结构网表文件,这种满足VHDL 设计程序功能描述得电路结构,不依赖于任何特定硬件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达得电路功能转化成具体得电路结构网表过程中,具有明显得能动性与创造性,它不就是机械得一一对应式得“翻译”,而就是根据设计库、工艺库以及预先设置得各类约束条件,选择最优得方式完成电路结构得设计。 l-3 什么就是综合?有哪些类型?综合在电子设计自动化中得地位就是什么? 什么就是综合? 答:在电子设计领域中综合得概念可以表示为:将用行为与功能层次表达得电子系统转换为低层次得便于具体实现得模块组合装配得过程。有哪些类型? 答:(1)从自然语言转换到VHDL 语言算法表示,即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域得综合,即行为综合。(3)从RTL 级表示转换到逻辑门(包括触发器)得表示,即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计),或转换到FPGA 得配置网表文件,可称为版图综合或结构综合。综合在电子设计自动化中得地位就是什么? 答:就是核心地位(见图1-3)。综合器具有更复杂得工作环境,综合器在接受VHDL 程序并准备对其综合前,必须获得与最终实现设计电路硬件特征相关得工艺库信息,以及获得优化综合得诸多约束条件信息;根据工艺库与约束条件信息,将VHDL 程序转化成电路实现得相关信息。 1-4 在EDA 技术中,自顶向下得设计方法得重要意义就是什么? P7~10 答:在EDA 技术应用中,自顶向下得设计方法,就就是在整个设计流程中各设计环节逐步求精得过程。 1-5 IP 在EDA 技术得应用与发展中得意义就是什么? P11~12 答:IP 核具有规范得接口协议,良好得可移植与可测试性,为系统开发提供了可靠得保证。第二章 2-1 叙述EDA 得FPGA/CPLD 设计流程。P13~16 答:1、设计输入(原理图/HDL 文本编辑);2、综合;3、适配;4、时序仿真与功能仿真;5、编程下载;6、硬件测试。 2-2 IP 就是什么?IP 与EDA 技术得关系就是什么? P24~26 IP 就是什么? 答:IP 就是知识产权核或知识产权模块,用于ASIC 或FPGA/CPLD 中得预先设计好得电路功能模块。 IP 与EDA 技术得关系就是什么? 答:IP 在EDA 技术开发中具有十分重要得地位;与EDA 技术得关系分有软IP、固IP、硬IP:软IP 就是用VHDL 等硬件描述语言描述得功能块,并不涉及用什么具体电路元件实现这些功能;软IP 通常就是以硬件描述语言HDL 源文件得形式出现。固IP 就是完成了综合得功能块,具有较大得设计深度,以网表文件得形式提交客户使用。硬IP 提供设计得最终阶段产品:掩模。 2-3 叙述ASIC 得设计方法。P18~19 答:ASIC 设计方法,按版图结构及制造方法分有半定制(Semi-custom)与全定制(Full-custom)两种实现方法。全定制方法就是一种基于晶体管级得,手工设计版图得制造方法。半定制法就是一种约束性设计方式,约束得目得就是简化设计,缩短设计周期,降低设计成本,提高设计正确率。半定制法按逻辑实现得方式不同,可再分为门阵列法、标准单元法与可编程逻辑器件法。 2-4 FPGA/CPLD 在ASIC 设计中有什么用途? P16,18 答:FPGA/CPLD 在ASIC 设计中,属于可编程ASIC 得逻辑器件;使设计效率大为提高,上市得时间大为缩短。 2-5 简述在基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具,及其在整个流程中得作用。P19~23 答:基于FPGA/CPLD 得EDA 设计流程中所涉及得EDA 工具有:设计输入编辑器(作用:接受不同得设计输入表达方式,如原理图输入方式、状态图输入方式、波形输入方式以及HDL 得文本输入方式。);HDL 综合器(作用: HDL 综合器根据工艺库与约束条件信息,将设计输入编辑器提供得信息转化为目标器件硬件结构细节得信息,并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理);仿真器(作用:行为模型得表达、电子系统得建模、逻辑电路得验证及门级系统得测试);适配器(作用:完成目标系统在器件上得布局与布线);下载器(作用:把设计结果信息下载到对应得实际器件,实现硬件设计)。第三章 3-1 OLMC(输出逻辑宏单元)有何功能?说明GAL 就是怎样实现可编程组合电路与时序电路得。P34~36 OLMC 有何功能? 答:OLMC 单元设有多种组态,可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。说明GAL 就是怎样实现可编程组合电路与时序电路得? 答:GAL(通用阵列逻辑器件)就是通过对其中得OLMC (输出逻辑宏单元)得编程与三种模式配置(寄存器模式、复合模式、简单模式),实现组合电路与时序电路设计得。 3-2 什么就是基于乘积项得可编程逻辑结构? P33~34,40 答:GAL、CPLD 之类都就是基于乘积项得可编程结构;即包含有可编程与阵列与固定得或阵列得PAL(可编程阵

EDA技术实用教程-VHDL版课后答案

第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输

《测试技术》(第二版)课后习题答案-_

《测试技术》(第二版)课后习题答案-_ -标准化文件发布号：（9456-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII

解：（1）瞬变信号－指数衰减振荡信号，其频谱具有连续性和衰减性。（2）准周期信号，因为各简谐成分的频率比为无理数，其频谱仍具有离散性。（3）周期信号，因为各简谐成分的频率比为有理数，其频谱具有离散性、谐波性和收敛性。解：x(t)=sin2t f 0π的有效值（均方根值）： 2 /1)4sin 41(21)4sin 41(21)4cos 1(212sin 1)(1000 00 00 00 000 020 2 000=-= - = -== =? ? ? T f f T T t f f T T dt t f T dt t f T dt t x T x T T T T rms ππππππ 解：周期三角波的时域数学描述如下：

（1）傅里叶级数的三角函数展开：，式中由于x(t)是偶函数，t n 0sin ω是奇函数，则t n t x 0sin )(ω也是奇函数，而奇函数在上下限对称区间上的积分等于0。故 =n b 0。因此，其三角函数展开式如下：其频谱如下图所示： ? ????????+≤ ≤-≤≤- +=) (2 02022)(0000 0nT t x T t t T A A t T t T A A t x 2 1)21(2)(12/0002/2/00000= -==??-T T T dt t T T dt t x T a ??-==-2/000 02 /2/00 000cos )21(4cos )(2T T T n dt t n t T T dt t n t x T a ωω?????==== ,6,4,20 ,5,3,14 2sin 422222n n n n n π ππ?-=2 /2 /00 00sin )(2T T n dt t n t x T b ω∑∞ =+=102 2 cos 1 4 21)(n t n n t x ωπ ∑∞ =++=102 2)2sin(1 421n t n n πωπ (n =1, 3, 5, …）

EDA技术实用教程(第四版)习题答案

《EDA技术实用教程(第四版)》习题 3 习题 3-1 画出与以下实体描述对应的原理图符号元件: ENTITY buf3s IS --实体1:三态缓冲器 PORT(input:IN STD_LOGIC; --输入端 enable:IN STD_LOGIC; --使能端 output:OUT STD_LOGIC); --输出端 END buf3s ; ENTITY mux21 IS --实体2: 2选1多路选择器 PORT(in0, in1,sel: IN STD_LOGIC; output:OUT STD_LOGIC); 3-2 图3-16所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’；s1=’0’,s0=’1’；s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。图3-16 4选1多路选择器 --解1：用IF_THEN语句实现4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; mux21 in0 output in1 sel buf3s input output enable

ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE if_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGIN s0s1<=s1&s0; --s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN IF s0s1 = "00" THEN y <= a; ELSIF s0s1 = "01" THEN y <= b; ELSIF s0s1 = "10" THEN y <= c; ELSE y <= d; END IF; END PROCESS; END ARCHITECTURE if_mux41; --解2：用CASE语句实现4选1多路选择器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (a,b,c,d: IN STD_LOGIC; s0: IN STD_LOGIC; s1: IN STD_LOGIC; y: OUT STD_LOGIC); END ENTITY mux41; ARCHITECTURE case_mux41 OF mux41 IS SIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGIN s0s1<=s1&s0; --s1相并s0,即s1与s0并置操作 PROCESS(s0s1,a,b,c,d) BEGIN CASE s0s1 IS --类似于真值表的case语句 WHEN "00" => y <= a; WHEN "01" => y <= b; WHEN "10" => y <= c; WHEN "11" => y <= d; WHEN OTHERS =>NULL ; END CASE; END PROCESS; END ARCHITECTURE case_mux41;

EDA技术实用教程第五版第13章习题答案

13-1进程有哪几种主要类型？不完全组合进程是由什么原因引起的？有什么特点？如何避免？解：两种：（1） begin 顺序语句 end process （2） begin wait 语句；顺序语句 end process 两个的主要不同就在于敏感信号的不同 13-2比较CASE 语句与WITH_SELECT 语句，叙述它们的异同点。并用WITH_SELECT_WHEN 语句描述4个16位至1个16位输出的4选1多路选择器。答：①相同点：CASE 语句中各子句的条件不能有重叠，必须包容所有的条件；WITH_SECLECT 语句也不允许选择值有重叠现象，也不允许选择值涵盖不全的情况。另外，两者对子句各选择值的测试都具有同步性，都依赖于敏感信号的变化。不同点：CASE 语句只能在进程中使用，至少包含一个条件语句，可以有多个赋值目标；WITH_SECLECT 语句根据满足的条件，对信号进行赋值，其赋值目标只有一个，且必须是信号。 ②LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux IS PORT( dina : IN STD_LOGIC_VECTOR(0 to 15); dinb : IN STD_LOGIC_VECTOR(0 to 15); dinc : IN STD_LOGIC_VECTOR(0 to 15); dind : IN STD_LOGIC_VECTOR(0 to 15); sel: IN STD_LOGIC_VECTOR(0 to 1); dout : OUT STD_LOGIC_VECTOR(0 to 15)); END mux; ARCHITECTURE rtl OF mux IS BEGIN with sel select dout<=dina WHEN "00", dinb WHEN "01", dinc WHEN "10", dind WHEN "11", "ZZZZZZZZZZZZZZZZ" when others; END rtl; 13-3 为什么说一条并行赋值语句可以等效为一个进程？如果是这样的话，该语句咋么实现敏感信号的检测？解：因为信号赋值语句的共同点是赋值目标必须都是信号，所有赋值语句与其它并行语句一样，在结构体内的执行是同时发生的，与它们的书写顺序没有关系，所以每一信号赋值语句都相当于一条缩写的进程语句。由于这条语句的所有输入信号都被隐性地列入此缩写进程的敏感信号表中，故任何信号的变化都将相关并行语句的赋值操作，这样就实现了敏感信号的检测。 13-4 在STRING,TIME ，REAL,BIT 数据类型中，VHDL 综合器支持哪些类型？答：VHDL 支持BIT 类型和STRING 类型，其他属于用户定义的数据类型不能综合 13-5 判断下列VHDL 标识符是否合法，如果有误则指出原因16#0FA#，10#12F#，8#789#，8#356#，2#0101010#，74HC245，\74HC574\，CLR/RESET ，\IN 4/SCLK\， D100%。答：识符用法规定：（1）只能包含英文字母，数字，下划线（2）标识符的首字符只能是字母。故：（1）16#0FA#错在首字符是数字，且包含非法字符“#“。 10#12F#、8#789#，8#356#，2#0101010#，74HC245也是犯同一错误。（2）\74HC574\,CLR/RESET,\IN4/SCLK\,D100%都是非法,包含非法字符…. 13-6 数据类型BIT,INTEGER 和BOOLEAN 分别定义在那个库中？哪些库和程序包总是可见的？答：BIT 定义在IEEE 库中，INTEGER 和BOOLEAN 定义在STD 库中，除了STD 库和WORK 库外，IEEE 库面向ASIC 的库和用户自定义的库及其中的包集合 13-7 函数与过程的设计与功能有什么区别? 调用上有什么区别? 1.函数的定义由函数首和函数体两部分组成，在进程或结构体中不必定义函数首，而在程序包中必须定义函数首。过程也由过程首和过程体构成，在进程或结构体中不必定义过程首，而在过程包中必须定义过程首。 2.函数是串行，过程是串行。 3区别：(1)参数表的区别。函数的参数表是用来定义输出值的，所以不必以显式表示参数的方向；过程的参数表可以对常数、变量和信号三类数据对象目标作出说明，并用关键词IN 、OUT 和INOUT 定

(完整版)测试技术课后题答案

1-3 求指数函数()(0,0)at x t Ae a t -=>≥的频谱。 (2)220 2 2 (2) ()()(2) 2(2)a j f t j f t at j f t e A A a j f X f x t e dt Ae e dt A a j f a j f a f -+∞ ∞ ---∞-∞-==== =-+++??πππππππ ()X f = Im ()2()arctan arctan Re ()X f f f X f a ==-π? 1-5 求被截断的余弦函数0cos ωt (见图1-26)的傅里叶变换。 0cos ()0 ωt t T x t t T ?≥的频谱密度函数为 1122 1()()j t at j t a j X f x t e dt e e dt a j a ∞ ∞ ----∞ -= == =++? ?ωωω ωω 根据频移特性和叠加性得： []001010222200222 000222222220000()()11()()()22()()[()]2[()][()][()][()] a j a j X X X j j a a a a j a a a a ??---+= --+=-??+-++?? --= -+-+++-++ωωωωωωωωωωωωωωωωωω ωωωωωωωω

机械工程测试技术课后习题答案

机械工程测试技术课后习题答案集团标准化小组：[VVOPPT-JOPP28-JPPTL98-LOPPNN]

第三章：常用传感器技术 3-1 传感器主要包括哪几部分？试举例说明。传感器一般由敏感元件、转换元件、基本转换电路三部分组成。如图所示的气体压力传感器。其内部的膜盒就是敏感元件，它的外部与大气压力相通，内部感受被测压力p ，当p 发生变化时，引起膜盒上半部分移动，可变线圈是传感器的转换元件，它把输入的位移量转换成电感的变化。基本电路则是完成上述电感变化量接入基本转换电路，便可转换成电量输出。 3-2 请举例说明结构型传感器与物性型传感器的区别。答：结构型传感器主要是通过传感器结构参量的变化实现信号变换的。例如，电容式传感器依靠极板间距离变化引起电容量的变化；电感式传感器依靠衔铁位移引起自感或互感的变化。物性型传感器则是利用敏感元件材料本身物理性质的变化来实现信号变换。例如，水银温度计是利用水银的热胀冷缩性质；压电式传感器是利用石英晶体的压电效应等。 3-3 金属电阻应变片与半导体应变片在工作原理上有何区别？答：（1）金属电阻应变片是基于金属导体的“电阻应变效应”，即电阻材料在外力作用下发生机械变形时，其电阻值发生变化的现象，其电阻的相对变化为()12dR R με=+；（2）半导体应变片是基于半导体材料的“压阻效应”，即电阻材料受到载荷作用而产生应力时，其电阻率发生变化的现象，其电阻的相对变化为dR d E R ρλερ == 。 3-4 有一电阻应变片（见图3-105），其灵敏度S 0=2，R =120Ω，设工作时其应变为1000με，问ΔR =？设将此应变片接成图中所示的电路，试求：1）无应变时电流指示值；2）有应变时电流指示值；3）试分析这个变量能否从表中读出？解：根据应变效应表达式R /R =S g 得 R =S g R =2100010-6120=0.24 1）I 1=1.5/R =1.5/120=0.0125A=12.5mA 2）I 2=1.5/(R +R )=1.5/(120+0.24)0.012475A=12.475mA 图3-105 题3-4图

测试技术部分课后习题参考答案

第1章测试技术基础知识 1.4常用的测呈结果的表达方式有哪3种？对某量进行了8次测量，测得值分别为：8 2.40、 82.43、82.50、82.48、82.45、82.38、82.42、82.46 0试用3 种表达方式表示其测量结果。解：常用的测量结果的表达方式有基于极限误差的表达方式、基于/分布的表达方式和基于不确怎度的表达方式等3种 1）基于极限误差的表达方式可以表示为均值为因为最大测量值为82.50,最小测量值为82.38,所以本次测量的最大误差为0.06.极限误差戈m取为最大误差的两倍，所以忑=82.44 ±2x 0.06 = 82.44 ±0.12 2）基于/分布的表达方式可以表示为一A = X ± S

= 0.014 自由度“8-1 = 7,置信概率0 = 0.95,查表得f 分布值0 = 2.365,所以 x （） = 82.44 ± 2.365 x 0.014 = 82.44 ± 0.033 3）基于不确定度的表达方式可以表示为所以 X O =82.44±O.O14 解題思路：1）给岀公式；2）分别讣算公式里而的各分项的值；3）将值代入公式，算岀结果。第2章信号的描述与分析 2.2 一个周期信号的傅立叶级数展开为含有正弦项的形式。解^基波分量为 2JT T I 120JT . n ——cos —r + sin —r 10 4 30 4 所以：1)基频 co {} = - (rad / s) 4 2）信号的周期7 = —= 8（5） 5 — A — =X±(7x = X± 求: 曲)=4 + ￡( /I-1 2 K /? rm os —1 + 10 4 120”兀.fin ---- sin ——/) 30 4 （/的单位是秒） 1） ^（）： 2）信号的周期：3）信号的均值; 4）将傅立叶级数表示成只 y(r)h ?]=

EDA技术使用教程课后答案

第二章 2-1 叙述EDA的FPGA/CPLD设计流程。P13~16 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。2-2 IP是什么?IP与EDA技术的关系是什么? P24~26 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么?答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。P18~19 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。P19~23答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。第三章 3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。P34~36 OLMC有何功能? 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC （输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。 3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P40~41 答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。 3-4 FPGA系列器件中的LAB有何作用? P43~45 答：FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。 3-5 与传统的测试技术相比，边界扫描技术有何优点? P47~50 答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数

测试技术课后题部分答案

1.1简述测量仪器的组成与各组成部分的作用答：感受件、中间件和效用件。感受件直接与被测对象发生联系，感知被测参数的变化，同时对外界发出相应的信号；中间件将传感器的输出信号经处理后传给效用件，放大、变换、运算；效用件的功能是将被测信号显示出来。 1.2测量仪器的主要性能指标及各项指标的含义是什么答：精确度、恒定度、灵敏度、灵敏度阻滞、指示滞后时间等。精确度表示测量结果与真值一致的程度；恒定度为仪器多次重复测量时，指示值的稳定程度；灵敏度以仪器指针的线位移或角位移与引起这些位移的被测量的变化值之间的比例表示；灵敏度阻滞又称感量，是足以引起仪器指针从静止到做微小移动的被测量的变化值；指示滞后时间为从被测参数发生改变到仪器指示出该变化值所需时间，或称时滞。 2.3试述常用的一、二阶测量仪器的传递函数及它的实例答：一阶测量仪器如热电偶；二阶测量仪器如测振仪。 2.4试述测量系统的动态响应的含义、研究方法及评价指标。答：测量系统的动态响应是用来评价系统正确传递和显示输入信号的指标。研究方法是对系统输入简单的瞬变信号研究动态特性或输入不同频率的正弦信号研究频率响应。评价指标为时间常数τ（一阶）、稳定时间t s和最大过冲量A d（二阶）等。 2.6试说明二阶测量系统通常取阻尼比ξ=0.6~0.8范围的原因答：二阶测量系统在ξ=0.6~0.8时可使系统具有较好的稳定性，而且此时提高系统的固有频率ωn会使响应速率变得更快。 3.1测量误差有哪几类？各类误差的主要特点是什么？答：系统误差、随机误差和过失误差。系统误差是规律性的，影响程度由确定的因素引起的，在测量结果中可以被修正；随机误差是由许多未知的或微小因素综合影响的结果，出现与否和影响程度难以确定，无法在测量中加以控制和排除，但随着测量次数的增加，其算术平均值逐渐接近零；过失误差是一种显然与事实不符的误差。 3.2试述系统误差产生的原因及消除方法答：仪器误差，安装误差，环境误差，方法误差，操作误差(人为误差)，动态误差。消除方法：交换抵消法，替代消除法，预检法等。 3.3随机误差正态分布曲线有何特点? 答：单峰性、对称性、有限性、抵偿性。 4.1什么是电阻式传感器？它主要分成哪几种？答：电阻式传感器将物理量的变化转换为敏感元件电阻值的变化，再经相应电路处理之后转换为电信号输出。分为金属应变式、半导体压阻式、电位计式、气敏式、湿敏式。 4.2用应变片进行测量时为什么要进行温度补偿？常用的温度补偿方法有哪几种？答：在实际使用中，除了应变会导致应变片电阻变化之外，温度变化也会使应变片电阻发生误差，故需要采取温度补偿措施消除由于温度变化引起的误差。常用的温度补偿方法有桥路补偿和应变片自补偿两种。 4.4什么是电感式传感器？简述电感式传感器的工作原理答：电感式传感器建立在电磁感应的基础上，是利用线圈自感或互感的变化，把被测物理量转换为线圈电感量变化的传感器。 4.5什么是电容式传感器？它的变换原理如何答：电容式传感器是把物理量转换为电容量变化的传感器，对于电容器，改变ε ，ｄ和Ａ都会ｒ影响到电容量Ｃ，电容式传感器根据这一定律变换信号。 4.8说明磁电传感器的基本工作原理，它有哪几种结构形式？在使用中各用于测量什么物理量？

EDA技术实用教程课后习题答案

第一章 1-1 EDA 技术与 ASIC 设计和 FPGA 开发有什么关系答：利用 EDA 技术进行电子系统设计的最后目标是完成专用集成电路 ASIC 的设计和实现；FPGA 和 CPLD 是实现这一途径的主流器件。FPGA 和 CPLD 通常也被称为可编程专用 IC，或可编程 ASIC。FPGA 和 CPLD 的应用是 EDA 技术有机融合软硬件电子设计技术、SoC（片上系统）和 ASIC 设计，以及对自动设计与自动实现最典型的诠释。 1-2 与软件描述语言相比，VHDL 有什么特点 P6 答：编译器将软件程序翻译成基于某种特定 CPU 的机器代码，这种代码仅限于这种 CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变 CPU 的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将 VHDL 程序转化的目标是底层的电路结构网表文件，这种满足 VHDL 设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将 VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3 什么是综合有哪些类型综合在电子设计自动化中的地位是什么什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。有哪些类型答：(1)从自然语言转换到 VHDL 语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从 RTL 级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC 设计)，或转换到 FPGA 的配置网表文件，可称为版图综合或结构综合。综合在电子设计自动化中的地位是什么答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受 VHDL 程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将 VHDL 程序转化成电路实现的相关信息。 1-4 在 EDA 技术中，自顶向下的设计方法的重要意义是什么 P7~10答：在 EDA 技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP 在 EDA 技术的应用和发展中的意义是什么 P11~12 答：IP 核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。第二章 2-1 叙述 EDA 的 FPGA/CPLD 设计流程。 P13~16 答：1.设计输入(原理图/HDL 文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2 IP 是什么IP 与 EDA 技术的关系是什么 P24~26 IP 是什么答：IP 是知识产权核或知识产权模块，用于 ASIC 或FPGA/CPLD 中的预先设计好的电路功能模块。 IP 与 EDA 技术的关系是什么答：IP 在 EDA 技术开发中具有十分重要的地位；与 EDA 技术的关系分有软 IP、固 IP、硬 IP：软 IP 是用 VHDL 等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软 IP 通常是以硬件描述语言 HDL 源文件的形式出现。固 IP 是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬 IP 提供设计的最终阶段产品：掩模。 2-3 叙述 ASIC 的设计方法。 P18~19 答：ASIC 设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。全定制方法是一种基于晶体管级的，手工设计版图的制造方法。

测试技术习题答案版

测试技术复习题一、填空题: 1.一阶系统的时间常数为T，被测信号的频率为1/T，则信号经过测试系统后，输出信号与输入信号的相位差为（-45 度）. 2.一阶系统的动特性参数是（），为使动态响应快，该参数（越小越好）。 3.周期信号的频谱是离散的，同时周期信号具有（谐波性）和（收敛性）特性。 4.周期信号的频谱具有（离散）特点，瞬变非周期信号的频谱具有（对称）特点。 5.模似信号是指时间和幅值都具有（连续）特性的信号。 6.信号在时域被压缩，则该信号在频域中的（低频）成分将增加。 7.X(F)为x(t)的频谱，W(F)为矩形窗函数w(t)的频谱，二者时域相乘，则频域可表示为（X(F)* W(F)），该乘积后的信号的频谱为（连续）频谱。 8.根据采样定理，被测信号的频率f1与测试系统的固有频率f2关系是（f2>2f1）。 9.正弦信号的自相关函数是一个同频的（余弦）函数。 10.对二阶系统输入周期信号x(t) =a cos(wt+q)，则对应的输出信号的频率（不变），输出信号的幅值（震荡或衰减），输出信号的相位（延迟）。 11.时域是实偶函数的信号，其对应的频域函数是（实偶）函数。 12.频域是虚奇函数的信号，其对应的时域函数是（实奇）函数。 13.引用相对误差为0.5%的仪表，其精度等级为（0.5 ）级。 14.某位移传感器测量的最小位移为0.01mm，最大位移为1mm，其动态线性范围（或测量范围）是（40 ）dB。 15.测试装置输出波形无失真但有时间延迟t的有失真测试条件是：装置的幅频特性为（常数），相频特性为（与为线性关系）；输出波形既不失真又无延迟的条件是：幅频特性为（常数），相频特性为（）。 16.系统实现动态测试不失真的频率响应特性满足权函数，幅值或时延。 17.若采样频率过低，不满足采样定理，则采样离散信号的频谱会发生（混叠）现象。对连续时域信号作加窗截断处理，必然会引起频谱的（泄露）现象。 18.若信号满足y(t)=kx(t)关系，其中k常数，则其互相关系数p xy()=（1 ）. 19.频率不同的两个正弦信号，其互相关函数Rxy()=（ 0）. 20.同频的正弦函数和余弦函数，其互相关函数Rxy()=（1）. 21.周期信号的频谱是离散频谱，各频率成分是基频的整数倍。 22.双边谱的幅值为单边谱幅值的1/2 。 23.自相关函数是偶（奇或偶）函数，其最大值发生在τ= 0 时刻，当时延趋于无穷大时，周期信号的自相关函数仍然是同频率的周期信号。 24.概率密度函数是在幅值域上对信号的描述，相关函数是在时延域上对信号的描述。 25.自相关函数的傅立叶变换是自功率谱密度函数。

《测试技术》课后习题答案

解：（1）瞬变信号－指数衰减振荡信号，其频谱具有连续性和衰减性。（2）准周期信号，因为各简谐成分的频率比为无理数，其频谱仍具有离散性。（3）周期信号，因为各简谐成分的频率比为无理数，其频谱具有离散性、谐波性和收敛性。解：x(t)=sin2t f π的有效值（均方根值）： 2 /1 ) 4 sin 4 1 ( 2 1 ) 4 sin 4 1 ( 2 1 ) 4 cos 1( 2 1 2 sin 1 )( 1 00 00 2 2 = - = - = - = = = ? ? ? T f f T T t f f T T dt t f T dt t f T dt t x T x T T T T rms π π π π π π 　　解：周期三角波的时域数学描述如下：

（1）傅里叶级数的三角函数展开：，式中由于x(t)是偶函数，t n 0sin ω是奇函数，则t n t x 0sin )(ω也是奇函数，而奇函数在上下限对称区间上的积分等于0。故 =n b 0。因此，其三角函数展开式如下：其频谱如下图所示： T 0/2 -T 0/2 1 x (t ) t . . . . . . ? ????????+≤ ≤-≤≤- +=) (2 02022)(0000 0nT t x T t t T A A t T t T A A t x 2 1)21(2)(12/0002/2/00000= -==??-T T T dt t T T dt t x T a ??-==-2/000 02 /2/00 000cos )21(4cos )(2T T T n dt t n t T T dt t n t x T a ωω?????====ΛΛ,6,4,20 ,5,3,14 2sin 422222n n n n n π ππ?-=2 /2 /00 00sin )(2T T n dt t n t x T b ω∑∞ =+=102 2 cos 1 4 21)(n t n n t x ωπ ∑∞ =++=102 2)2sin(1 421n t n n πωπ (n =1, 3, 5, …）