EDA实验报告——序列检测器

七、状态图输入法实现序列检测器

1、基本知识点

序列检测器原理。

状态图输入法。

2、实验设备

（1）PC机一台。

（2）DDA系列数字系统实验平台。

（3）QuartusⅡ配套软件。

3、实验概述

序列检测器

序列检测器是用于从二进制码流中检测出一组特定序列信号的时序电路。接收的序列号与检测器预设值比较，相同则输出为1，否则输出为0.

4、实验内容及步骤

用状态图输入法实现序列检测器。

1，新建工程，工程文件夹名称为exp_detect3，工程名称和顶层实体名

称均为exp_detect3，选择目标器件为EPF10K20TI144-4.

2，状态图输入：选择菜单File——New——State Machine File命令，

打开State Machine Editor窗口，选择Tools——State Machine

Wizard命令，弹出如下状态机创建向导对话框：

点击OK，进入下一个页面，如下所示：

在上图中选择复位Reset信号为异步，高电平有效，输出端午寄存器，点击Next，进入下图：

在四个选框里分别如上图填入名称和控制信号。进入下一个页面：

如上设置后，进入下一个页面，点击finish，完成。关闭状态机向导，生成所需的状态机，做适当调整，如下图所示：

3，保存该设计文件为exp_detect3.smf，并添加到工程文件夹。

4，选择菜单Tools——Generate HDL File命令，打开对话框，选择VHDL，点击OK，分析成功后则自动生成exp_detect3.vhd。代码如下：LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY exp_detect3 IS

PORT (

clock : IN STD_LOGIC;

reset : IN STD_LOGIC := '0';

din : IN STD_LOGIC := '0';

z : OUT STD_LOGIC

);

END exp_detect3;

ARCHITECTURE BEHAVIOR OF exp_detect3 IS

TYPE type_fstate IS (s0,s1,s2,s3,s4,s5,s6);

SIGNAL fstate : type_fstate;

SIGNAL reg_fstate : type_fstate;

BEGIN

PROCESS (clock,reset,reg_fstate)

BEGIN

IF (reset='1') THEN

fstate <= s0;

ELSIF (clock='1' AND clock'event) THEN

fstate <= reg_fstate;

END IF;

END PROCESS;

PROCESS (fstate,din)

BEGIN

z <= '0';

CASE fstate IS

WHEN s0 =>

IF ((din = '1')) THEN

reg_fstate <= s1;

ELSIF (NOT((din = '1'))) THEN

reg_fstate <= s0;

-- Inserting 'else' block to prevent latch inference

ELSE

reg_fstate <= s0;

END IF;

WHEN s1 =>

IF ((din = '1')) THEN

reg_fstate <= s2;

ELSIF (NOT((din = '1'))) THEN

reg_fstate <= s0;

-- Inserting 'else' block to prevent latch inference

ELSE

reg_fstate <= s1;

END IF;

WHEN s2 =>

IF ((din = '1')) THEN

reg_fstate <= s3;

ELSIF (NOT((din = '1'))) THEN

reg_fstate <= s0;

-- Inserting 'else' block to prevent latch inference ELSE

reg_fstate <= s2;

END IF;

WHEN s3 =>

IF ((din = '1')) THEN

reg_fstate <= s3;

ELSIF (NOT((din = '1'))) THEN

reg_fstate <= s4;

-- Inserting 'else' block to prevent latch inference ELSE

reg_fstate <= s3;

END IF;

WHEN s4 =>

IF ((din = '1')) THEN

reg_fstate <= s1;

ELSIF (NOT((din = '1'))) THEN

reg_fstate <= s5;

-- Inserting 'else' block to prevent latch inference ELSE

reg_fstate <= s4;

END IF;

WHEN s5 =>

IF ((din = '1')) THEN

reg_fstate <= s6;

ELSIF (NOT((din = '1'))) THEN

reg_fstate <= s0;

-- Inserting 'else' block to prevent latch inference ELSE

reg_fstate <= s5;

END IF;

WHEN s6 =>

IF ((din = '1')) THEN

reg_fstate <= s2;

ELSIF (NOT((din = '1'))) THEN

reg_fstate <= s0;

-- Inserting 'else' block to prevent latch inference

ELSE

reg_fstate <= s6;

END IF;

IF (NOT((din = '1'))) THEN

z <= '1';

-- Inserting 'else' block to prevent latch inference

ELSE

z <= '0';

END IF;

WHEN OTHERS =>

z <= 'X';

report "Reach undefined state";

END CASE;

END PROCESS;

END BEHAVIOR;

5，对代码进行编译。

6，选择Tools——Netlist viewers——State Machine Viewer,查看电路，如下RTL viewer图所示：

7,创建波形，设置好后对管脚进行分配，如下图所示

8，进行功能仿真，仿真结果为：

9，下载，验证。

4、实验体会

感觉良好。

使用D触发器设计一个11001序列检测器介绍

讨论使用D触发器设计一个11001序列检测器，讨论序列可交迭(Overlap)检测和不可交迭检测在设计上的区别，讨论分别采用Mealy机设计和采用Moore机设计的区别，讨论未用状态的处理问题。 【要求】给出电路原理图或HDL代码，要求进行仿真，并给出仿真结果。 1.原件介绍 D触发器（74LS74）、“与”门（74LS08）、“或”门（74LS32）、“非”门（74LS04），集成电路引脚

2.设计思路 根据要求，设计的序列检测器有一个外部输入x和一个外部输出Z。输入和输出的逻辑关系为：当外部输入x第一个为"1"，外部输出Z为"0"；当外部输入x 第二个为"1"，外部输出Z为"0"；当外部输入第三个x为"0"，外部输出Z为"0"，当外部输入第四个x为“0”，外部输出Z为0，当外部输入第五个x为“1”，外部输出Z为“1”。假定有一个外部输入x序列以及外部输出Z为: 输入X 0 1 1 1 0 0 1 0 1 输出Y 0 0 0 0 0 0 1 0 0 要判别序列检测器是否连续接收了"11001"，电路必须用不同的状态记载外部输入x的值。假设电路的初始状态为A，x 输入第一个"1"，检测器状态由A装换到B，用状态B记载检测器接受了"11001"序列的第一个"1"，这时外部输出Z=0；x输入第二个"1"，检测器状态由B装换到C，用状态C 记载检测器接了“11001”序列的第二个"1"，外部输出Z=0；x输入第三个"0"，检测器状态由C装换到D，外部输出Z=0；x输入第四个为“0”，检测器状态由D装换到E，外部输出Z=0；x输入第五个为“1”，检测器状态由E装换到F，外部输出Z=1。然后再根据外部输入及其他情况时的状态转移，写出相应的输出。以上分析了序列检测器工作，由此可画出原始状态图。根据原始状态图可列出原始状态表。 状态转换表 A B D C E F 1\0 1\0 0\0 0\0 1\1 0\0 0\0 1\0 1\0 0\0 0\0

实验五 用状态机实现序列检测器的设计

实验五用状态机实现序列检测器的设计 一、实验目的 1.熟悉QuartusⅡ软件应用环境，了解实验流程。 2.编写简单的Verilog代码，并在QuartusⅡ中进行调试和验证，并在EDA6000中下载代 码和验证。 3.掌握用状态机（State Machine）实现序列检测器的设计。 二、实验原理 假设检测器预先已经设定一个8位序列d，那么当由din端口串行输入的一个8位序列，与d完全相同时，检测器输出代码1010，即在试验箱上的LED上显示一个“A”；否则，检测器输出1110，即在试验箱上的LED上显示一个“E”。同时，当清零信号clr有效时，输出为1110。由清零信号clr和输入信号din共同控制状态机的状态变化。 三、实验内容 1、检测一组二进制序列信号，当连续的脉冲信号和预先设定的序列d相同时，显示字符“A”，否则显示“E”。 2、使用工具为译码器建立一个元件符号 3、设计仿真文件，进行验证。 4、编程下载并在实验箱上进行验证。 四、实验步骤 1.新建Verilog工程项目，编写代码并保存至与模块名对应的项目文件夹。 2.编译程序，编译无误后，在【tools】>【netlist viewers】里面选择RTL Viewer，观察电 路结构；在【tools】>【netlist viewers】里面选择State Machine Viewer，查看状态机转换图。 3.新建波形文件进行仿真。保存时要和源程序存放在同一目录下。设置好输入波形参数后， 开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。 4.将实验箱和PC合理连接起来。打开EDA6000软件，设置好芯片类型为ACEX1K （EP1K30TC144-3），载入模式12。 5.根据EDA6000界面内管脚对应芯片的实际管脚在QUARTUSⅡ里面设定管脚号并检查 无误。 6.将程序下载至FPGA内，并在EDA6000软件界面内进行验证测试。 程序代码 module SCHK(clk,din,clr,d,err); input clk,din,clr; input [7:0]d; output [3:0]err; parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8; reg [8:0]cs,ns; reg [3:0]err; always @(posedge clk or posedge clr) begin if(clr) cs<=s0; else cs<=ns; case (cs) s0:if(din==d[0] ) ns<=s1; else ns<=s0;

数字电子钟课程设计实验报告

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计任务书2016/2017 学年第一学期 学生姓名：张涛学号： 李子鹏学号： 课程设计题目：数字电子钟的设计 起迄日期：2017年1月4日～2017年7月10日 课程设计地点：科学楼 指导教师：姚爱琴 2017年月日 课程设计任务书

中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计开题报告2016/2017 学年第一学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号：

指导教师：姚爱琴 2017 年 1 月 6 日 中北大学 信息与通信工程学院 通信工程专业 《电子线路及系统》课程设计说明书2016/2017 学年第二学期 题目：数字电子钟的设计 学生姓名：张涛学号： 李子鹏学号： 指导教师：姚爱琴 2017 年月日

目录 1 引言 (6) 2 数字电子钟设计方案 (6) 2.1 数字计时器的设计思想 (6) 2.2数字电路设计及元器件参数选择 (6) 2.2.2 时、分、秒计数器 (7) 2.2.3 计数显示电路 (8) 2.2.5 整点报时电路 (10) 2.2.6 总体电路 (10) 2.3 安装与调试 (11) 2.3.1 数字电子钟PCB图 (11) 3 设计单元原理说明 (11) 3.1 555定时器原理 (12) 3.2 计数器原理 (12) 3.3 译码和数码显示电路原理 (12) 3.4 校时电路原理 (12) 4 心得与体会 (12) 1 引言 数字钟是一种用数字电子技术实现时，分，秒计时的装置，具有较高的准确性和直观性等各方面的优势，而得到广泛的应用。此次设计数字电子钟是为了了解数字钟的原理，在设计数字电子钟的过程中，用数字电子技术的理论和制作实践相结合，进一步加深数字电子技术课程知识的理解和应用，同时学会使用Multisim电子设计软件。 2数字电子钟设计方案 2.1 数字计时器的设计思想 要想构成数字钟，首先应选择一个脉冲源——能自动地产生稳定的标准时间脉冲信号。而脉冲源产生的脉冲信号地频率较高，因此，需要进行分频，使得高频脉冲信号变成适合于计时的低频脉冲信号，即“秒脉冲信号”（频率为1Hz）。经过分频器输出的秒脉冲信号到计数器中进行计数。由于计时的规律是：60秒=1分，60分=1小时，24小时=1天，就需要分别设计60进制，24进制计数器，并发出驱动信号。各计数器输出信号经译码器、驱动器到数字显示器，是“时”、“分”、“秒”得以数字显示出来。 值得注意的是：任何记时装置都有误差，因此应考虑校准时间电路。校时电路一般

设计一个1010的序列检测器

二、设计一个1010的序列检测器，检测到1010时输出为“1”否则为“0”，用D触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态转换图和状态转换表。 取输入数据变量为X，检测的输出变量为Z, 该同步时序逻辑电路的功能是检测输入序列是否为1010，一旦输入序列出现一个1就记下来，因为这个1可能是1010序列的第一个1,；接着看输入是否为0，因为10是序列1010的前两位；其次再看输入是否为1，因为101是1010序列的前三位；最后再输入一个0，输出则为1，因为出现了一个1010序列，泽电路必须记住1,10,101,1010四种输入情况，每一种输入情况应与电路的一个状态相对应。 根据题意，设电路随机的输入和输出序列为： X：0 1 0 1 0 0 0 1 0 1 0 1 0…… Z: 0 0 0 0 1 0 0 0 0 0 1 0 0…… 该电路仅有一个输入端,每个现态有两个可能转移方向,设电路初态为S0，当X=0时，电路仍处在状态S0，当输入一个1以后的状态为S1，输入10以后的状态为S2，输入101以后的状态为S3，输入1010以后的状态为S4。以S n表示电路的现态，S n+1表示电路的次态。 由此得出原始状态转换图和原始状态转换表：

第二步：状态化简： 依据状态等效条件判断得出S0和S4在相同的输入条件下，它们转换到相同的次态去，且有相同的输出，故S0和S4等效，经分析比较，找出最大等效类：{S1}，{S2}，{S3}，{S0，S4}。 由此得出化简的状态转换图和最简状态表： 第三步：状态编码： 最贱状态表共有四种状态，可用两位二进制代码来表示，设状态变量为Q1，Q2，依据状态编码原则，确定S0=00，S1=01，S2=11，S3=10四种状态，其编码后的状态转换图和状态转换表：

EDA设计II实验报告——多功能数字钟

『EDA设计II』 课程实验报告 姓名 学号 学院 指导教师 时间 2011年 05月

多功能数字钟 摘要：本实验利用Quartus II软件设计多功能数字钟并下载到Smart SOPC实验系统，实现校分、校时、清零、保持和整点报时等多种基本功能，以及闹钟等附加功能。本实验首先通过Quartus II 软件对各模块进行原理图设计，并进行仿真调试，最后下载至实验平台验证其功能。 关键词：多功能数字钟Quartus II软件仿真封装校分校时清零保持整点报时闹钟 Abstract：The experiment is to design a multi-purpose digital clock by Quartus II and then download to the test system of Smart SOPC. It can realize many functions such as minute adjusting, hour adjusting, resetting, keeping and reporting time on integral hour. Apart from this, it can also be used as a alarm clock. First of all, we design the schematic diagram of every part. In addition, we simulate through Quartus II. At last, we download it to the tests platform and test the function. Key words：multi-purpose digital clock Quartus II simulate seal minute- adjusting hour adjusting resetting keeping reporting time on integral hour alarm clock

1011序列检测器

综合设计性实验报告 题目： 学生姓名： 学号： 班级： 指导教师： 学期：2010——2011第2学期

目录 一基本知识点 (1) 二实验器件 (1) 三设计思路 (1) 四设计过程 (2) （一）三位二进制减法计数器（无效状态000,001） （二）5 五引脚功能 (9) 六逻辑电路图： (11) 七实验结果波形图 (12) 八设计心得体会 (12)

一基本知识点 1、掌握时序电路的设计方法和步骤 2、掌握触发器的设计与应用 3、掌握移位寄存器的原理与应用 4 熟悉集成电路的引脚排列； 5 掌握芯片的逻辑功能及使用方法； 6 了解序列产生及检测器的组成及工作原理 7 会在EWB软件上进行仿真； 二实验器件 1、移位寄存器74LS194 1片 2、负边沿JK触发器74LS112 1片 3四输入与非门74LS20 1片 4、六输入非门74LS05 1片 5 电源一个 6 地线一个 7 与门，或门，非门若干个 8 时钟脉冲一个 三设计思路 1作原始状态表。根据给定的电路设计条件构成原始状态表和状

态转化图 2状态表的简化。原始状态表通常不是最小化状态表，它往往包括多余的状态，因此必须首先对它进行简化。 3状态分配。即对简化后的状态给以编码。这就要根据状态数确定触发器的数量并对每个状态指定一个二进制数构成的编码。 4根据给定的电路设计条件选择触发器根据 5 作激励函数和输出函数。根据选用的触发器激励表和电路的状态表，综合出电路中各触发器的激励函数和电路的输出函数。 ⑸6画逻辑图，并检查自启动功能 四设计过程 （一）101101001信号发生器的设计 设计一个信号序列发生器，在产生的信号序列中，含有“1011”信号码，要求用一片移位寄存器，生成信号序列“10110100”，其中含有1011码，其设计按以下步骤进行：、、 1本实验所用仪器为移位寄存器74LS194，确定移存器的位数n。因M=9，故n≥4，用74LS194 的四位。 2确定移存器的九个独立状态。将序列码101101001按照每四位一组，划分为九个状态，其迁移关系如下所示： 3作出状态转换表及状态转换图如下：

quartus设计状态机实现序列检测器

用状态机实现序列检测器的设计 一、原理 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果与检测器预先设置的码相同，则输出为1，否则输出为0。 二、内容与步骤： 1、状态转换图 2、设计一个序列检测器，对1110010进行检测，编写实验程序。 3、对程序进行仿真测试并给出仿真波形。 4、仿真通过后进行引脚锁定，再进行一次全编译，并下载到实验箱上进行验证。 三、状态机源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY STATEMACHINE IS PORT(DIN,CLK,RST:IN STD_LOGIC; SOUT:OUT STD_LOGIC); END STATEMACHINE; ARCHITECTURE BEHA V OF STATEMACHINE IS TYPE STATES IS (S0,S1,S2,S3,S4,S5,S6,S7); SIGNAL ST,NST:STATES:=S0; BEGIN COM:PROCESS(ST,DIN) BEGIN CASE ST IS WHEN S0=>IF DIN='1' THEN NST<=S1;ELSE NST<=S0;END IF; WHEN S1=>IF DIN='1' THEN NST<=S2;ELSE NST<=S0;END IF; WHEN S2=>IF DIN='1' THEN NST<=S3;ELSE NST<=S0;END IF; WHEN S3=>IF DIN='1' THEN NST<=S3;ELSE NST<=S4;END IF; WHEN S4=>IF DIN='1' THEN NST<=S1;ELSE NST<=S5;END IF; WHEN S5=>IF DIN='1' THEN NST<=S6;ELSE NST<=S0;END IF; WHEN S6=>IF DIN='1' THEN NST<=S2;ELSE NST<=S7;END IF; WHEN S7=>IF DIN='1' THEN NST<=S1;ELSE NST<=S0;END IF; WHEN OTHERS=>NST<=S0; END CASE;

eda数字时钟实验报告

EDA数字时钟电工电子实习 实验报告 姓名 班级 学号20

一、实验目的： 1、掌握多位计数器相连的设计方法。 2、掌握十进制、六十进制和二十四进制计数器的设计方法。 3、巩固数码管的驱动原理及编程方法。 4、掌握CPLD技术的层次化设计方法。 二、实验要求： 基本要求：具有时、分、秒计数显示功能，以二十四小时循环计时。 扩展要求：具有整点报时功能。 三、实验原理： 计数时钟由模60秒计数器、模60分计数器、模24小时计数器、蜂鸣器（用于整点报时）、分/时设定模块、输出显示模块构成，秒计数模块的进位输出为分钟计数模块的进位输入，分钟计数模块的进位输出为小时计数模块的进位输入。 74163功能简介：

图1 图2 由图1可知，74163的脉冲上升沿的时候工作。 四、实验过程

1.模60计数器（如图3） 图3 由74163实现计数功能，第一片74163实现10进制，即做0-9的循环，9即二进制的1001，化简可得当q[0]与q[3]同时为1的时候进行清零。第二片74163实现6进制，即做0-5的循环，5即二进制的111，化简可得当q[4]与q[6]同时为1的时候进行清零，同时第一片74163的进位端作为第二片的脉冲端。这样就可实现60进制。60进制计数器用于秒计数器和分计数器，秒个位的进位端作为秒十位的脉冲端秒十位的进位端作为分个位的脉冲端，分个位的进位端作为分十位的脉冲端。 2.模24计数器（如图4） 图4 分十位的进位端作为时个位的脉冲端，时个位的进位端作为时十位的脉冲端。因为24进制的特殊性，当十位是0和1的时候，个位做十进制循环，即0-9，9的二进制为1001；当十位是2的时候，个位做0-3的循环。而十位做0-2的循环。2的二进制为0010,3的二进制为0011。所以第一片74163不仅要在q[14]与q[17]同时为1的时候清零，还要在第二片74163的q[19]、第一片的q[14]、q[15]同时为1（即23时）做清零。第二片是3进制，在q[19]=1的时候进行清零。

序列检测器的一种简化实现算法

第８卷第６期石家庄学院学报Ｖｏｌ．８，Ｎｏ．６２００６年１１月ＪｏｕｒｎａｌｏｆＳｈｉｊｉａｚｈｕａｎｇＵｎｉｖｅｒｓｉｔｙＮｏｖ．２００６序列检测器的一种简化实现算法 李俊红，解建军 （河北师范大学数学与信息科学学院，石家庄０５００１６） 摘要：分析了序列检测器的内部原理，给出它的一种新硬件实现．利用它无需对状态图进行状态化简，极大地简化了时序线路的设计．最后结合具体实例说明了该设计思想的详细步骤和具体实现方法． 关键词：子串；主串；序列检测器 中图分类号：ＴＰ１６文献标识码：Ａ文章编号：１６７３－１９７２（２００６）０６－００６３－０３ １序列检测器原理 序列检测是指将一个指定的序列从数字流中识别出来，或在主串中查询相应子串，一般可以通过软件方法或时序电路即硬件方法实现．有关软件实现方法的研究可参见文献［１］，本文主要针对时序电路进行讨论．用硬件方法实现序列检测器时，检测器中存储模式串，主串可以通过输入端流入检测器［２，３］．在主串的输入过程中，检测器可以动态检测子串．检测器利用时序线路记忆已检测出的有效序列，并与自身所含的模式串进行比对，若检测成功，输出端自动输出成功标记［４］．设计一个“１１１００”序列检测器，当识别到一组序列时，输入一个高电平．由于采用时序线路，主串的内容应每给一个上升沿或下降沿输入一位，具体应视所选触发器类型而定． 我们提出一种新硬件实现方法，在该方法中对每一个状态都根据实际意义给予特殊的含义，具体含义在后面的实例中再加以说明，由于不存在重复状态，故最终的状态图不用化简． 序列检测器的初态是指被检序列的第一位出现前的特定状态，此状态后如果输入的代码对检测有效（即被测序列的第一位），则相应次态为新的状态（第２个状态，它记住了被测序列的第一位），否则相应次态仍为初态．第２个状态是指被检序列的第一位出现后的特定状态，此状态后如果输入的代码对检测有效，（即被测序列的第２位）则相应次态为新的状态（第２个状态，它记住了被测序列的前２位），否则判断最近输入的代码是否是被检序列的第一位，是则相应次态仍为第２个状态，否则相应次态为初态．以次类推，第ｉ个状态记住了被检序列的前ｉ－１位，相应次态确定方法如下： 假设序列长度为ｎ，当ｉ＜ｎ时，如果第ｉ个状态后输入的一位代码是被检序列的第ｉ位，则次态为新的状态（记住了被检序列的前ｉ位），否则次态按如下规则选择：从初态开始输入的ｉ位代码中如果其中的后ｉ－ｊ位为被检序列的前ｉ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｉ－１，找到次态即停止），否则次态为初态．此时所有的外输出均为‘０’． 当ｉ＝ｎ时，第ｎ个状态已经记住了被检序列的前ｎ－１位，此状态后输入的一位代码如果是被检序列的第ｎ位，则外输出为‘１’，否则外输出为‘０’，其次态按如下规则选择：从初态开始输入的ｎ位代码中如果其中的后ｎ－ｊ位为被检序列的前ｎ－ｊ位，则次态为第ｉ－ｊ＋１个状态（ｊ＝１，２，．．．，ｎ－１，找到次态即停止），当ｊ＝ｎ时，次态为初态． 按上述方法构造的原始状态转移图中恰好含ｎ个状态，且每个状态都有确定的含义，避免了其设计过程中，构造原始状态转移图繁杂，化简原始状态转移图麻烦的弊端，设计时既逻辑清晰，又不用化简，从而极大地简化了该类线路的设计． 收稿日期：２００５－１２－０９ 基金项目：河北省石家庄市科学研究与发展计划项目（０５２１３５７０）；河北师范大学青年基金资助（Ｌ２００５Ｑ０２） 作者简介：李俊红（１９７１－），女，山西运城人，河北师范大学数学与信息科学学院讲师，硕士，研究方向：并行逻辑模拟，计算机系统结构．

实验三_用状态机实现序列检测器的设计Verilog

实验三用状态机实现序列检测器的设计 一、实验目的： 用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。 二、原理说明： 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例3-1描述的电路完成对序列数"11100101"的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。 【例3-1】 //顶层文件： module XULIEQI(clk,reset,din18,LED7S); input clk; input reset; input [17:0] din18; output [6:0] LED7S; wire [3:0] AB; wire [17:0] din18; xulie u1 (clk, din18, reset, din); schk u2 (din,clk,reset,AB); decl7s u3 (AB,LED7S); endmodule //串行检测： module schk(DIN,CLK,CLR,AB); input DIN,CLK,CLR; output[3:0] AB; reg [3:0] AB; reg [7:0] Q;

parameter idle = 8'b00000000, a = 8'b00000001, b = 8'b00000010, c = 8'b00000100, d = 8'b00001000, e = 8'b00010000, f = 8'b00100000, g = 8'b01000000, h = 8'b10000000; parameter data=8'b11100101; always @(posedge CLK or negedge CLR) if(!CLR) begin Q <= idle; end else begin case(Q) idle: begin if(DIN==data[7]) Q<=a; else Q<=idle; end a: begin if(DIN== data[6]) Q<=b; else Q<=idle; end b: begin if(DIN== data[5]) Q<=c; else Q<=idle; end c: begin if(DIN== data[4]) Q<=d; else Q<=c; end d: begin

EDA实验实验报告

数字eda实验实验报告 学院：计算机科学与工程学院专业：通信工程学 号： 0941903207 姓名：薛蕾指导老 师：钱强 实验一四选一数据选择器的设计 一、实验目的 1、熟悉quartus ii软件的使用。 2、了解数据选择器的工作原理。 3、熟悉eda开发 的基本流程。 二、实验原理及内容 实验原理 数据选择器在实际中得到了广泛的应用，尤其是在通信中为了利用多路信号中的一路， 可以采用数据选择器进行选择再对该路信号加以利用。从多路输入信号中选择其中一路进行 输出的电路称为数据选择器。或：在地址信号控制下，从多路输入信息中选择其中的某一路 信息作为输出的电路称为数据选择器。数据选择器又叫多路选择器，简称mux。 4选1数据 选择器： （1）原理框图：如右图。 d0 、d1、d2、d3 ：输入数据 a1 、a0 ：地址变量 由地址码决定从４路输入中选择哪１路输出。 （2）真值表如下图： （3）逻辑图 数据选择器的原理比较简单，首先必须设置一个选择标志信号，目的就是为了从多路信 号中选择所需要的一路信号，选择标志信号的一种状态对应着一路信号。在应用中，设置一 定的选择标志信号状态即可得到相应的某一路信号。这就是数据选择器的实现原理。 三．实验内容 1、分别采用原理图和vhdl语言的形式设计4选1数据选择器 2、对所涉及的电路进行 编译及正确的仿真。电路图： 四、实验程序 library ieee; use ieee.std_logic_1164.all; entity mux4 is port( a0, a1, a2, a3 :in std_logic; s :in std_logic_vector (1 downto 0); y :out std_logic ); end mux4; architecture archmux of mux4 is begin y <= a0 when s = 00 else --当s=00时，y=a0 a1 when s = 01 else --当s=01时，y=a1 a2 when s = 10 else --当s=10时，y=a2 a3; --当s取其它值时，y=a2 end archmux; 五、运行结果 六．实验总结 真值表分析： 当js=0时，a1,a0取00,01,10,11时，分别可取d0,d1,d2,d3. 篇二：eda实验报告模版 《eda技术》实验报告

110序列检测器的设计及仿真实现

题目：设计110序列检测器，当输入信号时输 出，否则 一、设计思路 我们采用Moore机完成这个功能。对于触发器的选择，为了简便我们选用D触发器以及基本的门电路完成基本设计。 二、时钟同步状态机 1根据题目要求我们得到下面的状态图 状态表示的意义Q X=0 X=1 输出Z 等待1的出现 A A B 0 出现1 B A C 0 出现11 C D C 0 出现110 D A B 1 * Q 2 转移输出表 01 Q Q输入X 输出Z X=0 X=1 00 00 01 0 01 00 11 0 11 10 11 0

10 00 01 1 01Q Q * * 3 状态图如图： 通过卡诺图化简可得 转移方程： 00111=Q Q Q Q X Q X * * += 输出方程：01 Z Q Q ? = 我们选择D 触发器作为记忆电路部分 由D 触发器的特征方程: Q D * = 得激励方程： 00111D =Q Q Q X D X += 三、V erilog 程序如下： module shiyan2 (clk,x,z); input clk,x; output z; wire[1:0] state;

wire[1:0] excite; nextlogic u1(x,state,excite); statememory u2(clk,excite,state); outputlogic u3(state,z); endmodule module statememory (clk,d,q); input clk; input[1:0] d; output[1:0] q; reg[1:0] q; always @ (posedge clk) begin q <= d; end endmodule module nextlogic (x,q,d); input x; input[1:0] q; output[1:0] d; assign d[0]=(q[1]&q[0])|(q[1]&x); assign d[1]=x; endmodule

EDA数字钟实验报告

目录 1.设计思路—————————————————————（3） 1.1总体结构——————————————————（3） 2.方案论证与选择——————————————————（3） 3.单元模块设计部分—————————————————（3）3.1 CNT10 模块的设计———————————————（4）3.2 CNT6 模块的设计———————————————（5）3.3 CNT101模块的设计———————————————（6）3.4 CNT61模块的设计———————————————（7） 3.5 CNT23模块的设计———————————————（8） 4.系统仿真—————————————————————（9） 4.1数字钟的引脚锁定———————————————（9） 4.2数字钟原理图————————————————（12） 4.3数字钟仿真图————————————————（10） 4.4数字钟编译报告———————————————（11） 5.参考文献————————————————————（13）

EDA数字钟设计 中文摘要： 数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调节小时，分钟以及整点报时的功能。 关键词：数字钟，计数器，，FPGA,VHDL 1.设计思路 基于VHDL语言，用Top—To--Down的思想进行设计。 1.1 确定总体结构，如图1-1所示。 图1-1 2. 方案论证与选择 方案：设置小时和分，输出整点报时信号和时，分，秒信号。方案采用自顶向下的设计方法，它由秒计数模块，分计数模块，小时计数模块和顶层模块四部分组成。 3. 单元模块设计部分 RES是整个系统的复位键，低电平有效，复位时，各个输出都为零，时间显示0时0分0秒；clk是输入时钟，提供秒信号，上升沿触发，每出发一次，时间增加一秒；HRTMP,MIN10TMP,MINTMPKEYI可以分别设置小时位，10分位，分位，起到调时的作用，高电平有效，有效时，每来一个CLK时钟（1s），所对应的位都将以各自的计数循环； RING是整点报时。

8位序列检测器的设计

八位序列检测器设计 摘要:序列检测器多用于通信系统中对禁用码的检测，或者是对所需信号的提取，即一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。本文介绍了一种采用单片PGA 芯片进行脉冲序列检测器的设计方法，主要阐述如何使用新兴的EDA 器件取代传统的电子设计方法，利用FPGA 的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使设计的电路体积更小功能更强大。本次课程设计设计出能够检测序列“”的序列检测器，并以此来描述序列检测器的设计过程和基于FPGA 的软件仿真。最后通过QuartusII 的波形输出对设计方案进行检测，在硬件调试经检测输出正确设计符合要求。 关键词: VHDL 序列检测QuartusⅡFPGA Abstract：Sequence detector system used for communication on the detection code disabled, or is the extraction of the desired signal, that is, once detected, the required high output signal, which in the broad field of digital communications to be transported. This paper presents a single FPGA chip with the detector pulse sequence design method, mainly on how to us e new device to replace the traditional EDA electronic design, the use of FPGA's programmability, concise and changing the design method shortens the development cycle, while allowing smaller circuit design and more powerful. The curriculum is designed to detect sequence "" sequence detectors, and detector in order to describe the sequence of the design process and FPGA- based software simulation. Finally, the output of the waveform QuartusII design testing, debugging the hardware design has been tested and meet the requirements of the correct output. Keywords：VHDL Sequence detection QuartusⅡFPGA

实验5 状态机序列检测器设计

实验五序列检测器设计 一、实验目的 1 掌握时序电路状态机设计一般方法； 2 学会用状态机方法实现序列检测器的设计。 二、实验原理： 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。序列检测可由状态机完成，也可进行串行滑窗检测器。 线性反馈移位寄存器，用来产生伪随机序列，用做测试数据输入。 三、实验内容 1、完成“1101”检测器的设计，输入信号a和时钟clk，输出为out。 2、设计一个五位线性反馈移位寄存器，其输出数据以串行移位方式进入序列 检测器，其有置数端set，输入时钟clk，左移输出out； 3、连接五位线性反馈移位寄存器和序列检测器构成完整实验系统。 四、设计步骤 1、建立新工程， 2、完成五位线性反馈移位寄存器设计，序列检测器设计，顶层文件设计，并把各 个模块连接起来。 3、对顶层文件进行编译。 4、对顶层文件时序仿真。 五、实验报告：根据以上的实验内容写出实验报告，包括设计原理、程序设计、仿真分析等详细实验过程。 六、扩展部分： 1、采用文本输入方式构成顶层文件，重新构造本系统。

2、设计采用移动滑窗法进行序列检测。 参考程序：状态机序列检测器（1101）module fsm (clock, reset, datain, out); input clock,reset, datain; output out; reg out; reg [1:0] state; parameter Idle = 2'b00, Start = 2'b01, Step=2'b10, Stop = 2'b11; always @(posedge clock)// if (!reset) // begin state <= Idle; out<=0; end else case (state) Idle: if (datain==1) begin state <= Start; out<=0; end else begin state<=Idle; out<=0; end Start: if (datain==1) begin state <= Step; out<=0; end else state <=Idle; Step: if (datain==0) begin state <= Stop; out<=0; end else state<=Step; Stop: if (datain==1) begin state <= Idle; out<=1; end else begin state <=Idle; out<=0; end endcase endmodule

数字钟实验报告

EDA技术课程设计 ——多功能数字钟 学院：城市学院 专业、班级：电子C154 姓名：高阳夏岩 学号：158102 58128 指导老师：安亚军 2017年12月

一实验目的 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时LED灯花样显示 二实验原理 1时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号 三实验内容 1时钟记数部分 1）小时部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下

2）分钟部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 3）秒部分 其VHDL描述如下

编译，无误。 经仿真，其波形如下 2整点报时部分，其VHDL描述如下 编译，无误。

经仿真，其波形如下 3驱动8位八段共阴扫描数码管的片选驱动信号输出部分 其VHDL描述如下 编译，无误。 经仿真，其波形如下 4驱动八段字形译码输出部分 该模块功能：信号输入后，模块驱动八段字形译码输出，A，B，C，D，E，F，G分别接八段共阴级数码管7个接口，即有字形输出。

状态机设计仿真

状态机设计仿真 一、实验例题 设计一个序列检测器电路，检测出串行输入数据data中的二进制序列110，当检测到该序列时，电路输出1 out=；没有检测到该序列时，电路输出0，电路的状态图如1所示： 图1 电路状态转换图 二、实验原理分析 由电路的状态图分析，可列出对应的状态转换表，如图2所示： 图2 状态转换表 +相同，将图1，图2简化可得： 从状态转化表分析可得S3与S0对应的S n1

改进的状态转换表 三、实验任务：依据图1状态图2表，S 存在时，用VerilogHDL设计的参考程序如 3 下： module pulse_check(data,clk,rst,out); input data,clk,rst; output out; reg out; reg[1:0] CST,NST; parameter[1:0] s0=0,s1=1,s2=2,s3=3; always@(posedge clk or negedge rst) if (!rst) CST<=s0;//复位有效，进入下一个状态 else CST<=NST; always@(CST or data) begin case(CST) s0: if(data==1'b1) NST<=s1; else NST<=s0; s1: if(data==1'b1) NST<=s2; else NST<=s0; s2: if(data==1'b0) NST<=s3; else NST<=s2; s3: if(data==1'b0) NST<=s0; else NST<=s1;

default: NST<=s0; endcase end always@(CST or data) case(CST) s0:out=1'b0; s1:out=1'b0; s2: if(data==1'b0) out=1'b1; else out=1'b0; s3:out=1'b0; endcase endmodule rst复位信号（低电平有效），clk状态时钟。四：仿真图形

课程设计------序列检测器

电子课程设计 ------序列检测器 学院： 专业班级： 姓名: 学号： 指导老师： 2012年12月

目录 一、设计任务与要求 (1) 二、总体框图 (1) 三、选择器件 (1) 四、功能模块 (1) 1、脉冲发生器 (1) 2、序列检测器 (2) 3、分频器 (3) 五、总体设计电路图 (5) 1、总体电路原理图 (5) 2、Q UARATU SII的仿真结果图与分析 (5) 3、管脚分配 (6) 4、E DA实验箱验证 (6)

序列检测器 一、任务与要求 设计一个序列检测器，在上升沿的作用下，输入一组二进制码，与预先设置的吗“11100101”一致时，输出A，不同时则输出B，（在检测过程中，任何一位不相等都将回到初始状态重新开始检测。） 二、总体框图 脉冲发生器：为检测器提供脉冲。 检测器：具有存储功能。 数码显示器：显示输出A或B 方案：设计手动的脉冲发生器为检测器提供脉冲，使其正常工作，然后设计检测器存储的数字为“11100101”再用译码器使其显示在数码管上，这就要求检测器必须记住前一次的正确吗及正确序列，直到在连续的检测中所收到的每一位吗与预置数的对应码相同，否则重新开始检测。 三、选择器件 芯片：EDA实验箱中EP1C12核心板；七段数码管等。 外围电路：将IO_CLK用导线连接到IO3上，将IO9，IO10用导线连接到两个LED灯上，接上电源下载完成即可验证。 四、功能模块 1.脉冲发生器 VHDL程序： LIBRARY ieee; use ieee.std_logic_1164.all; entity pulse is port(pul,M: in std_logic; nq,q: out std_logic --VGA:out std_logic_vector(3 downto 0) ); end pulse; architecture a of pulse is signal temp: std_logic; begin --VGA <= "0001";' q<=temp; nq<=not temp; process(m)