数据输出选择器

实验六组合逻辑电路设计

一、实验目的：

1、掌握组合逻辑电路的分析与设计方法。

2、掌握SSI集成门电路的应用。

3、掌握MSI集成电路译码器与数据选择器的应用。

二、预习要求：

复习课本中相关内容。

1、根据题意列出输入、输出真值表。

2、利用卡诺图化简，写出最简或最合适的逻辑函数表达式。

3、利用指定门电路实现逻辑功能。

4、画出已设计完成的逻辑电路及实验用的接线图。

三、实验内容：

1、设计三变量表决电路：

要求：画出逻辑电路图，设计相应表格。自拟实验方案，测试电路的逻辑功能是否与设计功能一致。

（1）用与非门74LS00实现。

（2）用译码器（74LS138、74LS20）实现。

（3）用数据选择器（74LS151及74LS153）实现。

2、用异或门74LS86和与非门74LS00实现全加器电路：

要求：画出逻辑电路图，设计相应表格。自拟实验方案，测试电路的逻辑功能是否与设计功能一致。

四、实验仪器及元器件

数字实验箱、万用表、74LS00、74LS20，74LS86、74LS138、74LS151、74LS153、74LS32等。

五、实验报告：

画出各部分逻辑电路图、真值表、及列出逻辑表达式，整理实验结果并进行分析，说明组合电路的特点和分析、设计方法。

六、实验用门电路介绍：

1、74LS00、74LS20及74LS32管脚及功能

本实验所使用的74LS20（双四输入与非门）、74LS00（四二输入与非门）和74LS32（四2输入或门）是一种低功耗肖特基集成TTL 门电路，其及引线功能及排列图如下：

AB Y = ABCD Y =

Y = A+B

2、74LS138管脚及功能

双排直立式集成3线-8线译码器74LS138各引脚排列及功能如图所示。

G

1A 1B 2A 2B 2Y GND

1Y 1A 1B 1C 1D 1Y GND

NC

由功能表可知：三个使能端G 1G 2A G 2B ≠ 100时，八个译码输出都是无效电平，即输出全为高电平“1”；三个使能端G 1G 2A G 2B =100时，译码器八个输出中仅与地址输入对应的一个输出端为有效低电平“0”，其余输出无效电平“1”；在使能条件下，每个输出都是地址变量的最小项，考虑到输出低电平有效，输出函数可写成最小项的反，即：

3、74LS151管脚及功能

本实验使用的集成数据选择器74LS151为8选1数据选择器，数据选择端3个地址输入A 2A 1A 0用于选择8个数据输入通道D 7～D 0中对应下标的一个数据输入通道，并实现将该通道输入数据传送到输出端Y （或互补输出端Y ）。74LS151还有一个低电平有效的使能端G ，以便实现扩展应用。74LS151引脚功能如图和附表所示。

使能条件下（G = 0），74LS151的输出可以表示为， 其中m i 为地址变量A 2、A 1、A 0的最小项。只要确定输入数据就能实现

相应的逻辑函数，成为逻辑函数发生器。

实验七 集成触发器

3 2 0 V CC 1 A 2

A 1 A 0 D 7 D 6 D 5 D 4 G A 2 A 1 A 0 Y Y 1 X X X 0 1 0 0 0 0 D 0 D 0 0 0 0 1

D 1 D 1 0 0 1

0 D 2 D 2 0 0 1 1 D 3 D 3 0 1 0 0 D 4 D 4

0 1 0 1 D 5 D 5 0 1 1 0 D 6 D 6 0 1 1 1 D 7 D 7

74151功能表 ∑==7

D Y i i i m

一、实验目的

1、掌握基本RS、JK、D等常用触发器的逻辑功能及其测试方法；

2、研究时钟脉冲的触发作用。

二、预习要求

1、预习教材相关内容，了解触发器功能及时钟边沿。

2、确定实验线路连接，画出接线图，拟定实验必要的表格。

三、实验内容

1．基本R-S触发器功能

与非门（74LS00）按图连接成基本RS触发器，置位端S和复位端R接0/1开关，输出端Q和Q接LED。改变输入端R、S的状态，测试并将测试结果填入下表中。与RS触发器真值表比较。

2. J-K触发器逻辑功能测试：

（1）测试异步复位端R D和异步置位端S D的功能。

74LS112触发器的S D、R D、J、K接0/1开关，输出端Q和Q接LED，CP接手动单脉冲源。按下表要求，在R D、S D作用期间改变J、K、CP的状态，观察LED显示状态，测试并记录R D、S D对输出状态的控制作用。

（2）J-K触发器逻辑功能测试：

改变J、K的状态，并用R D、S D端对触发器进行异步置位或复

位（即设置现态Q n）。按下表要求测试其逻辑功能并记录于表中。

（3）观察J-K触发器分频功能

74LS112按下图接线，J、K接高电平（1），CP接2KHz连续脉冲源，R D、S D接高电平（1）。用示波器同时观察并记录CP、Q端波形，验证2分频的功能。

接示波器CH2

接示波器CH1

3. D触发器74LS74逻辑功能测试：

（1）测试异步复位端R D和异步置位端S D的功能。

74LS74一个触发器的S D 、R D 、D 接0/1开关，输出端Q 和Q 接LED ，CP 接手动单脉冲源。按下表要求，在R D 、S D 作用期间改变D 、CP 的状态，观察LED 显示状态，测试并记录R D 、S D 对输出状态的控制作用。

（2）D 触发器逻辑功能测试：

改变D 的状态，并用R D 、S D 端对触发器进行异步置位或复位（即

设置现态Q n

）。按下表要求测试其逻辑功能并记录于表中。

（3）观察D 触发器分频功能

74LS74按下图接线，CP 接2KHz 连续脉冲源，R D 、S D 接高电平（1）。用示波器同时观察并记录CP 、Q 端波形，验证2分频的功能。

四、实验仪器

接示波器CH2

接示波器CH1

数字逻辑实验箱，示波器，74LS00，74LS112，74LS74。

五、实验报告要求

1．RS、JK、D触发器功能验证结论。

2. 阐述基本R-S触发器输出状态“不变”和“不定”的含义。

3. 总结S D、R D的作用。

4．说明触发器状态翻转的时钟边沿（即触发方式）和相关结论。

5. 触发器的分频作用。

六、实验用元件介绍

触发器是一种具有记忆功能的二进制存贮器件，是组成各种时序逻辑电路的基本器件之一。就触发器功能而言，有RS、JK、D、T、T'触发器。就触发器结构而言，一般有主从、边沿之分。边沿型触发器有较好的抗干扰性能。D触发器和JK触发器都有TTL和CMOS集成产品。

1、基本RS触发器

可由二个与非门所组成，如图所示，没有单独的集成产品。在相应的置位端（S）或复位端（R）加有效电平（信号），基本RS触发器置位（Q = 1）或复位（Q = 0）。图示与非门组成的基本RS触发器，有效触发电平为低电平“0”，其功能见附表。

RS触发器真值

2、JK触发器

本试验用74LS112是主从型负沿触发双JK集成触发器(带预置端和清除端)，其外引线排列及功能见图和附表。

JK 触发器具有保持、置数和计数三种功能。由CP=1期间J 、K 的状态（按真值表）决定CP 脉冲下跳后触发器状态Q n+1。即触发器初态和次态按CP 的下跳沿划分。表中Q n 是CP 下跳前触发器状态，称为初态；Q n+1称为次态。74LS112的S 端、R 端是低电平有效的直接置位端、直接复位端，该2引脚信号不受CP 控制。主从型JK 触发器的逻辑符号如图所示。

3、D 触发器

74LS74是边沿型双D 触发器，时钟CP 上跳沿有效，即触发器初态和次态按CP 的上升沿划分。

74LS74的引脚如图，D 触发器功能见附表，逻辑符号见上右图。

Q

Q

Q Q

实验八 集成计数器

一、实验目的

1、掌握集成计数器构成N 进制的计数器的连接方法。 二、预习要求

1．熟悉芯片各引脚排列。

2．弄清构成模长M 进制计数器的原理。

3．实验前设计好实验所用电路，画出实验用的接线图。 三、实验内容

1、设计一模长M = 60进制的计数电路。

1）用同步连接反馈预置法实现。 2）用同步连接反馈清零法实现。 2、按设计图连接电路。

CP 接频率为1Hz 的方波脉冲，各计数器的输出Q3Q2Q1Q0接七段BCD 显示译码器CD4511的DCBA 输入端，CD4511的输出接七段数码显示器。

3、．接通实验箱电源，观察七段数码显示器计数状态的变化过程，并记录该状态循环。 四、实验器材

数字逻辑实验箱，74LS160，74LS00，74LS20。 五、实验报告要求

1、60进制计数器的电路设计图、连线图和计数器的测试结果。 4、测试过程中出现的问题及解决办法。 六、实验用元件介绍 1．集成计数器74LS160

本实验所用集成芯片为异步清零同步预置四位8421码10进制加

法计数器74LS161，集成芯片的各功能端如图所示，其功能见附表。

V Q Q Q Q RD LD ET EP CP D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 0 × × × × × × × × 0 0 0 0

1 0 × × ↑ D C B A D C B A 1 1 0 × × × × × × 保 持 1 1 × 0 × × × × × 保 持 74LS160功能表

74LS160为异步清零计数器，即RD端输入低电平，不受CP控制，输出端立即全部为“0”，功能表第一行。74LS160具有同步预置功能，在RD端无效时，LD端输入低电平，在时钟共同作用下，CP 上跳后计数器状态等于预置输入DCBA，即所谓“同步”预置功能（第二行）。RD和LD都无效，ET或EP任意一个为低电平，计数器处于保持功能，即输出状态不变。只有四个控制输入都为高电平，计数器（161）实现模10加法计数，Q3 Q2 Q1 Q0=1001时，RCO=1。2．构成任意进制计数器（模长M≤10）

用集成计数器实现M进制计数有两种方法，反馈清零法和反馈预置法。图（a）为反馈清零法连接（ 8进制），图（b）为反馈预置零法连接（8进制）。

（ a ）（ b ）

3．集成计数器扩展应用（模长M＞10）

当计数模长M大于10时，可用两片以上集成计数器级联触发器来实现。集成计数器可同步连接，也可以异步连接成多位计数器，然后采用反馈清零法或反馈预置法实现给定模长M计数。图所示为同步连接反馈清零法（a）及反馈置数法（b）实现模长48计数电路原理图。

七、其它集成计数器介绍

1．74LS161（同步预置异步复位4位二进制加法计数器）

74LS161有与74LS160一样的引脚排列和功能，区别在于161

是16计数器，Q 3Q 2Q 1Q 0=1111时，CO=1。

2．74LS190（可预置同步可逆BCD 计数器）

74LS190是BCD 同步加／减计数器，并行输出。计数时，时钟CP 的上升沿有效。CP 端、加/减端(D /U )和置数端（LD ）都先经过缓冲，从而降低了这些输入端对驱动信号的要求。附表列出了74LS190的主要功能，下面作简要说明。

1）预置数：当置数端（LD ）为低电平时，数据输入端信号A 、B 、C 、D 将对内部触发器直接置位或复位，结果使Q A =A 、Q B =B 、

Q C =C 、Q D =D ，而与其他控制端的电平无关。

2）计数：在允许端S 为低电平，置数端无效（LD =1）的条件下，若

加／减输入端D /U 为低电平，则可进行加计数，反之可进行减计数。

3）禁止计数：当允许端S 为高电平时，计数被禁止。值得注意的是，

允许端的电平应在CP 为高电平时发生变化。 4）级联：当计数器溢出时，进位/借位输出端（CO/BO ）产生一个宽

度为一个CP 周期的正脉冲，串行时钟端（Q CR ）也形成一个宽度等于时钟低电平部分的负脉冲，上述正脉冲或负脉冲的后沿比产生

B D A

C L

D S U/D CP Q D Q C Q B Q A

1 0 0 ↑ 加计数 74LS190功能表

1 0 1 ↑ 减计数 0 x x ↑ 预置数 1 1 x x 保 持

溢出的时钟脉冲上升沿稍微滞后，它们可作为级联信号来用。例如，把两级74LS190连接为同步计数器，只要将低位计数器的Q CR 端连至高位计数器的允许端S 。而要把两级计数器连接为异步计数器，则低位计数器的Q CR 端应和高位计数器的CP 端相连．CO/BO 端可用来完成高速计数的先行进位。

3．74LS90（二—五—十进制计数器）

74LS90内部有一个二进制计数器，时钟A CP ，输出Q 0；一个五进制计数器，时钟B CP ，输出Q 3 Q 2 Q 1；可异步构成十进制计数器。它有两高电平有效的清零端R 0A 、R 0B 和两高电平有效的置9端S 9A 、S 9B ，其功能表如附表所示。

当计数脉冲由A CP 输入，Q 0与B CP 相连时，就构成8421BCD 计数器。当计数脉冲由B CP 输入，Q 3与A CP 相连时，则可构成5421 BCD 计数器。

R 0A R 0B S 9A S 9B CP Q 3 Q 2 Q 1 Q 0

1 1 0 x x 0 0 0 0 1 1 x

0 x 0 0 0 0 x x 1 1 x 1 0 0 1 x 0 x 0 ↓ 计 数 0 x 0 x ↓ 计 数 0 x x 0 ↓ 计 数 x 0 0 x ↓ 计 数

74LS90功能表

CP R 0A NC V CC S 9A S 9B

R 0B

实验九计数、译码和显示电路设计

一．实验目的

1．熟悉计数器、译码器和显示器的使用方法。

2．学习简单数字电路的设计和仿真方法。

二．实验仪器

1．计算机一台。

2．电子电路设计仿真软件Multisim 2001

三．实验内容：

设计一个六十进制计数、译码和显示电路。

1．拟定设计方案，画出原理总框图

2．设计各单元电路（计数、译码和显示）。

3．画出六十进制计数、译码和显示总体电路原理图。

4．上机仿真调试

四．电路系统框图

计数、译码和显示电路系统组成：主要有计数单元、译码和显示电路单元三部分构成。系统框图如下：

五．预习要求：

1．D（或JK）触发器构成计数器的原理。

2．计数器、译码器和七段显示器的工作原理和应用。

六．设计总结报告：

总结报告包括以下内容：

1．实验名称、实验目的及要求。

2．设计思想及基本原理分析。

3．画出电路原理总框图及总体电路原理图。

4．单元电路分析。

5．仿真结果及调试过程中所遇到的故障分析。

6．电路元件清单。

七．参考元器件：

74LS74、74LS76、7448、7447、74LS49、74LS160、74LS190、74LS90、七段显示译码器

附录5 数字电路实验基础知识

一.实验的基本过程

实验的基本过程，应包括确定实验内容，选定最佳的实验方法和实验线路，拟出较好的实验步骤，合理选择仪器设备和元器件，进行连接安装和调试，最后写出完整的实验报告。

在进行数字电路实验时，充分掌握和正确利用集成元件及其构成的数字电路独有的特点和规律，可以收到事半功倍的效果，对于完成每一个实验，应做好实验预习，实验记录和实验报告等环节。

（一）实验预习

认真预习是做好实验的关键，预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果，预习应按本教材的实验预习要求进行，在每次实验前首先要认真复习有关实验的基本原理，掌握有关器件使用方法，对如何着手实验做到心中有数，通过预习还应做好实验前的准备，写出一份预习报告，其内容包括：

1．绘出设计好的实验电路图，该图应该是逻辑图和连线图的混合，既便于连接线，又反映电路原理，并在图上标出器件型号、使

用的引脚号及元件数值，必要时还须用文字说明。

2．拟定实验方法和步骤。

3．拟好记录实验数据的表格和波形座标。

4．列出元器件单。

（二）实验记录

实验记录是实验过程中获得的第一手资料，测试过程中所测试的数据和波形必须和理论基本一致，所以记录必须清楚、合理、正确，若不正确，则要现场及时重复测试，找出原因。实验记录应包括如下内容：

1. 实验任务、名称及内容。

2. 实验数据和波形以及实验中出现的现象，从记录中应能初步判断

实验的正确性。

3.记录波形时，应注意输入、输出波形的时间相位关系，在座标中

上下对齐。

4. 实验中实际使用的仪器型号和编号以及元器件使用情况。

5. 实验报告

实验报告是培养学生科学实验的总结能力和分析思维能力的有效手段，也是一项重要的基本功训练，它能很好地巩固实验

成果，加深对基本理论的认识和理解，从而进一步扩大知识面。

实验报告是一份技术总结，要求文字简洁，内容清楚，图表工整。

报告内容应包括实验目的、实验内容和结果、实验使用仪器和元

器件以及分析讨论等，其中实验内容和结果是报告的主要部分，

它应包括实际完成的全部实验，并且要按实验任务逐个书写，每

个实验任务应有如下内容：

1) 实验课题的方框图、逻辑图（或测试电路）、状态图，真值表

以及文字说明等，对于设计性课题，还应有整个设计过程和关

键的设计技巧说明。

2) 实验记录和经过整理的数据、表格、曲线和波形图，其中表格、

曲线和波形图应利用三角板、曲线板等工具描绘，力求画得准

确，不得随手示意画出。

3) 实验结果分析、讨论及结论，对讨论的范围，没有严格要求，

一般应对重要的实验现象，结论加以讨论，以使进一步加深理

解，此外，对实验中的异常现象，可作一些简要说明，实验中

有何收获，可谈一些心得体会。

二. 实验中操作规范和常见故障检查方法

实验中操作的正确与否对实验结果影响甚大。因些，实验者需要注意按以下规程进行。

1. 搭接实验电路前，应对仪器设备进行必要的检查校准，对所用集

成电路进行功能测试。

2. 搭接电路时，应遵循正确的布线原则和操作步骤（即要按照先接

线后通电，做完后，先断电再拆线的步骤）。

3. 掌握科学的调试方法，有效地分析并检查故障，以确保电路工作

稳定可靠。

4. 仔细观察实验现象，完整准确地记录实验数据并与理论值进行比

较分析。

5. 实验完毕，经指导教师同意后，可关断电源拆除连线，整理好放

在实验箱内，并将实验台清理干净、摆放整洁。

布线原则和故障检查时实验操作的重要问题。

(一) 布线原则：

应便于检查，排除故障和更换器件。

在数字电路实验中，有错误布线引起的故障，常占很大比例。布线错误不仅会引起电路故障，严重时甚至会损坏器件，因此，注意布线的合理性和科学性是十分必要的，正确的布线原则大致有以下几点：

1. 接插集成电路时，先校准两排引脚，使之与实验底板上的插孔对

应，轻轻用力将电路插上，然后在确定引脚与插孔完全吻合后，再稍用力将其插紧，以免集成电路的引脚弯曲，折断或者接触不

良。

2. 不允许将集成电路方向插反，一般IC的方向是缺口（或标记）

朝左，引脚序号从左下方的第一个引脚开始，按逆时钟方向依次

递增至左上方的第一个引脚。

3. 导线应粗细适当，一般选取直径为0.6～0.8mm的单股导线，最

好采用各种色线以区别不同用途，如电源线用红色，地区用黑色

笔。

4. 布线应有秩序地进行，随意乱接容易造成漏接错接，较好的方法

是接好固定电平点，如电源线、地线、门电路闲置输入端、触发

器异步置位复位端等，其次，在按信号源的顺序从输入到输出依

次布线。

5. 连线应避免过长，避免从集成元件上方跨接，避免过多的重叠交

错，以利于布线、更换元器件以及故障检查和排除。

6. 当实验电路的规模较大时，应注意集成元器件的合理布局，以便

得到最佳布线，布线时，顺便对单个集成元件进行功能测试。这

是一种良好的习惯，实际上这样做不会增加布线工作量。

7. 应当指出，布线和调试工作是不能截然分开的，往往需要交替进

行，对大型实验元器件很多的，可将总电路按其功能划分为若干

相对独立的部分，逐个布线、调试（分调），然后将各部分连接

起来（联调）。

(二) 故障检查

实验中，如果电路不能完成预定的逻辑功能时，就称电路有故障，产生故障的原因大致可以归纳以下四个方面：

1. 操作不当（如布线错误等）

2. 设计不当（如电路出现险象等）

3. 元器件使用不当或功能不正常

4. 仪器（主要指数字电路实验箱）和集成元件本身出现故障。

因此，上述四点应作为检查故障的主要线索，以下介绍几种常见

的故障检查方法：

1) 查线法：

由于在实验中大部分故障都是由于布线错误引起的，因此，在故障发生时，复查电路连线为排除故障的有效方法。应着重注意：有无漏线、错线，导线与插孔接触是否可靠，集成电路是否插牢、集成电路是否插反等。

2) 观察法：

用万用表直接测量各集成块的V cc端是否加上电源电压；

输入信号，时钟脉冲等是否加到实验电路上，观察输出端有无

反应。重复测试观察故障现象，然后对某一故障状态，用万用

表测试各输入/输出端的直流电平，从而判断出是否是插座板、集成块引脚连接线等原因造成的故障。

3) 信号注入法

在电路的每一级输入端加上特定信号，观察该级输出响应，从而确定该级是否有故障，必要时可以切断周围连线，避

免相互影响。

4) 信号寻迹法

在电路的输入端加上特定信号，按照信号流向逐线检查是否有响应和是否正确，必要时可多次输入不同信号。

5) 替换法

对于多输入端器件，如有多余端则可调换另一输入端试用。必要时可更换器件，以检查器件功能不正常所引起的故障。

6) 动态逐线跟踪检查法

对于时序电路，可输入时钟信号按信号流向依次检查各级波形，直到找出故障点为止。

7) 断开反馈线检查法

对于含有反馈线的闭合电路，应该设法断开反馈线进行检查，或进行状态预置后再进行检查。

以上检查故障的方法，是指在仪器工作正常的前提下进行的，如果实验时电路功能测不出来，则应首先检查供电情况，若电源电压已加上，便可把有关输出端直接接到0—1显示器上检查，若逻辑开关无输出，或单次CP无输出，则是开关接触不好或是内部电路坏了，一般就是集成器件坏了。

需要强调指出，实验经验对于故障检查是大有帮助的，但只要充分预习，掌握基本理论和实验原理，就不难用逻辑思维的方法较

好地判断和排除故障。

三、数字集成电路概述、特点及使用须知

(一) 概述：

当今，数字电子电路几乎已完全集成化了。因此，充分掌握和正确使用数字集成电路，用以构成数字逻辑系统，就成为数字电子技术的核心内容之一。

集成电路按集成度可分为小规模、中规模、大规模和超大规模等。

小规模集成电路（SSI）是在一块硅片上制成约1～10个门，通常为逻辑单元电路，如逻辑门、触发器等。中规模集成电路（MSI）的集成度约为10～100门/片，通常是逻辑功能电路，如译码器、数据选择器、计数器、寄存器等。大规模集成电路（LSI）的集成度约为100门/片以上，超大规模（VLSI）约为1000门/片以上，通常是一个小的数字逻辑系统。现已制成规模更大的极大规模集成电路。

数字集成电路还可分为双极型电路和单极型电路两种。双极型电路中有代表性的是TTL电路；单极型电路中有代表性的是CMOS电路。国产TTL集成电路的标准系列为CT54/74系列或CT0000系列，其功能和外引线排列与国际54/74系列相同。国产CMOS集成电路主要为CC（CH）4000系列，其功能和外引线排列与国际CD4000系列相对应。高速CMOS系列中，74HC和74HCT系列与TTL74系列相对应，74HC4000系列与CC4000系列相对应。

部分数字集成电路的逻辑表达式、外引线排列图列于附录中。逻辑表达式或功能表描述了集成电路的功能以及输出与输入之间的逻辑关系。为了正确使用集成电路，应该对它们进行认真研究，深入理解，充分掌握。还应对使能端的功能和连接方法给以充分的注意。

必须正确了解集成电路参数的意义和数值，并按规定使用。特别是必须严格遵守极限参数的限定，因为即使瞬间超出，也会使器件遭受损坏。下面具体说明集成电路的特点和使用须知。

(二) TTL器件的特点：

1．输入端一般有钳位二极管，减少了反射干扰的影响；

2．输出电阻低，增强了带容性负载的能力；

3．有较大的噪声容限；

4．采用+5V的电源供电。

为了正常发挥器件的功能，应使器件在推荐的条件下工作，对CT0000系列（74LS系列）器件，主要有：

（1）电源电压应4.75～5.25V的范围内。

（2）环境温度在00C～700C之间。

（3）高电平输入电压V IH>2V，低电平输入电压V SL<0.8V。

（4）输出电流应小于最大推荐值（查手册）。

（5）工作频率不能高，一般的门和触发器的最高工作频率约30MHZ 左右。

TTL器件使用须知：

1．电源电压应严格保持在5V±10%的范围内，过高易损坏器件，过低则不能正常工作，实验中一般采用稳定性好、内阻小的直流稳压电源。使用时，应特别注意电源与地线不能错接，否则会因过大电流而造成器件损坏。

2．多余输入端最好不要悬空，虽然悬空相当于高电平，并不能影响与门（与非门）的逻辑功能，但悬空时易受干扰，为此，与门、与非门多余输入端可直接接到V cc上，或通过一个公用电阻（几千欧）连到V cc上。若前级驱动能力强，则可将多余输入端与使用端并接，不用的或门、或非门输入端直接接地，与或非门不用的与门输入端至少有一个要直接接地，带有扩展端的门电路，其扩展端不允许直接接电源。

3．输出端不允许直接接电源或接地（但可以通过电阻与电源相连）；不允许直接并联使用（集电极开路门和三态门除外）。

4．应考虑电路的负载能力（即扇出系数）。要留有余地，以免影响电路的正常工作，扇出系数可通过查阅器件手册或计算获得。

5．在高频工作时，应通过缩短引线、屏蔽干扰源等措施，抑制电流的尖峰干扰。

（三）CMOS数字集成电路的特点

1．静态功耗低：电源电压V DD=5V的中规模电路的静态功耗小于100μW，从而有利于提高集成度和封装密度，降低成本，减小电源功耗。

2．电源电压范围宽：4000系列CMOS电路的电源电压范围为3～18V，从而使选择电源的余地大，电源设计要求低。

3．输入阻抗高：正常工作的CMOS集成电路，其输入端保护二极管处于反偏状态，直流输入阻抗可大于100MΩ，在工作频率较高时，应考虑输入电容的影响。

4．扇出能力强：在低频工作时，一个输出端可驱动50个以上的CMOS 器件的输入端，这主要因为CMOS器件的输入电阻高的缘故。

2输入数据选择器(mux2)集成电路课设报告

课程设计任务书 学生姓名：助人为乐专业班级：不计得失 指导教师：一定过工作单位：信息工程学院 题目: 二输入数据选择器版图设计 初始条件： 计算机、ORCAD软件、L-EDIT软件 要求完成的主要任务: 1、课程设计工作量：2周 2、技术要求： （1）学习ORCAD软件、L-EDIT软件软件。 （2）设计一个二输入数据选择器电路。 （3）利用ORCAD软件、L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 2013.11.22布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2013.11.25-11.27学习ORCAD软件、L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。 2013.11.28-12.5对二输入数据选择器电路进行设计仿真工作，完成课设报告的撰写。 2013.12.6提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日

目录 1.绪论 (2) 2.软件简介 (3) 2.1Cadence简介 (3) 2.2L-edit简介 (3) 3.二输入多路选择器电路设计及仿真 (4) 3.1数据选择器原理 (4) 3.2电路原理图的绘制 (5) 3.3电路图仿真 (6) 4.集成电路版图设计 (7) 4.1CMOS数字电路基本单元版图设计 (7) 4.1.1反相器版图设计 (7) 4.1.2与非门版图设计 (8) 4.2整体版图设计 (9) 4.3设计规则的验证及结果 (9) 5.总结 (10) 参考文献 (11)

八选一数据选择器

《集成电路设计实践》报告 题目：8选1数据选择器 院系：自动化学院电子工程系 专业班级：微电121班 学生学号：3120433003 学生姓名：王瑜 指导教师姓名：王凤娟职称：讲师起止时间：2015-12-21---2016-1-9 成绩：

一、设计任务 1) 依据8选1数据选择器的真值表，给出八选一MUX电路图，完成由电路图到晶体管级的转化（需提出至少2种方案）； 2) 绘制原理图（Sedit）,完成电路特性模拟（Tspice，瞬态特性），给出电路最大延时时间； 3) 遵循设计规则完成晶体管级电路图的版图，流程如下：版图布局规划－基本单元绘制－功能块的绘制－布线规划-总体版图）； 4) 版图检查与验证（DRC检查）； 5) 针对自己画的版图，给出实现该电路的工艺流程图。 二、电路设计方案的确定 数据选择器是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。它的作用相当于多个输入的单刀多掷开关，其示意图如下所示 数据选择器除了可以实现一些组合逻辑功能以外，还可以做分时多路传输电路，函数发生器及数码比较器

等，常见的数据比较器有2选1，4选1，8选1，16选1电路。 示意图 在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器。

数据选择器(MUX)的逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。 本次设计的是8选1数据选择器。选择控制端（地址端）为K2，K1，K0，按二进制译码，从8个输入数据D0-D7中，选择一个需要的数据送到输出端Y。 根据多路开关的开关状态（地址码）K2,K1,K0的状态选择D0-D7中某一个通道的数据输送到输出端Y。 如：K2K1K0＝000，则选择D0数据到输出端，即Y＝D0。 如：K2K1K0＝001，则选择D1数据到输出端，即Y＝D1，其余类推。 8选1 MUX功能表如下： K2 K1 K0 Y 0 0 0 D0 0 0 1 D1 0 1 0 D2 0 1 1 D3 1 0 0 D4 1 0 1 D5 1 1 0 D6 1 1 1 D7

八选一数据选择器

1.4’b1001<<2=（6‘b100100），4’b1001>>2=（4’b0010 ）。 2、完整的条件语句将产生（组合逻辑电路）电路，不完整的条件语句将产生（时序逻辑电路）电路。 3、用EDA技术进行电子系统设计的目标是最终完成（专用集成电路ASIC）的设计。 4、可编程器件分为（现场可编程列阵FPGA）和（复杂可编程逻辑器件 PLD） 5、系统函数和任务函数的首字符标志为（$），预编译指令首字符标志为（#）。 6、一个基本的Verilog-HDL程序由（Verilog-HDL ）模块构成。 7、EDA技术在应用设计领域主要包含哪四个方面的内容（HDL）、（PLD ）、（ EDA工具软件）、（EDA开发系统） 8、EDA技术的基本特征主要有哪5个方面：（自顶向下的设计方法）、（采用硬件描述语言）、（高层综合和优化）.（并行工程）、（开放性和标准化） 9、当前最流行的并成为IEEE标准的硬件描语言是（ VHDI ）和（ Verilog-HDL） 10、一个完整的Verilog-HDL设计模块包括：（模块关键字和模块名）、（端口列表）、（端口定义）、（功能描述）这4部分。 11Verilog-HDL模块的I/O端口声明用来声明模块端口定义中各端口数据流动方向，包括（输入端口）、（输出端口）、和（双向端口） 12、Verilog-HDL语言的三种常用的模型描述方法为（行为描述）、（数据描述）和（结构描述） 13、Verilog-HDL的数值集合由哪四种基本的值组成（ 0）、（1 ）、 x）、( z ） 14、10’hxf=（ 10’xxxxxx1111 ） 10’hzf=（ 10’zzzzzz1111 ） 15、若a=5’b10x01,b=5’b10x01,则a= =b的结果为（ X ）、a= = =b的结果为（ 1 ） 16、Wire[15:0] wire-b表示连线宽度为（16 ）位，其最高位为（15），最低位为（0）。 17、若A=5’b11011,B=5’b10101,则有&A=(0）|B=（1） ~A=（5’b00100）A&B(5’b10001) 18、若A=8’b1000_0100则A<<3的结果为（11’b10000100000）A>>3的结果为（8’b00010000） 19、对于Verilog-HDL语言中的关键字，在建模时都必须（小）写。 20、if(a) out1<=int1; else out1<=int2;当a= （1）执行out1<=int1 ；当a=（0）执行out1<=int2 二、选择题： 21、在verilog语言中整型数据与（ C ）位寄存器数据在实际意义上是相同的。 A、8 B、16 C、32 D、64 22、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（ C ）。 A．FPGA全称为复杂可编程逻辑器件； B．FPGA是基于乘积项结构的可编程逻辑器件； C．基于SRAM的FPGA器件，在每次上电后必须进行一次配置； D．在Altera公司生产的器件中，MAX7000系列属FPGA结构。 23. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（ B ）。 ①流水线设计②资源共享③逻辑优化④串行化 ⑤寄存器配平⑥关键路径法 A．①③⑤B．②③④C．②⑤⑥D．①④⑥ 24、下列标识符中，（A）是不合法的标识符。 A、9moon B、State0 C、Not_Ack_0 D、signall 25、下列语句中，不属于并行语句的是：（D ） A、过程语句 B、assign语句 C、元件例化语句 D、case语句 26、在verilog中，下列语句哪个不是分支语句？（ D ） A.if-else B、case C、casez D、repeat 27、下列标示符哪些是合法的（ B ） A、$time B、_date C、8sum D、mux# 28、如果线网类型变量说明后未赋值，起缺省值是（ D ） A、x B、1 C、0 D、z 29、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A ）

四选一数据选择器源程序

四选一数据选择器源程序 Library ieee; Use ieee.std_logic_1164.all; Entity mux4_2 is Port (din: in std_logic_vector(3 downto 0); a,b : in std_logic; S: out std_logic); End; Architecture with_when of mux4_2 is Signal sel : std_logic_vector(1 downto 0); Begin Sel<=a&b; S<=din(0) when sel=“00”else din(1)when sel= “01” else din(2)when sel= “10” else din(3);---见程序说明。 Architecture with_select of mux4 is Signal sel :std_logic_vector（1 downto 0）; begin sel<=a&b; with sel select s<=din(0) when “00”, s<=din(1) when “01”,

s<=din(2) when “10”, s<=din(3) when “11”, …Z?when others; End; 程序说明： 1.本程序中含有两个结构体，with_when和with_select,max+plus软 件系统自动执行几何位置处于最后的机构体with_select. 2.结构体with_when是用并行条件信号赋值语句描述四选一数据选 择器。注意，最后一个输出din(3)不含有when子句；在s表达式中只有一个分号（；）。 3.结构体with_select.是用并行选择信号赋值语句描述四选一数据选 择器。注意，选择信号赋值语句中选择条件与case语句相似，不允许条件重叠和涵盖不全。由于a,b的值除了‘1’‘0’外，还有其他7个值，所以要用when others代表其他值，以穷尽所有可能值。 4.同一个设计任务，可以用不同的语句进行描述， 5.本程序中din为输入4位矢量信号。 实例2 3线----8线译码器 一、设计任务 描述一个3线-8线译码器，使能端为g1、g2a、g3b，地址选择端为a、 b、c，输出端为总线y。 二、算法设计

译码器和数据选择器

实验四译码器及其应用 一、实验目的 1.掌握中规模集成译码器的逻辑功能和使用方法 2.熟悉数码管的使用 二、实验原理 译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器可分为通用译码器和显示译码器两类。前者又分为变量译码器和代码变换译码器。 1.变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就有2n个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。 以3线－8线译码器74LS138为例进行分析，图4－1(a)、(b)分别为其 逻辑图及引脚排列。其中A2、A1、A0为地址输入端，0Y～7Y为译码输出端，S1、2S、3S 为使能端。 (a) (b) 图4－1 3－8线译码器74LS138逻辑图及引脚排列 表4－1为74LS138功能表 当S1＝1，2S＋3S＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其 它所有输出端均无信号（全为1）输出。当S1＝0，2S＋3S＝X时，或S1＝X，2S＋3S＝1时，译码器被禁止，所有输出同时为1。 表4－1

二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图4－2所示。若在S 1输入端输入数据信息，2S ＝3S ＝0，地址码所对应的输出是S 1数据信息的反码；若从2S 端输入数据信息，令S1＝1、3S ＝0，地址码所对应的输出就是2S 端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。 根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。 二进制译码器还能方便地实现逻辑函数，如图4－3所示，实现的逻辑函数是 Z ＝C B A C B A C B A ++＋ABC 图4－2 作数据分配器 图4－3 实现逻辑函数

译码器和数据选择器实验报告

译码器和数据选择器 12级电子信息工程20121060192 朱加熊 实验目的 1、熟悉集成译码器和数据选择器。 2、掌握集成译码器和数据选择器的应用。 3、学习组合逻辑电路的设计。 实验仪器及材料 1、双踪示波器 2、器件： 74LS00 二输入端四“与非”门1片 74LS20 四输入端双“与非”门1片 74LS139 双2-4先译码器1片 74LS153 双4选1数据选择器1片 实验内容 1、译码器逻辑功能测试 将74LS139译码器按图3.1接线，按表3.1分别置位输入电平，填输出状态表。

仿真结果Y0 Y1

Y2 Y3

2、译码器转换 将双2-4线译码器转换为3-8译码器。 （1）、画出转换电路图。 （2）、在试验箱上接线并验证设计是否正确。 （3）、设计并填写该3-8线译码器逻辑功能表，画出输入、输出波形。 电路图

逻辑功能表 注：表中Y=Yi 表示Yi=0，其余输 出值为1 3、数据选择器的测试及应 用 （1）、将双4选1数据选择器74LS153参照图3.2接线，测试其逻辑功能并填写功能表3.2. A B C Y 0 0 0 Y0 0 1 Y1 0 1 0 Y 2 0 1 1 Y 3 1 0 0 Y 4 1 0 1 Y 5 1 1 0 Y 6 1 1 1 Y7

（2）、将试验箱上4个不同频率的脉冲信号接到数据选择器4个输入端，将选择端置位，使输入端分别观察到4种不同频率的脉冲信号。 （3）、分析上述实验结果并总结数据选择器的作用。 逻辑功能表 输出控制选择端数据输入端输出 E A1 A2 D3 D2 D1 D0Y H X X X X X X L L L L X X X L L L L L X X X H H L L H X X L X L L L H X X H X H L H L X L X X L L H L X H X X H

数据选择器及其应用

数据选择器及其应用

物联网工程 郭港国 26 一、实验目的 1、掌握中规模集成数据选择器的逻辑功能及使用方法 2、学习用数据选择器构成组合逻辑电路的方法 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择 器的功能类似一个多掷开关，有四路数据D 0～D 3 ，通过选择控制信号 A 1 、A （地 址码）从四路数据中选中某一路数据送至输出端Q。 1、双四选一数据选择器 74LS153 所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图4－1，功能如表4－1。 表4－1

图4－1 74LS153引脚功能 S1、S2为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和2D0～ 2D 3分别为两个4选1数据选择器的数据输入端；Q 1 、Q 2 为两个输出端。 1）当使能端S1（S2）＝1时，多路开关被禁止，无输出，Q＝0。 2）当使能端S1（S2）＝0时，多路开关正常工作，根据地址码A 1、A 的状态， 将相应的数据D 0～D 3 送到输出端Q。 如：A 1A ＝00 则选择D O 数据到输出端，即Q＝D 。 A 1A ＝01 则选择D 1 数据到输出端，即Q＝D 1 ，其余类推。 数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。 2、数据选择器的应用—实现逻辑函数 例：用4选1数据选择器74LS153实现函数：ABC C AB C B A BC A F+ + + = 函数F的功能如表（4－2）所示 表4－2 表4－3

八选一数据选择器实验报告——孙小喃

学生实验报告 实验课名称：VHDL硬件描述语言 实验项目名称：八选一数据选择器 专业名称：电子科学与技术 班级：32050801 学号：05 学生姓名：孙小喃 教师姓名：程鸿亮 2010年11月06日

组别第三组同组同学钞田田 实验日期2010年11月06日实验室名称______________成绩_____ 一．实验名称 八选一数据选择器 二．实验目的与要求 目的： 设计一个8选1的数据选择器，初步掌握QuartusII软件的使用方法以及硬件编程下载的基本技能。 要求： 通过VHDL编程，实现一个数据选择器，要求有8位数据输入端，1位数据输出端，通过3位地址输入信号寻址，并具有输出使能功能。首先在QuartusII上进行功能和时序仿真，之后通过器件及其端口配置下载程序到SOPC开发平台中。 三．实验内容 1、打开QuartusII软件，建立一个新的工程： 1）单击菜单File\New Project Wizard… 2）输入工程的路径、工程名以及顶层实体名。 3）单击Next>按钮，进入下一个界面。由于我们建立的是一个空的项目，所以没有包含已有文件，单击Next>继续。 4) 设置我们的器件信息：设置为cyclone∏,选择FBGA，484，8,在available devices中选择EP2C35F484C8 33216 483840 70 4, 然后单击Next>，指定第三方工具。这里我们不指定第三方EDA工具，单击Next>后结束工程建立。 2、建立VHDL文件： 1) 单击File\New菜单项，选择弹出窗口中的VHDL File项，单击OK按钮以建立打开空的VHDL文件，注意此文件并没有在硬盘中保存。 2) 在编辑窗口中输入VHDL源文件并保存，注意实体名、文件名必须和建立工程时所设定的顶层实体名相同。 3) 编译工程 单击Processing\Start Compilation开始编译，编译过程中可能会显示若干出错消息，参考提示原因对程序进行修改直到编译完全成功为止。 3. 建立矢量波形文件 1) 单击File\New命令，在弹出的对话框中选择Other Files页面中的Vector Waveform File 项，打开矢量波形文件编辑窗口。 2) 双击窗口左边空白区域，打开Insert Node or Bus对话框。 3) 单击Node Finder…按钮，打开以下对话框，选择Filter下拉列表中的Pins：all，并点击List列出所有的端口，通过>>按钮把这些端口加入到右面的窗口中，单击OK完成端口的添加。 4) 回到波形编辑窗口，对所有输入端口设置输入波形，具体可以通 过左边的工具栏，或通过对信号单击鼠标右键的弹出式菜单中完成操 作，最后保存次波形文件。

八选一数据选择器和四位数据比较器verilog实验报告)

Verilog HDV 数字设计与综合 实验报告 微电子0901班 姓名：袁东明 _ 学号：_04094026 一、实验课题： 1.八选一数据选择器 2.四位数据比较器 二、八选一数据选择器Verilog程序： 2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input [2:0] a,b,c,d,e,f,g,h; input s0,s1,s2; output [2:0] out; reg [2:0] out; always@(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case({s0,s1,s2}) 3'd0 : out=a;

3'd1 : out=b; 3'd2 : out=c; 3'd3 : out=d; 3'd4 : out=e; 3'd5 : out=f; 3'd6 : out=g; 3'd7 : out=h; endcase end endmodule 2.2激励程序 module sti; reg [2:0] A,B,C,D,E,F,G,H; reg S0,S1,S2; wire [2:0] OUT; option dtg(A,B,C,D,E,F,G,H,S0,S1,S2,OUT); initial begin A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=0;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=0;S1=1;S2=1; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=0; #100 A=3'd0;B=3'd1;C=3'd2;D=3'd3;E=3'd4;F=3'd5;G=3'd6;H=3'd7;S0=1;S1=0;S2=1;

实验三译码器及其应用、数据选择器及其应用

实验三译码器及其应用、数据选择器及其应用 一、实验目的 1 ?掌握采用中规模集成器件进行组合逻辑电路设计、电路连接及测试的方法. 2 ?用实验验证所设计电路的逻辑功能. 二、实验设备与器件 1.电子学实验装置 2.集成块74LS20、74LS00、74LS138、74LS151、74LS153。 三、实验原理 中规模集成器件多数是专用的功能器件，具有某种特定的逻辑功能，采用这些功能器件实现组合逻辑函数，基本 方法是采用逻辑函数对比法. 中规模集成器件多数都带有控制端（片选端），例如译码器74LS138有三个附加控制端S B、S C和S A,当S A=1、 S B= S C =0时，译码器才被选通工作，否则，译码器被禁止，所有的输出端被封锁在高电平?利用片选可将多片连接 起来以扩展译码器的功能. 在一般情况下，使用译码器和附加的门电路实现多输出逻辑函数较方便，使用数据选择器实现单输出逻辑函数较方便，当逻辑函数输出为输入变量相加时，则采用全加器实现较为方便. 1 ?译码器 一个n变量的译码器的输出包含了n变量的所有最小项.例如3线/8线译码器（74LS138）的8个输出包含了3个变 量的全部最小项的译码?参见模拟电子技术基础教材中3线/8线译码器功能表. 用n变量译码器加上输出与非门电路，就能获得任何形式的输入变量不大于n的组合逻辑电路. 2 ?数据选择器 一个n个地址端的数据选择器, 具有2n个数据选择的功能.例如，数据选择器74LS151, n=3，可完成八选一的功能?参见附录中八选一数据选择器（74LS151）的真值表.由真值表可写出： 丫A2AA0D0 A2AA0D1A 2 Al A o D 2 A? A1A0D 3 A2A A0D 4 A2A A0D 5 A2 A A) A2AA0D7 数据选择器又称多路开关，其功能是把多路并行传输数据选通一路送到输出线上. 四、实验内容 1 ?三输入变量译码器功能测试 地址输入端AA1A0是一组三位二进制代码，其中A权最高，A o权最低，按实验电路图3-1接线，将实验结果填入

实验二4选1数据选择器的设计

实验二 4选1数据选择器的设计 实验学时：2学时 实验类型：设计 实验要求：必做 一、实验目的 通过实验让学生掌握组合逻辑电路的EDA原理图输入设计法，通过电路的仿真和硬件验证，让学生进一步了解4选1数据选择器的功能。 二、实验原理 数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。数据选择器的电路结构一般由于活门阵列而成，也有用传输门开关和门电路混合而成的。 图1 4选1数据选择器原理图 图1是一个4选1数据选择器，d3—d0是数据输入端，s1和s0是控制输入端，y是4选1数据输出端。 三、实验内容 设计并实现一个4选1数据选择器，要求根据原理图写出它的逻辑关系，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

四、实验步骤 1）在Maxplus2的图形编辑方式下，从prim元件库中调出4选1数据选择器电路所需要的元件。并按照图1所示的原理电路，完成4选1数据选择器原理图的输入设计。 2）保存好原理图文件，以为文件名保存在工程目录中。执行Compiler命令对设计文件进行编译。执行Create Default Symbol命令，可为4选1数据选择器生成一个元件符号。 3）在波形编辑方式下，编辑的波形文件，并完成输入信号d3,d2,d1和d0，控制信号s1和s0电平的设置。波形文件编辑结束后以为波形文件名存盘。执行仿真器Simulator命令，仿真开始，观察仿真波形进行设计电路的功能验证。 五、实验结果 1. 4选1数据选择器的逻辑功能及真值表 2.仿真波形

4选1数据选择器

电子设计技术课程设计 四位加法器 姓名：黄政 学号：2011059605 班级：通信工程zb421101 指导教师：郑雪娇 2013年12月26日 1

一、设计目的 1. 熟练使用Verilog HDL语言在mux plusⅡ软件平台上编写程序，完成编译工作。 2.学习VHDL程序中数据对象、数据类型、顺序语句、并行语句的综合使用，了解VHDL程序的基本结构。 3.掌握使用EDA工具设计数字系统的设计思路和设计方法。学习VHDL基本逻辑电路的综合设计应用。 4.学习实验开发系统的使用方法。 二、设计内容 1、设计并调试好一个4选1数据选择器。 2、仿真、分析结果、绘制波形 三、设计过程 1、程序的设计 打开mux plusⅡ，单击file，选择new ，选择Editor file类型。进行文本编辑，编辑完成后并以“max4_1.vhd”(注意后缀是．Vhd)为文件名，存在自己建立的工程目录D:\（自己的文件夹）内。进行存盘操作时，系统在弹出的存盘操作对话框中，自动保留了上一次存盘时的文件名和文件目录，不要随意单击“OK”按钮结束存盘，一定要填入正确的文件名并选择正确的工程目录后，才能单击“OK”按钮存盘，这是上机实验时最容易忽略和出错的地方。程序设计内容如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY MUX41A IS PORT(D3,D2,D1,D0,A1,A0,EN:IN STD_LOGIC; Y:OUT STD_LOGIC); END ENTITY MUX41A; ARCHITECTURE ONE OF MUX41A IS BEGIN Y<=D0 WHEN A1='0' AND A0='0' AND EN='1' ELSE D1 WHEN A1='0' AND A0='1' AND EN='1' ELSE D2 WHEN A1='1' AND A0='0' AND EN='1'

多路数据选择器

基于FPGA的多路数据采集器的设计 李庭武李本印 （陇东学院电气工程学院，甘肃庆阳745000） 摘要：数据采集是从一个或多个信号获取对象的过程，它是计算机与外部物理世界连接的桥梁，尤其在恶劣的数据采集环境中得到广泛应用。本课题主要研究利用FPGA把采集到的八路模拟信号电压分别转换成数字信号，在数码管上实时显示电压值，并且与计算机运行的软件示波器连接，实现电压数据的发送和接收功能。 关键词：FPGA；模数转换；数码显示管；键盘；设计 Design of multi-channel data terminal Based on FPGA Li Tingwu Li Benyin (Electrical Engineering College, Longdong University, Qingyang 745000, Gansu, China) Abstract: Data acquisition is a process that access to the object from the one or more signal, it is the bridge between the computer and the external physical world, and especially widely applied in data acquisition in harsh environment . This essay mainly studies on the usage of FPGA to collect the eight analog signals that are converted to digital voltage signal, digital tube display real-time voltage value. Connecting with the computer running software oscilloscope so that to realize the voltage data sending and receiving function. Keywords: FPGA; analog-to-digital converting chip; digital display tube; keyboard; design

实验三译码器及其应用、数据选择器及其应用

实验三 译码器及其应用、数据选择器及其应用 一、实验目的 1．掌握采用中规模集成器件进行组合逻辑电路设计、电路连接及测试的方法． 2．用实验验证所设计电路的逻辑功能． 二、实验设备与器件 1.电子学实验装置 2.集成块74LS20、74LS00、74LS138、74LS151、74LS153。 三、实验原理 中规模集成器件多数是专用的功能器件，具有某种特定的逻辑功能，采用这些功能器件实现组合逻辑函数，基本方法是采用逻辑函数对比法． 中规模集成器件多数都带有控制端（片选端），例如译码器74LS138有三个附加控制端B S 、C S 和A S ，当A S =1、 B S = C S =0时，译码器才被选通工作，否则，译码器被禁止，所有的输出端被封锁在高电平．利用片选可将多片连接 起来以扩展译码器的功能． 在一般情况下，使用译码器和附加的门电路实现多输出逻辑函数较方便，使用数据选择器实现单输出逻辑函数较方便，当逻辑函数输出为输入变量相加时，则采用全加器实现较为方便． 1．译码器 一个n 变量的译码器的输出包含了n 变量的所有最小项．例如3线/8线译码器(74LS138)的8个输出包含了3个变量的全部最小项的译码．参见模拟电子技术基础教材中3线/8线译码器功能表． 用n 变量译码器加上输出与非门电路，就能获得任何形式的输入变量不大于n 的组合逻辑电路． 2．数据选择器 一个n 个地址端的数据选择器，具有2n 个数据选择的功能．例如，数据选择器74LS151，n=3，可完成八选一的功能．参见附录中八选一数据选择器(74LS151)的真值表．由真值表可写出： 21002101210221032104210521062107Y A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A D =+++++++ 数据选择器又称多路开关，其功能是把多路并行传输数据选通一路送到输出线上． 四、实验内容 1．三输入变量译码器功能测试 地址输入端A 2A 1A 0是一组三位二进制代码，其中A 2权最高，A 0权最低，按实验电路图3-1接线，将实验结果填入功能表3-1中．

8选1数据选择器74LS151

8选1数据选择器74L S15 1 74LS151为互补输出的8选1数据选择器，引脚排列如图所示，功能见表。? 选择控制端（地址端）为C～A，按二进制译码，从8个输入数据D0～D7中，选择一个需要的数据送到输出端Y，G为使能端，低电平有效。 （1）使能端G＝1时，不论C～A状态如何，均无输出（Y＝0，W＝1），多路开关被禁止。838电子（2）使能端G＝0时，多路开关正常工作，根据地址码C、B、A的状态选择D0～D7中某一个通道的数据输送到输出端Y。 如：CBA＝000，则选择D0数据到输出端，即Y＝D0。新艺图库 如：CBA＝001，则选择D1数据到输出端,即Y＝D1，其余类推。工作原理ab126计算公式大全 74LS151功能表: 在数字系统中，往往要求将并行输出的数据转换成串行输出，用数据选择器很容易完成这种转换。例如将四位的并行数据送到四选一数据选择器的数据端上，然后在A1，A0地址输入端周期性顺序给出00 01 10 11,则在输出端将输出串行数据，不断重复。 数据选择器除了能从多路数据中选择输出信号外，还可以实现并行数据到串行数据的转换，作函数发生器等。 1.逻辑特性 (1) 逻辑功能：从多路输入中选中某一路送至输出端，输出对输入的选择受选择控制量控制。通常，对于一个具有2n路输入和一路输出的多路选择器有n个选择控制变量，控制变量的每种取值组合对应选中一路输入送至输出。 (2) 构成思想: 多路选择器的构成思想相当于一个单刀多掷开关，即 数据选择器的原理 o74LS151为互补输出的8选1数据选择器，引脚排列如图3－2，功能如表3－1。 选择控制端（地址端）为A2～A0，按二进制译码，从8个输入数据D0～D7中，选择 一个需要的数据送到输出端Q，为使能端，低电平有效。

译码器和数据选择器

实验报告 专业物联网工程年级 2012级姓名 **** 学号 ********** 日期 4.18 实验地点工学院实验室指导教师 ***** 实验三译码器和数据选择器 一、实验目的（宋体、4号字） 1、熟悉集成译码器。 2、学习集成译码器和数据选择器的应用 二、实验仪器（宋体、4号字） 1、双踪示波器 2、实验用元器件 ①74LS139 2 —4 线译码器1片 ②74LS153 双4选1 数据选择器1片 ③74LS00 二输入端四与非门1片 三、实验内容及结果分析（宋体、4号字） 1、译码器功能测试 ⑴将 74LS139 译码器电路按图 2.1 接线，参照表 2.1 输入电平，测试输出状态并填入表中⑵表2.1 使能选择输出 G VG(V) B VB(V) A VA(V) Y 0 VO(V) Y 1 V1(V) Y 2 V2(V) Y 3 V3(V) 1 5.067 X X 1 4.176 1 4.179 1 4.174 1 4.179 0 0 0 0 0 0.005 0 0.311 1 4.178 1 4.175 1 4.180 0 0 0 0 1 5.067 1 4.177 1 4.179 0 0.22 2 1 4.180 0 0.001 1 5.001 0 0.001 1 4.177 0 0.21 3 1 4.175 1 4.179 0 0 1 5.067 1 5.067 1 4.177 1 4.175 1 4.175 0 0.237

⑶实验结果如表格2.1所示，所测结果满足译码器的真值表。再看电压，高电平电压满足工作电压大于4v，低电平满足工作电压小于0.4v。全部符合。 2、译码器转换 将双２－４线译码器转换为３－８线译码器。 ⑴画出转换电路图； ⑵在实验箱上接线并验证设计是否正确； 检查连线正确。 ⑶填写该3-8 线译码器功能表 2.2。

4选1及16选1的数据选择器

4选1的数据选择器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mux41 is port(a,b,c,d:in std_logic; s:in std_logic_vector(1 downto 0); y:out std_logic); end; architecture one of mux41 is begin y<= a when s=0 else b when s=1 else c when s=2 else d; end; 16选1数据选择器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity mux161 is port(ain,bin,cin,din,ein,fin,gin,hin,iin,jin,kin,lin,min,nin,oin,pin:in std_logic; s1,s2:in std_logic_vector(1 downto 0); y:out std_logic); end; architecture one of mux161 is component mux41 port(a,b,c,d:in std_logic; s:in std_logic_vector(1 downto 0); y:out std_logic); end component; signal e,f,g,h:std_logic; begin u1:mux41 port map(ain,bin,cin,din,s1,e); u2:mux41 port map(ein,fin,gin,hin,s1,f); u3:mux41 port map(iin,jin,kin,lin,s1,g); u4:mux41 port map(min,nin,oin,pin,s1,h); u5:mux41 port map(e,f,g,h,s2,y); end;

数字电子逻辑 译码器和数据选择器 实验报告

福建农林大学计算机与信息学院信息工程类实验报告 系：计算机系专业：计算机科学与技术年级： 07级 姓名：学号：实验课程：数字电子技术基础 实验室号：__ 实验设备号： 9 实验时间： 2008-12-9 指导教师签字：成绩： 实验二译码器和数据选择器 一、实验目的和要求 1、掌握3 -8线译码器逻辑功能和使用方法。 2、掌握数据选择器的逻辑功能和使用方法。 二、实验原理 译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。译码器在数字系统中有广泛的应用，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。下图表示二进制译码器的一般原理图： 它具有n个输入端，2n个输出端和一个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。每一个输出所代表的函数对应于n个输入变量的最小项。二进制译码器实际上也是负脉冲输出的脉冲分配器，若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器）。 1、3-8线译码器74LS138 它有三个地址输入端A、B、C，它们共有8种状态的组合，即可译出8个输出信号Y0~Y7。另外它还有三个使能输入端E1、E2、E3。它的功能表见表2-1，引脚排列见图2-2。

表2-1 74LS138的功能表 注：‘H’表示逻辑高电平；‘L’表示逻辑低电平；‘×’表示逻辑高电平或低电平。 2、数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器。它的功能相当于一个多个输入的单刀多掷开关，其示意图如下： 3、数据选择器74LS151 74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可

数电实验三 数据选择器和译码器应用

上海电力学院数字电路与数字逻辑 院（系）：计算机科学与技术学院 实验题目：数据选择器和译码器应用 专业年级： 学生姓名： 学号：

一、实验目的和要求： 1、了解并掌握集成组合电路的使用方法。 2、了解并掌握仿真（功能仿真及时序仿真）方法及验证设计正确性。 3、使用数据选择器和译码器实现特定电路。 二、实验内容： 1.要求用数据选择器74153和基本门设计用3个开关控制1一个电灯的电路，改变任何一个开关的状态都能控制电灯由亮变暗或由暗变亮。（提示：用变量A、B、C表示三个开关，0、1表示通、断状态；用变量L表示灯，0、1表示灯灭、亮状态。）画出电路的原理图，将电路下载到开发板进行验证。 根据题意画出真值表如下 根据上表，可画出原理图

试验现象:当开关断开的数量是奇数时,灯是亮的,除此之外是灭的. 2. 人的血型有A,B,AB和O这4种，试用数据选择器74153和基本门设计一个逻辑电路，要求判断供血者和受血者关系是否符合下图的关系（提示：可用两个变量的4种组合表示供血者的血型，用另外两个变量的4种组合表示受血者的血型，用Y表示判断的结果）。画出电路的原理图，通过仿真进行验证。 真值表：

根据上表，可画出原理图 验证逻辑功能表，仿真结果如下

3.试用集成译码器74LS138和基本门实现1位全加器，画出电路连线图，并通过仿真验证其功能。 根据题意画出真值表如下 根据上表，可画出原理图

.验证逻辑功能表，仿真结果如下 4.试用数据选择器74151实现1位全加器电路，画出电路连线图，并通过仿真验证其功能。 原理图 .验证逻辑功能表，仿真结果如下图 三、实验小结： 通过本次试验，我更加了解集成组合电路的使用方法，了解并掌握了仿真包括功能仿真及时序仿真的方法及验证设计正确性。我还学会使用数据选

译码器及数据选择器的应用

译码器及数据选择器的应用 一、实验目的 1．掌握译码器（74LS138）的逻辑功能和使用方法。 2．掌握数据选择器（74LS151）的逻辑功能和使用方法。 二、实验原理 译码器和数据选择器都属于中规模集成电路，中规模集成器件多数是专用的功能器件,具有某种特定的逻辑功能,采用这些功能器件实现组合逻辑函数，基本采用逻辑函数对比法。 在一般情况下，使用译码器和附加的门电路实现多输出逻辑函数较方便，而使用数据选择器实现单输出逻辑函数较方便。 1.译码器 一个n 变量的译码器的输出包含了n 变量的所有最小项.例如,如图5.1.4-1是3线/8线译码器 (74LS138) ，有三个选通端1S 、2S 和3S ，只有当1S =1、2S +3S =0时，译码器才被选通，否则，译码器被禁止，所有的输出端被封锁在高电平。利用选片作用也可以将多片连接起来以扩展译码器的功能。8个输出包含3个变量的全部最小项的译码。表5.1.4-1是3线／8线译码器的功能表。用n 变量译码器加上输出与非门电路，就能获得任何形式的输入变量不大于n 的组合逻辑电路。 图1 74LS138（3线/8线译码器） 2.数据选择器 一个n 个地址端的数据选择器，具有对2 n 个数据选择的功能。例如，八选一数据选择器（74LS151），如图2所示，n ＝3，可完成八选一的功能，见表2。由真值表可写出： 7 0126012501240123012201210120012D A A A D A A A D A A A D A A A D A A A D A A A D A A A D A A A Y +++++++= 数据选择器又称多开路开关，其功能是在多路并行传输数据中选通一路送到输出线上。