eda选择题等

一、选择题

1、对CPLD器件特点描述正确的是:

A：不能多次编程 B：集成度低于PAL和GAL

C：内部触发器少 D：可以加密

答案：D

2、对FPGA器件特点描述正确的是:

A：采用EEPROM工艺 B：采用SRAM工艺

C：集成度比PAL和GAL低 D：断电后配置数据不丢失

答案：B

3、PLD器件未编程时_______:

A：有逻辑功能 B：没有逻辑功能

C：PAL器件有逻辑功能 D：GAL器件有逻辑功能

答案：B

4、GAL器件可以用擦除:

A：普通光 B：紫外线 C：红外线 D：电

答案：D

5、可以进行在系统编程的器件是:

A：EPRO B：PAL C：GAL D：CPLD

答案：D

6、CPLD和FPGA的不同特性:

A：高密度 B：髙速度 C：在系统编程 D：加密

答案：D

7、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个（）器件: A：PAL B：GAL C：FPGA D：EPROM

答案：B

8、可以进行在系统编程的器件是:

A：EPROM B：PAL C：GAL D：FPGA

答案：D

9、GAL16V8的_______不可编程:

A：与阵列 B：或阵列 C：输出逻辑宏单元OLMC D：A、B都

答案：B

10、在系统可编程器件一般使用计算机的（）编程:

A：串口 B：并口 C：USB口 D：VGA口

答案：B

11、可编程逻辑器件PLD的基本结构形式是_______:

A：与——与 B：与——或 C：或——与 D：或——或

答案：B

12、可以多次编程的器件是_______:

A：PROM B：PLA C：PAL D：GAL

答案：D

13、GAL16V8器件的输出引脚最多有______:

A：16 B：4 C：8 D：20

答案：C

15、对CPLD器件特点描述正确的是:

A：不能多次编程 B：可以多次编程 C：使用紫外线擦除 D：使用红外线擦除答案：B

16、PAL16V8器件的输入引脚最多有_______:

A：16 B：4 C：8 D：20

答案：A

17、只能一次编程的器件是:

A：PAL B：GAL C：CPLD D：FPGA

答案：A

二、填空题、简答题

1. 数字系统设计方法有：1、模块设计法2、自顶向下设计法 3、自底向上法等

2．AHDL的全拼？

A ltera H ardware D escription L anguage

3.什么是实体？

实体作为一个设计实体的组成部分，其功能是对这个设计实体与外部电路进行接口描述，实体是设计实体的表层设计单元，实体说明部分规定了设计单元的输入输出接口信号或引脚，它是设计实体对外的一个通信界面。

4．功能描述语句结构有哪五种不同类型？

是块语句(BLOCK) 、进程语句(PROCESS)、信号赋值语句、子程序调用语句、元件例化语句。

5．结构体能不能单独存在？

不能，它必须有一个界面说明，即一个实体。

6．AHDL语言程序的扩展名是什么？

tdf

7．AHDL语法中数字恒等表示为 = = ；逻辑或表示为 : OR/#；逻辑与表示为AND/&；逻辑非表示为NOT/！.

8 VHDL的全拼？V ery high speed integrated H ardware D escription L anguage

9．结构体由两大部分组成：1) 对数据类型、常数、信号、子程序和元件等元素的说明部分。

2) 描述实体逻辑行为的，以各种不同的描述风格表达的功能描述语句，它们包括各种形式的顺序描述语句和并行描述语句。

10．子程序有哪两种类型？

即过程（ PROCEDURE）和函数〔FUNCTION〕。

11．在EDA技术中，自顶向下设计方法的重要意义是什么？

答：

这种设计方法是由抽象到具体、由顶向下地进行，首先从系统设计入手，在顶层进行系统功能方框图的划分和结构设计。在方框图—级进行仿真、纠错，并用硬件描述语言（HDL．Hardware Description Language）对高层次的系统行为进行描述，在系统—级进行验证。然后用综合优化工具生成具体门电路的网表，其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这不仅有利于早期发现结构设计上的错误，避免设计工作的浪费，而且也减少了逻辑功能仿真的工作量，提高了设计的一次成功率。“自顶向下”的模块化设计方法一般都要求使用EDA开发工具。由于摆脱了电路细节的束缚，设计人员可以把精力集中于创造性的概念构思与方案上。在相应的EDA开发工具的支持下，设计人员新的概念得以迅速转化为产品，这就能够大大缩短丁产品的研制周期，进一步提高了研究与设计的效率。

12．说明EPROM、,EEPROM和FLASH MEMORY的特点。

答：

EPROM器件是一种紫外线可擦除、电可重新编程的PLD器件，存储单元都采用浮栅雪崩注入MOS电路，只能整体擦除，不能实现对位擦除，而且擦除操作繁琐，器件的频繁拔插对器件的可靠性有影响。由于编程电压高于工作电压，因此编程不慎容易造成RAM区内容被冲

EEPROM采用浮栅编程技术，是电擦除、电编程的PLD器件，编程各擦除所需的电流是极小的，可用普通电源供给电压，擦除方便，速度快，但一次只能擦除一个字节

FLASH MEMORY采用浮栅编程技术，对EEPROM进行了改进，电擦除、电编程。它可以在ms内擦除全部或一段被存贮信息，它的存贮结构与EPROM中的叠栅注入MOS管相似，片内所有叠栅MOS管的源极连在一起，所以擦除时是可以将全部存储单元同时擦除。

13．PAL和GAL在结构上有那些不同？

答：

1）PAL和GAL的输出结构不相同。PAL有几种固定的结构，选定芯片型号后，其输出结构也就选定了。GAL 器件与PAL器件的区别在于用可编程的输出逻辑宏单元（OLMC）代替固定的或阵列。可以实现时序电路。2）GAL和PAL最大的区别在于GAL有一种灵活的、可编程的输出结构，它只有种基本型号，并可以代替数十种PAL器件

3）PAL器件有许多缺陷，主要是PAL采用的是PROM编程工艺，只能一次编程，而且由于输出方式是固定的同，不能重新组态，因而编程灵活性较差。GAL器件的每个宏单元均可根据需要任意组态，所以它的通用性好，比PAL使用更加灵活，而且GAL器件采用了E2CMOS工艺结构，可以重复编程

4) 与PAL相比，GAI器件采用了先进的E2CMOS工艺，实现了高速的电擦除、电改写。

14．简述可编程逻辑器件的分类？

答：

1)按器件集成度划分

单片集成1000门以下的PLD器件就称为低密度PLD(LDSPLD)；单片集成1000门以上的就属高密度PLD(HDPLD)。

2)按编程次数划分

只允许对芯片进行一次性的编程配置的器件称之为OTP型器件(One Time Programming)。OTP型器件的内部编程单元是熔丝(Fuse)型或反熔丝 (Antifuse)型开关，只允许烧断一次，故这种器件编程后就不能改变其功能定义。

多次可重复编程的PLD器件的内部编程单元采用的是具有紫外线或电擦除特性的EPROM、E2PROM或Flash Memory（闪存）及SRAM, 这类编程单元由于允许反复进行电信号编程写入,故人们可以多次对这类PLD芯片的逻辑功能重复定义。

3)按编程配置特性划分

可对芯片进行反复多次性编程，多次可编程的PLD器件又依芯片断电后用户先前定义的功能是否能够保持被划分为非易失性PLD和易失性PLD两大类。

4)按器件结构类型划分

PLD器件按内部结构可划分为两大类：

(1)阵列型PLD。

(2)现场可编程门阵列FPGA。

15．简述Altera CPLD的特性，说明其各组成部分的主要功能。

16．简述HDL的主要优点及用它来进行数字系统设计的特点。

17．简述PAL的基本结构与特点。

答：

PAL( Programmable Array Logic)是一种与阵列可编程、或阵列固定的可编程逻辑器件。这种结构中，或阵列的输入固定连接到若干个与门的输出（乘积项），用户通过对与阵列的编程获得各种逻辑输出。PAL 把PROM器件的成本低、速度高、编程容易的特性与PLA器件的应用灵活性等优点结合在一起，成为早期可编程逻辑器件的主要器件。PAL具有多种输出结构形式，因而其型号较多。但PAL器件的编程元件主要采用的是熔丝工艺，属OTP器件,每只芯片只能编程一次。故不适合在产品开发阶段中的使用。但由于其速度较快、开发系统完善，现仍有少量使用。

18．功能仿真和时序仿真有何区别？如何利用MAX+PLUSII进行这些仿真？

答：

功能仿真，又称前仿真，是在不考虑器件延时的理想情况下仿真设计项目的一种项目验证方法。通过功能仿真来验证一个项目的逻辑功能是否正确。

时序仿真 (模拟仿真)又称后仿真，是在考虑设计项目具体适配器件的各种延时的情况下仿真设计项目的一种项目验证方法。时序仿真不仅测试逻辑功能，还测试目标器件最差情况下的时间关系。

MAX十PLUS II支持功能仿真(前仿真)和模拟仿真(后仿真)。若要进行功能仿真，则需选择菜单命令Processing／Functional SNF Extractor打开功能仿真器网表文件提取器；若要进行模拟仿真，则需选择菜单命令Processing／Timing SNF Extractor打开定时模拟器网表文件提取器。

19．FPGA器件在结构上有那些特点？说明其各组成部分的主要功能

20．AHDL的全拼

【答案】A ltera H ardware D escription L anguage

21、一个完整的VHDL程序包括、和、、

五个部分。

【答案】一个完整的VHDL程序包括库、程序包、实体、结构体和配置五个部分。其中库、程序包、实体、结构体是可以单独编译的源设计单元。

22、断电后，FPGA器件中的配置数据会自动_________。

答案：丢失

23、在VHDL中主要有哪三种重载现象、、

【答案】子程序重载主要有三种类型：一是参数类型的重载；二是参数数目的重载；三是函数返回类型的重载。

24、PLD的中文含义是：_ __。

答案：可编程逻辑器件

25、ASIC的中文含义是：_ __。

答案：专用集成电路

26、“与－或”结构的可编程逻辑器件主要由四部分构成：_ _ _、__ ___、____________和____________。答案：输入电路@可编程“与”阵列@可编程或阵列@输出电路

27、PAL和GAL器件需要使用________编程。

答案：编程器

28、CPLD的一般采用“_________”结构。

答案：与－或阵列

29、PAL器件只能________次编程。

答案：一

30、FPGA的一般采用“_________”结构。

答案：查找表

31、在系统可编程CPLD和FPGA______编程器编程。

答案：不需

32、CPLD和FPGA的I/O端数和触发器比PAL和GAL______。

答案：多

33．子程序有、两种类型？

【答案】即过程（ PROCEDURE）和函数〔FUNCTION〕

34、GAL器件能________次编程。

答案：多

35、CPLD的中文含义是_________。

答案：复杂可编程逻辑器件

36、可编程逻辑器件结构图中一般用“x”表示此编程单元为________。

答案：编程连接

37、可编程逻辑器件按规模的大小一般分为________和_________。

答案：低密度可编程逻辑器件@髙密度可编程逻辑器件

38、GAL器件________取代全部PAL器件。

答案：可以

39、PAL和GAL器件________在系统编程。

答案：不能

40、FPGA_________加密。

答案：不能

41、FPGA的一般采用_________工艺。

答案： SRAM

42、可编程逻辑器件结构图中一般用“·”表示此编程单元为________。

答案：固定连接

43、髙密度可编程逻辑器件的主要有________和_________。

答案： CPLD@FPGA

44、FPGA的中文含义是_________。

答案：现场可编程门阵列

45、低密度可编程逻辑器件的主要有________和_________。

答案： PAL@GAL

46、CPLD的集成度_________于PAL和GAL。

答案：髙

47、CPLD的内部延时_________。

答案：确定

48、FPGA的内部延时_________。

答案：不确定

49、GAL器件采用________擦除。

答案：电

50、可编程逻辑器件结构图中无任何标记表示此编程单元为________。

答案：不连接

51、设计中经常使用的两类约束条件是、

【答案】设计中经常使用的两类约束条件是面积约束条件和时间约束条件。

52、在设计中，常常采用的设计方法有、和的设计方法。答案:直接设计方法、自顶向下的设计方法和白底向上的设计方法。

53、GAL16V8器件的输出引脚最多有______:

答案：8

54、CPLD内部含有多个逻辑单元块，每个逻辑单元块相当于一个（）器件:

答案：GAL

55、CPLD_________加密。

答案：能

三、简答题

1. PLD器件有哪几种分类方法？按不同的方法划分PLD器件分别有哪几种类型？

答：按集成密度分

可分为低密度可编程逻辑器件(LDPLD)和高密度可编程逻辑器件(HDPLD)两类。LDPLD包括PROM、PLA、PAL和GAL四种。

HDPLD包括EPLD、CPLD和FPGA三种。

按编程方式分：

可编程逻辑器件的编程方式分为两类：一类是一次性编程(One Time Programmable,简称OTP)器件，另一类是可多次编程器件。根据各种可编程元件的结构及编程方式，可编程逻辑器件通常又可以分为四类：

a.采用一次性编程的熔丝(Fuse)或反熔丝(Antiifuse)元件的可编程器件。

b.采用紫外线擦除、电可编程元件，即采用EPROM、UVCMOS工艺结构的可编程器件。

c.采用电擦除、电可编程元件。其中一种是E2PROM，即采用E2PROM工艺结构的可编程器件；另一种是采用快闪存储单元(F1ash Memory)结构的可编程器件。

d.基于静态存储器SRAM结构的编程器件。

以上四类器件中第1类属于一次性编程器件，第2、3、4类属于可多次编程器件。

按结构特点分：

将其分为两大类：

a阵列型PLD

b现场可编程门阵列FPGA。

阵列型PLD的基本结构由与阵列和或阵列组成。简单PROM、PLA、PAL和GAL、EPLD和CPLD都属于阵列型PLD

FPGA具有门阵列的结构形式，它是由许多可编程逻辑单元(或称逻辑功能块)排成阵列组成的，这些逻辑单元的结构和与或阵列的结构不同，所以也将FPGA称为单元型PLD。

除了以上分类法以外，还可将可编程逻辑器件分为简单PLD、复杂PLD和FPGA三大类，或也有将可

编程逻辑器件分为简单PLD和复杂PLD(CPLD)两类，而将FPGA划入CPLD的范围之内。

2．PAL的基本结构是什么形式？

答：可编程阵列逻辑PAL的基本门阵列结构为与阵列可编程，或阵列固定连接，也就是说，每个或门的输出是若干个乘积项之和，其中乘积项的数目是固定的。

PAL有几种固定的输出结构，选定芯片型号后，其输出结构也就选定了。输出方式有TS（三态输出）、I/O及寄存器输出。

3．什么是“在系统编程”?在系统编程有什么意义?

答：“在系统编程”是指对器件、电路板或整个电子系统的逻辑功能可随时进行修改或重构的能力。这种重构或修改可以在产品设计、制造过程中的每个环节，甚至在交付用户之后进行。

意义：1.利用ISP技术可以完全摆脱编程器，并且解决传统可编程器件比较难以解决的问题。有利于提高系统的可靠性，便于系统板的调试和维修。

2.ISP技术开始了器件编程一个新的时代，对系统的设计、制造、测试和维护也产生了重大的影响。由于ISP器件允许在设计、测试和制造过程中和器件焊接在电路板的条件下重构系统，这种能力给样机设计、电路板调试、系统制造和系统升级带来革命性的变化。

3.为今后的系统重构提供了新思路。采用ISP技术，使系统内硬件的功能可以像软件一样通过编程来配置，从而在电子系统中引入了“软”硬件的全新概念。它不仅可以使电子系统的设计和产品性能的改进以及扩充变得十分简便，还使新一代电子系统具有极强的灵活性和适应性。

4．PLD开发包括哪几个主要步骤?

答：可编程逻辑器件的设计是指利用开发软件和编程工具对器件进行开发的过程。

包括设计准备、设计输入、设计处理和器件编程四个步骤以及相应的功能仿真(前仿真)、时序仿真(后仿真)和器件测试三个设计验证过程。

5．CPLD的基本结构包括哪些？

答：大多数EPLD、CPLD器件中至少包含了三种结构：可编程逻辑宏单元；可编程I／O单元；可编程内部连线，

a．可编程逻辑宏单元

逻辑宏单元内部主要包括与或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。

b．可编程I／O单元

输入／输出单元，简称I／O单元，它是内部信号到I／O引脚的接口部分。

c．可编程连线阵列

可编程连线阵列的作用是在各逻辑宏单元之间以及逻辑宏单元和I／O单元之间提供互连网络。6．说明在MAXPLUS－II中用原理图输入设计电路的详细流程。.

答：完成一个线路图文件设计的流程如下：

①指定本设计项目的名字。选中菜单项File\Project\Name或单击快捷钮，在Project Name对话框中

健入文件名

②进入图形编辑器，创建一个.gdf格式的新文件

选择菜单项Fi1e／New，或点击快捷钮，在New对话框中选择Graphic Editor File创建一个.gdf格式的新文件

③输入原理图：

A输入图元和宏功能符号； MAX十PLUS II提供了丰富的图元和宏功能符号(Primitive & Macro function)库，它们分类放在Max2work\maxlib＼子目录下。

B连线；

C命名引脚、引线及符号。

④保存文件并检查基本错误。

⑤形成一个默认符号或包含文件

⑥关闭文件。

7．GAL和PAL结构上有哪些不同？

答：可编程阵列逻辑PAL和通用阵列逻辑GAI的基本门阵列结构相同，均为与阵列可编程，或阵列固定连接，也就是说，每个或门的输出是若干个乘积项之和，其中乘积项的数目是固定的。

PAL和GAL的输出结构却不相同。PAL有几种固定的输出结构，选定芯片型号后，其输出结构也就选定了。GAL和PAL最大的差别在于GAL有一种灵活的、可编程的输出结构，它只有两种基本型号，并可以代替数十种PAL器件，因而称为通用可编程逻辑器件。

8．在MAX+PLUSII开发系统中可使用哪几种设计输入方法？列出其优、缺点。

答：在MAX+PLUSII开发系统中，逻辑设计的输入方法有图形输入、文本输入、波形输入及第三方EDA工具生成的设汁网表文件输入等。输入方法不同，生成的设计文件也不同．

原理图输入：使用元件符号和连线等描述，比较直观，但设计大规模的数字系统时则显得繁琐。设计效率低，但易于仿真

文本输入（HDL语言输入）：HDL逻辑描述功能强，成为国际标准，便于移植

波形输入：在电路绘图及编译完成后可进行编辑模拟波形，此时须开启波型编辑器，观察直观

第三方EDA工具生成的设计网表文件输入：便于移植，但要求熟悉第三方EDA工具

9．FPGA的基本结构包括哪些？

答：FPGA具有掩模可编程门阵列的通用结构，它由逻辑功能块排成阵列组成，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。FPGA的基本结构包括：FPGA一般由三种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。

这三种可编程电路是：可编程逻辑块〔CLB—Configurable logic Block〕、输入／输出模块(IOB—I／O Block)和互连资源(IR—Interconnect Resource)。

10．简述PLA、PROM、PAL、GAL的结构特点（包含阵列和输出方式）

答：PROM、PLA、PAL和GAL四种PLD电路主要是编程情况和输出结构不同，因而电路结构也不相同，其结构如表(见书)

11、简述EDA技术的基本特征。

【答案】EDA技术的基本特征为：

(1)采用自顶向下的设计方法；

(2)采用硬件描述语言；

(3)具有逻辑综合和优化功能；

(4)开放性和标准化。

12 一个完整的VHDL程序包括哪几个部分?其中哪些部分是可以进行单独编译的源设计单元?

【答案】一个完整的VHDL程序包括库、程序包、实体、结构体和配置五个部分。其中库、程序包、实体、结构体是可以单独编译的源设计单元。

13、比较GAL和PAL器件在电路结构形式上有什么不同？

答案：PAL有双极型熔丝工艺和E2CMOS两种工艺。前一种不能改写，后一种能改写。它们的输出电路的结构类型由型号决定，在一些定型产品中仍在使用，一般不再用来开发新产品。GAL，采用E2CMOS工艺，改写方便。GAL器件采用了可编程的输出逻辑宏单元OLMC，通过编程设置成不同的输出方式，可以用同一种型号的GAL器件实现PAL器件所有的各种输出电路工作模式，从而增强了器件的通用性，它是目前应用最广泛的PLD。

14、在设计中，常常采用的设计方法有几种?它们是如何定义的?

【答案】在设计中，常常采用的设计方法有三种：直接设计方法、自顶向下的设计方法和自底向上的设计方法。直接设计方法就是将设计看成一个整体，将其设计成为一个单电路模块。自顶向下的设计方法就是从设计的总体要求出发，自顶向下地将设计划分为不同的功能子模块，每个功能子模块完成一定的逻辑功能。这种设计方法首先确定顶层模块，进行顶层模块的设计，然后将顶层模块中的逻辑功能划分为不同的功能子模块，再进行功能子模块的详细设计。自底向上的设计方法与自顶向下的设计正好相反，它首先定义子模块，进行子模块的具体设计，然后再根据设计的总体要求，将各个功能子模块合成，以完成硬件的总体设计。

15、什么是属性?在VHDL中有哪几类预定义属性?

【答案】(1)属性是指设计实体、结构体、数据类型、信号等对象的指定特征。

16、简述变量与信号的主要区别。

【答案】变量与信号的主要区别体现在以下方面：

(1)变量赋值是没有没有延迟的；而信号赋值则是有一定延迟的。

(2)变量只有当前值；而信号除当前值外还有许多相关的信息。

(3)进程对信号敏感而对变量不敏感。

(4)变量只在定义的进程、过程和函数中可见；而信号可以是多个进程的全局信号。

(5)变量在硬件中没有一定的对应关系；而信号是硬件中连线的抽象描述。

17、数值类属性可以划分为哪几个子类?它们的作用分别是什么?

【答案】数值类属性可以划分为3个子类：数据类型的数值属性、数组的数值属性和块的数值属性。其中，数据类型的数值属性主要用来返回一个数据类型或子类型的边界值；数组的数值属性将返回该限定性数组类型的长度值；块的数值属性用来返回在设计实体中块和结构体是如何建模的信息。

四、判断题

1、PAL器件可以取代GAL器件。（）答案：错误

2、GAL器件可以使用紫外线擦除。（）答案：错误

3、GAL器件的输出逻辑宏单元OLMC不能实现PAL器件的所有输出形式。（）答案：错误

4、FPGA能加密。（）答案：错误

5、CPLD的内部延时确定。（）答案：正确

6、CPLD不能加密。（）答案：错误

7、断电后CPLD中的数据会丢失。（）答案：错误

8、断电后FPGA中的数据会丢失。（）答案：正确

9、GAL器件OLMC不可编程。（）答案：错误

10、PAL器件只能一次编程。（）答案：正确

11、GAL器件只能一次编程。（）答案：错误

12、在系统可编程器件需使用编程器编程。（）答案：错误

13、使用在系统可编程器件设计的电子产品不能升级。（）答案：错误

14、PAL和GAL器件需要使用专门的编程器编程。（）答案：正确

15、PAL器件可以在系统编程。（）答案：错误

16、GAL器件可以在系统编程。（）答案：错误

17、GAL器件可以取代PAL器件。（）答案：正确

18、GAL器件不能加密。（）答案：错误

19、FPGA的内部延时确定。（）答案：错误

EDA实验指导书

实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件

点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。

EDA实验指导 基于FPGA的动态扫描电路设计new

FPGA实验指导及记录 实验三基于FPGA的数码管动态扫描电路设计 1.实验目的： （1）掌握FPGA工作的基本原理、FPGA硬件平台的使用； （2）熟悉7段数码管显示译码电路的设计。 （3）掌握数码管动态扫描显示原理及动态扫描电路的设计。 2.实验任务：利用FPGA硬件平台上的6位数码管动态显示计数器输出数据。 3.电路设计 （1）顶层电路 由分频模块fre_div，计数器模块counter100，译码显示模块diaplay构成。分频模块fre_div将可将实验平台晶体振荡器提供的50MHz时钟信号分频，输出500Hz，1KHz及1Hz三种信号备用，conter100模块实现模100计数功能，display模块为数码管动态显示模块，实现计数数字在6位数码管上的动态显示。 （2）分频器模块fre_div 该模块已经设计完成，存放在F盘502文件夹里，使用时请自行拷贝至当前工程文件夹，并按设计需要选择合适的输出。 （3）计数器模块counter100 该计数器模块实现模100计数。此处同学们应掌握数据总线的画法。

（4）译码显示模块display 该模块由counter6模块，dig_select模块，seg_select模块以及decoder模块构成，请同学们自行完成该模块总体设计，当display模块的输入信号scanclk频率为1KHz时，数码管扫描周期为36ms，每次扫描每位数码管显示时长6ms。各子模块设计思路如下。 a)counter6模块 该模块需使用74390设计一个模6的计数器。请在空白处做预设计，画出电路图。 b)dig_select模块 该模块用于选择6位数码管中的某一位显示相应字形。74138为3-8译码器，功能表见附录。

EDA实验指导书

实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。

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目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II

实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用

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ED心验指导书齐鲁理工学院

目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)

实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按

EDA实验指导书new_Quartus2

EDA技术实验手册及程序代码 物理与信息项目学院 学号：111000228 姓名：汪艺彬 注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考 《EDA技术实用教程》中有关章节。 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习 。 5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件） 一起，作为实验报告上交。 6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。 实验一利用原理图输入法设计4位全加器一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉

熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 <1）生成新的空白原理图，作为4位全加器设计输入 <2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 5、完成设计流程

EDA实验指导书

实验一利用原理图输入法设计4位全加器 一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号 cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 （1）生成新的空白原理图，作为4位全加器设计输入 （2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如 下所示 以上为一位半加器

以上为1位全加器 以上为4位全加器 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延 时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示

以上为4位超前进位全加器 5、完成设计流程 （1）在QuartusII环境下对以上设计电路按照教材5.1节的流程进行编译，排 除错误，生成最终配置文件。 （2）对结果进行时序仿真，观察设计的正确性（注意观察时序仿真波形中引入 的延时），如有错误应改正电路，并重新执行整个流程，直到得到正确的仿真结 果。 四、思考题 1、你在原理图设计中使用的是哪一个库里面的元件，是否还有其他库可用，有 什么不同？请试着用另外一个库重复以上的设计内容。 2、试用QuartusII下的时序分析器(教材11.3.7～11.3.8)分析两种进位结构的 4位全加器的时序，给出数据对比，说明两者之间的性能差异。 以上为串行加法器仿真时序

EDA实验箱实验指导书

实验二流水灯 1.实验目的 通过本实验让学生进一步了解、熟悉和掌握CPLD/FPGA开发软件的使用方法及VHDL 语言的编程方法；学习简单的时序电路的设计和硬件测试。 2.实验内容 本实验的内容是控制实验箱上的发光二极管LED1—LED8，使之实现流水灯显示。3.实验原理 在LED1~LED8引脚上周期性地输出流水数据，即输出的数据依次为11111111、11111110、11111100、11111000、11110000、11100000、11000000、10000000、00000000，如此循环显示，输出数据“0”，表示点亮相应的LED小灯。为了方便观察，流水的速率控制在2Hz左右。在核心板上有一个48MHz的标准时钟源，该时钟源与芯片EP2C5的23脚相连。为了产生2Hz的时钟源，在此调用了分频模块int_div。 4.实验步骤 (1)启动Quartus II，建立一个空白工程，然后命名为led_waterflow.qpf。 (2)新建ledwater.vhd源程序文件，源代码如下。然后进行综合编译。若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。生产符号文件ledwater.bsf (File→ Create/_Update → Create Symbol Files for Current File)。 流水灯程序参考 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_Arith.ALL; USE IEEE.STD_LOGIC_Unsigned.ALL; ENTITY ledwater IS PORT( clk: IN STD_LOGIC; led: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END; ARCHITECTURE one OF ledwater IS SIGNAL led_r:STD_LOGIC_VECTOR(8 DOWNTO 0); BEGIN led<=led_r(7 DOWNTO 0); PROCESS(clk) BEGIN IF clk’event and clk=’1’ THEN led_r<=led_r(7 DOWNTO 0) & '0'; IF led_r="000000000" THEN --循环完毕吗？ led_r<="111111111"; --是，则重新赋初值 END IF; END IF; END PROCESS; END; (3)将实验模块库里的int_div.vhd和int_div.bsf拷贝到工程目录下。

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淮阴工学院EDA技术实验指导书 编者：叶小婷 电子与电气工程学院 2014年6月7日

目录 实验一基于QUARTUSII 图形输入电路的设计 (1) 实验二基于VHDL 格雷码编码器的设计 (16) 实验三含异步清零和同步使能的加法计数器 (18) 实验四八位七段数码管动态显示电路的设计 (20) 实验五数控分频器的设计 (22) 实验六图形和VHDL 混合输入的电路设计 (23) 实验七四位并行乘法器的设计 (26) 实验八基本触发器的设计 (28) 实验九四位全加器设计 (30) 实验十矩阵键盘显示电路的设计 (32) 实验十一用VHDL 设计七人表决器 (35) 实验十二用VHDL 设计四人抢答器 (37) 实验九熟悉PROTEL99环境 (39) 实验十原理图设计 (42) 实验十一元件制作与网络表操作 (44) 实验十二印刷电路板设计 (47) 附录一实验箱常用管脚分配表 (49) 附录二参考程序 (51)

实验一基于QUARTUSII 图形输入电路的设计 一、实验目的 1．通过一个简单的3—8译码器的设计，掌握组合逻辑电路的设计方法。 2．初步了解QUARTUSII 原理图输入设计的全过程。 3．掌握组合逻辑电路的静态测试方法。 二、实验设备 1．PC机一台； 2．Altera Blaster下载器一根； 3．THGSC-3型实验箱一台。 三、实验原理 3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N 的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。 四、实验内容 在本实验中，用三个拨动开关(SW1~SW3)来表示三八译码器的三个输入（A、B、C）；用八个LED 来表示三八译码器的八个输出（D1~D8）。通过输入不同的值来观察输入的结果与三八译码器的真值表是否一致。实验箱中的拨动开关，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。实验箱中的拨动开关与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与FPGA 的管脚连接在用户手册中都做了详细说明，这里不再赘述。 五、实验步骤 下面将通过这个实验，向读者介绍QUARTUSII 的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。 1．建立工程文件 1）选择“开始>程序>Altera>QuartusII 9.0”，运行QUARTUSII 软件。或者双击桌面上的QUARTUSII 的图标运行QUARTUSII 软件，出现如图1-1 所示，如果是第一次打开QUARTUSII 软件可能会有其它的提示信息，使用者可以根据实际情况进行设定后进入图1-1 所示界面。 2）选择软件中的，新建一个工程。如图1-2所示。 3）点击图1-2 中的Next 进入工作目录，工程名的设定对话框如图1-3 所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda 等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如exp1，一般情况下工程名称与实体名称相同。使用者也

《EDA》实验指导书--

辽东学院自编教材 《可编程逻辑器件原理及应用实验》指导书 李海成编 （计算机科学与技术、电子信息工程专业用） 姓名： 学号： 班级： 信息技术学院 2013年6月

目录 目录 (1) 实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。实验二半加器 . (2) 实验三带进位输入的8位加法器 (4) 实验四数据比较器 (6) 实验五编码器 (9) 实验六组合逻辑电路的设计 (12) 实验七计数器 (14) 实验八触发器功能的模拟实现 (17)

（被加数）Ai （被加数）Bi （半加和）Hi （本位进位）Ci 实验二 半加器 实验类型： 验证性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1.设计并实验一个一位半加器 2.掌握CPLD/FPGA 组合逻辑设计基本方法。 二、 实验原理 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加器电路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、输出，如图2-1。 图2-1 一位半加器示意图 表2-1 一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式： Bi Ai Bi Ai Hi ?+?= Bi Ai Ci ?= 三、 实验连线 半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。 四、 实验记录 五、实验注意事项

EDA实验指导书1

EDA实验指导书 天津大学仁爱学院 2011年9月30日

目录 1.实验一LED实验 （验证性实验） 2.实验二LED点阵实验 （综合性实验） 3.实验三LCD显示实验 （设计性实验）

实验一：LED实验 一、实验目的 1.熟悉ISE8.2开发环境，掌握工程的生成方法； 2.熟悉SEED-XDTK_V4实验环境； 二、实验内容 1.创建工程； 2.添加HDL资源文件； 3.配置一个应用程序完成设计。 三、实验准备 1.通过USB口下载电缆将计算机的USB口及SEED-FEM025板的J9连接好； 2.启动计算机，打开SEED-XDTK_V4实验箱电源开关。观察SEED-FEM025板上的＋ 5V（D11）的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。 四、实验步骤 1.创建工程 1)双击桌面Xilinx ISE8.2快捷方式打开ISE工程管理器（Project Navigator）； 2)打开Project Navigator后，选择File→New Project，弹出新建工程对话框； 3)在工程路径中单击“…”按钮，将工程指定到如下目录D:\02.V4_lab，单击确定； 4)在工程名称中输入led，点击Next按钮，如图1.1所示； 图1.1 5)弹出器件特性对话框。器件族类型（Device Family）选择“Virtex4”，器件型号（Device） 选“XC4VSX25FF668-10”，综合工具（Synthesis Tool）选“XST(VHDL/Verilog)”，仿真器（Simulator）选“ISE Simulator”，如图1.2；

EDA实验指导书全(Verilog版)

EDA实验指导书 熊利祥编 武汉理工大学华夏学院

2011年9月

前言 一、实验课目的 EDA实验课是电子工程类专业教学中重要的实践环节，包括了ISE开发环境基本操作及Verilog语言、组合逻辑电路设计、流水灯设计、计数器设计、扫描显示电路的驱动、综合层次性实验——交通灯或数字秒表设计实验。要求学生通过实验学会正确使用EDA技术，掌握FPGA器件的开发，熟练使用ISE开发环境，掌握Verilog 语言的编程，掌握数字电路和系统的设计。 通过实验，使学生加深对课堂专业教学内容的理解，培养学生理论联系实际的能力，实事求是，严谨的科学作风，使学生通过实验结果，利用所学的理论去分析研究EDA技术。培养学生使用EDA实验设备的能力以及运用实验方法解决实际问题的能力。 二、实验要求： 1.课前预习 ①认真阅读实验指导书，了解实验内容； ②认真阅读有关实验的理论知识； ③读懂程序代码。 2.实验过程 ①按时到达实验室； ②认真听取老师对实验内容及实验要求的讲解； ③认真进行实验的每一步，观察程序代码与仿真结果是否相符； ④将实验过程中程序代码和仿真结果提交给老师审查； ⑤做完实验后，整理实验设备，关闭实验开发板电源、电脑电源后方可离开。 3.实验报告 ①按要求认真填写实验报告书； ②认真分析实验结果； ③按时将实验报告交给老师批阅。

三、实验学生守则 1．保持室内整洁，不准随地吐痰、不准乱丢杂物、不准大声喧哗、不准吸烟、不准吃东西； 2.爱护公务，不得在实验桌及墙壁上书写刻画，不得擅自删除电脑里面的文件； 3.安全用电，严禁触及任何带电体的裸露部分，严禁带电接线和拆线； 4.任何规章或不按老师要求操作造成仪器设备损坏须论价赔偿。

最新EDA实验指导书汇总

E D A实验指导书

实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入 电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器 的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程

当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。 [实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ /Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。 2 初步了解PLD设计的全过程和相关软件的使用。

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实验一组合逻辑电路设计 一、实验目的 1、通过一个简单的4选1的设计，让学生掌握QUARTUSII设计工具进行电子设计的基本流程。 2、初步了解可编程器件设计的全过程。 二、主要仪器设备 EDA实验系统一台，PC一台 三、实验步骤 1、建立工程文件 1)选择开始>程序>Altera>QuartusII13.1，运行QUARTUSII软件。或者双击桌面上 的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-1所示界面。 图1-1 QUARTUSII软件运行界面 2)选择软件中的菜单File>New Project Wizard，新建一个工程。如图1-2所示。 3）点击图1-2中的NEXT进入工作目录，工程名的设定对话框如图1-3所示。第一个输入框为工程目录输入框，用户可以输入如e:/altera/work等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如MUX41a，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。

图1-2 新建工程对话框 图1-3 指定工程名称及工作目录 4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话框。如图1-4所示。这里我们以选用Cyclone系列芯片EP5CSEMA5F31为例进行 介绍。用户可以根据使用的不同芯片来进行设定，其方法基本一致。

图1-4 器件选择界面 首先在对话框的左上方的Family下拉菜单中选取Cyclone V(E/GX/GT/SX/SE/ST)，在中间右边的Speed grade下拉菜单中选取6，在左下方的Available devices框中选取EP5CSEMA5F31C6，点击NEXT完成器件的选取，进入EDA TOOL设定界面如图1-5 所示。 图1-5 EDA TOOL对话框 5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，如图1-6所示，点 击FINISH完成新建工程的建立。

EDA技术实验指导书

《EDA技术》实验指导书 面向专业：通信工程 信息工程 自动化 电子信息工程 电气工程及其自动化 信息与通信工程学院 2016年9月

前言 一、课程性质 本课程是电子信息工程、通信工程、信息工程和自动化专业必修的专业实验课程。通过本课程的教学，使学生掌握EDA技术的开发流程，学会利用以硬件描述语言为描述工具，以可编程逻辑器件为实现载体，在数字系统设计领域熟练应用EDA技术，使其具备研究和开发现代数字系统的能力。 二、专业安排 本系统分为多个模块，适合通信工程、信息工程、自动化、电子信息工程、电气工程及其自动化等专业使用。 三、本书特点 本实验指导书的特点是引入工程项目机制来管理实验项目，着重培养学生的方案设计、算法分析和现场调试能力，为培养卓越工程师打下坚实的基础。

目录 前言............................................................................................................................. I 第一章实验系统.. (1) 1.1 系统整体结构 (1) 1.2 核心板 (1) 1.3 基础扩展模块 (2) 1.4 自动控制模块 (3) 1.5 信号处理模块 (3) 1.6 通信接口模块 (4) 第二章开发平台简介 (5) 2.1 Quartus II简介 (5) 2.2 Quartus II开发流程 (5) 第三章实验项目 (9) 实验1 平台应用及全加器设计 (9) 实验2 信号发生器设计 (11) 实验3 数字电压表设计 (13) 实验4 数字频率计设计 (16) 实验5 交通灯控制器设计 (19)

EDA实验指导书

目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计 (4) 实验五集成电路的逻辑功能测试 (6) 实验六组合逻辑电路分析与设计 (11) 实验七Quartus II 的使用 (16) 实验八组合逻辑器件设计 (16) 实验九组合电路设计 (24)

实验一 Protel DXP 2004 认识实验 一、实验目的 1.掌握Prot e l DXP 2004 的安装、启动和关闭。 2.了解Protel DXP 2004 主窗口的组成和各部分的作用。 3.掌握Prot e l DXP 2004 工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1)用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2)运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击“导入模版”，先导入一个ini文件模版（如果要生成单机版的License选择Unified Nexar-Protel License.ini；要生成网络版的License选择Unified Nexar-Protel Network License.ini），然后修改里面的参数：TransactorName=Your Name（将“Your Name”替换为你想要注册的用户名）；SerialNumber=0000000（如果你只有一台计算机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击“生成协议文件”，任意输入一个文件名（文件后缀为.alf）保存，程序会在相应目录中生成1个License文件。点击“替换密钥”，选取DXP.exe（在DXP 2004安装目录里，默认路径为C:\Program Files\Altium2004\）,程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里（默认路径为C:\Program Files\Altium2004\）授权完成。 （4）打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources 后关闭Protel_DXP_2004，重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004 的具体步骤如下： （1）在Windows 的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004 应用软件。 （2）单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 （3）单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按钮。

EDA实验报告

《可编程逻辑设计》 实验报告 年级：2011级 班级：信通四班 姓名：朱明贵 学号：111100443 老师：杨秀芝 林旭 福州大学物理与信息工程学院电子信息工程系

注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考《EDA技术实用教程》中有关章 节。 3、手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后， 应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习。 5、每个实验中的硬件测试需要在实验箱上完成，引脚锁定请参考手册最后的实 验箱引脚资源说明自行确定。 6、实验一~实验七为必做部分，请自行合理安排时间完成；实验八为选做部分。 7、每次实验后将手册相关部分（完成实验结果记录）、实验源代码（.v文件）或 电路图一起，作为实验报告上交。 8、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。

目录 实验一利用原理图输入法设计4位全加器............- 1 - 实验二简单组合电路的设计.............................. - 5 - 实验三简单时序电路的设计.............................. - 8- 实验四异步清零和同步时钟使能的4位加法计数器..- 12 - 实验五七段数码显示译码器设计 (15) 实验六数控分频器的设计 (20)

实验一利用原理图输入法设计4位全加器 一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 （1）生成新的空白原理图，作为4位全加器设计输入 （2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如

EDA实验指导书(vhdl)

实验一 半加器和全加器的设计 一、 实验目的 1、掌握图形的设计方式； 2、掌握自建元件及调用自建元件的方法； 3、熟练掌握MAXPLUS II 的使用。 二、实验内容 1、熟练软件基本操作，完成半加器和全加器的设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、半加器的设计 半加器只考虑了两个加数本身，没有考虑由低位来的进位。 半加器逻辑表达式：B A B A B A S ⊕=+=；AB C = 2.全加器的设计 全加器除考虑两个加数外，还考虑了低位的进位。

0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器逻辑表达式： 1-⊕⊕=i i i i C B A S ；AB C B A C i i i i +⊕=-1)( 3、利用半加器元件完成全加器的设计 （1）图形方式 其中HADDER 为半加器元件。 四、实验步骤 1、完成图形半加器设计。 2、完成VHDL 半加器设计与仿真（记录仿真波形）。 3、完成VHDL 全加器设计与仿真（记录仿真波形）。 4、利用半加器元件进行图形的全加器设计。 五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？

实验二二位加法计数器的设计 一、实验目的 1、掌握二位加法计数器的原理； 2、掌握二位加法计数器的VHDL描述。 3、深入理解VHDL中元件例化的意义。 二、实验内容 1、完成带进位功能二位加法计数器的VHDL设计； 2、正确设置仿真激励信号，全面检测设计逻辑； 3、综合下载，进行硬件电路测试。 三、实验原理 1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。 2、元件的例化就是元件的调用，是层次化设计的基础。 具体设计程序由学生自己完成。 四、实验步骤 1、了解二位加法计数器的工作原理。 2、用VHDL文本方式设计二位加法计数器。 3、进行二位加法计数器的设计仿真（记录仿真波形）。 4、进行二位加法计数器的设计下载与测试。 五、思考题 1、怎样设计“减法”计数器？ 2、进位信号的设置应注意什么？

EDA实验指导(基于DE2-115)

EDA实验指导 （基于DE2-115） 信息科学与工程学院电子信息系徐雯娟编著

EDA实验指导（基于DE2-115）实验一：一位全加器设计——原理图设计初步 以下拟通过1位全加器的设汁，介绍原理图输入的基木设计方法。软件基于quartus213.0版本。 1位全加器可以用两个半加器及一个或门连接而成，因此需要先完成半加器的设计。下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。 1.新建工程 点击两次“next”后，如下图。 假设本项设计的文件夹取名为adder4,路径为:d：\ex\adder4(建议大家把所有的EDA实验都放在一个文件夹中，如ex，然后为每个实验在这个文件夹中新建一个文件夹，以实验名命名，如adder4)。

选择目标芯片：cycloneIVE系列的EP4CE11529C7,如图： 直接next，之后到达完成界面，这里会看见关于整个工程的一些信息，核对一下是否正确，然后点击“finish”。 此时界面上会出现顶层文件名和项目名：

2.新建原理图文件 原理图编辑输入流程如下： (1)新建原理图文件。打开QuartusII,选菜单“File”一“New”，在弹出的“New-”对话框中选择“Design Files”的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。 （2）在编辑窗中调入元件，完成半加器的原理图输入。 点击按纽“”或直接双击原理图空白处，从“Symbol”窗中选择需要的符号，或者直接在“name”文本框中键入元件名，如“and2”为2输入与门，点OK按钮，即将元件调入原理图编辑窗中。例如为了设计半加器，分别调入元件and2，not，xnor和输入输出引脚input和output。并如图用点击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使其变黑色，再用键盘分别输入各引脚名:a、b,co和s。