eda实验复习

Eda实验二

判别电路：

library ieee;

use ieee.std_logic_1164.all;

ENTITY hua is

port(d: in std_logic_vector(3 downto 0);

Q: OUT std_logic);

end hua;

architecture one of hua is

signal s2: std_logic;

BEGIN

process(d)

begin

IF d>="0101" and d<"1001" and d<="1001" THEN Q<='1';

ELSIF d<"0101" THEN

Q<='0';

ELSE Q<='0';

END IF;

end process;

END one;

二优先电路：

library ieee;

use ieee.std_logic_1164.all;

ENTITY jiang is

port(A,B,C:in std_logic;

s1: OUT std_logic_vector(2 downto 0));

end jiang;

architecture wen of jiang is

BEGIN

process(A,B,C)

begin

IF A='1' THEN s1<="100";

ELSIF B='1' THEN s1<="010";

ELSIF C='1' THEN s1<="001";

else s1<="000";

END IF;

end process;

END wen;

思考题：

library ieee;

use ieee.std_logic_1164.all;

ENTITY qq is

port(d: in std_logic_vector(3 downto 0);A,B,C:in std_logic;

s1: OUT std_logic_vector(2 downto 0);Q: OUT std_logic); end qq;

architecture one of qq is

signal s2: std_logic;

BEGIN

process(d)

begin

IF d>="0101" and d<"1001" and d<="1001" THEN

Q<='1';

ELSIF d<"0101" THEN

Q<='0';

ELSE Q<='0';

END IF;

end process;

process(A,B,C)

begin

IF A='1' THEN s1<="100";

ELSIF B='1' THEN s1<="010";

ELSIF C='1' THEN s1<="001";

else s1<="000";

END IF;

end process;

END one;

EDA实验四

--LED七段显示译码器

library IEEE;

use IEEE.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity LED10 is

port (

clk,clr,en : in std_logic;

data_out : out std_logic_vector (3 downto 0);

count: out std_logic);

end entity;

architecture bin27seg_arch of LED10 is

signal counter:std_logic_vector(3 downto 0);

begin

process(clk,clr,en)

begin

if clr='1' then counter<="0000"; count<='0';

elsif clk'event and clk='1' THEN

if en='1' then

IF counter="1001" then counter<="0000";count<='1';

ELSE counter<=counter+1;count<='0';

END IF;

end if;

end if;

end process;

data_out<=counter;

end architecture;

library IEEE;

use IEEE.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity LED10s is

port (

clk,clr,en : in std_logic;

data_out1,data_out2 : out std_logic_vector (3 downto 0);

b:out std_logic);

end entity;

architecture bin27seg_arch of LED10s is

component LED10

port (

clk,clr,en : in std_logic;

data_out : out std_logic_vector (3 downto 0);

count: out std_logic);

end component;

signal a:std_logic;

begin

U1:LED10 port map(clk=>clk,clr=>clr,en=>en,data_out=>data_out1,count=>a); U2:LED10 port map(clk=>a,clr=>clr,en=>en,data_out=>data_out2,count=>b); end architecture;

EDA实验五

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY cnt6 IS

PORT (

clk : IN STD_LOGIC;

rst : IN STD_LOGIC;

ena : IN STD_LOGIC;

outy: OUT STD_LOGIC_VECTOR(2 DOWNTO 0);

cout: OUT STD_LOGIC

);

END cnt6;

ARCHITECTURE behv OF cnt6 IS

SIGNAL cqi: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN

PROCESS(clk, rst, ena)

BEGIN

IF rst = '1' THEN

cqi <= "000";

cout <= '0';

ELSIF clk'EVENT AND clk = '1' THEN

IF ena = '1' THEN

IF cqi = "101" THEN

cqi <= "000";

cout <= '1';

ELSE

cqi <= cqi + 1;

cout <= '0';

END IF;

END IF;

END IF;

outy <= cqi;

END PROCESS;

END behv;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY cnt10 IS

PORT (

clk : IN STD_LOGIC;

rst : IN STD_LOGIC;

ena : IN STD_LOGIC;

outy: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout: OUT STD_LOGIC

);

END cnt10;

ARCHITECTURE behv OF cnt10 IS

SIGNAL cqi: STD_LOGIC_VECTOR(3 DOWNTO 0);

BEGIN

PROCESS(clk, rst, ena)

BEGIN

IF rst = '1' THEN

cqi <= "0000";

cout <= '0';

ELSIF clk'EVENT AND clk = '1' THEN

IF ena = '1' THEN

IF cqi = "1001" THEN

cqi <= "0000";

cout <= '1';

ELSE

cqi <= cqi + 1;

cout <= '0';

END IF;

END IF;

END IF;

outy <= cqi;

END PROCESS;

END behv;

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY RLC IS

PORT (

p_clk: IN STD_LOGIC; -- 100Hz -- IO30(P28)

p_rst: IN STD_LOGIC; -- IO41(P234)

p_ena: IN STD_LOGIC; -- IO40(P233)

s100l: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -- IO11..IO08 (P57, P58, P59, P60)

s100h: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -- IO15..IO12 (P53, P54, P55, P56)

s1h : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); -- IO22..IO20 (P87, P86, P85)

s1l : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -- IO19..IO16 (P84, P83, P82, P81)

m1h : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); -- IO38..IO36 (P206, P205, P204)

m1l : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) -- IO35..IO32 (P203, P202, P201, P200)

);

END RLC;

ARCHITECTURE behv OF RLC IS

SIGNAL clks10 : STD_LOGIC;

SIGNAL clks1 : STD_LOGIC;

SIGNAL clk10s : STD_LOGIC;

SIGNAL clk1m : STD_LOGIC;

SIGNAL clk10m : STD_LOGIC;

COMPONENT cnt10

PORT (

clk : IN STD_LOGIC;

rst : IN STD_LOGIC;

ena : IN STD_LOGIC;

outy: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout: OUT STD_LOGIC

);

END COMPONENT;

COMPONENT cnt6

PORT (

clk : IN STD_LOGIC;

rst : IN STD_LOGIC;

ena : IN STD_LOGIC;

outy: OUT STD_LOGIC_VECTOR(2 DOWNTO 0); cout: OUT STD_LOGIC

);

END COMPONENT;

BEGIN

u_s100l:

cnt10 PORT MAP (

clk => p_clk ,

rst => p_rst ,

ena => p_ena ,

outy => s100l ,

cout => clks10

);

u_s100h:

cnt10 PORT MAP (

clk => clks10,

rst => p_rst ,

ena => p_ena ,

outy => s100h ,

cout => clks1 );

u_s1l:

cnt10 PORT MAP (

clk => clks1 ,

rst => p_rst ,

ena => p_ena ,

outy => s1l ,

cout => clk10s );

u_s1h:

cnt6 PORT MAP (

clk => clk10s,

rst => p_rst ,

ena => p_ena ,

outy => s1h ,

cout => clk1m );

u_m1l:

cnt10 PORT MAP (

clk => clk1m ,

rst => p_rst ,

ena => p_ena ,

outy => m1l ,

cout => clk10m );

u_m1h:

cnt6 PORT MAP (

clk => clk10m,

rst => p_rst ,

ena => p_ena ,

outy => m1h );

END behv;

EDA期末考试考卷及答案

（A卷） 赣南师范学院 2010—2011学年第一学期期末考试试卷（A卷）（闭卷）年级 2008 专业电子科学与技术（本）课程名称 EDA技术基础 2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线； 3、答题请用蓝、黑钢笔或圆珠笔。 一、单项选择题（30分，每题2分） 1．以下关于适配描述错误的是 B A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件 B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列 C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真 D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供 2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A．器件外部特性B．器件的综合约束 C．器件外部特性与内部功能D．器件的内部功能 3．下列标识符中， B 是不合法的标识符。 A．State0 B．9moon C．Not_Ack_0 D．signall 4．以下工具中属于FPGA/CPLD集成化开发工具的是 D A．ModelSim B．Synplify Pro C．MATLAB D．QuartusII 5．进程中的变量赋值语句，其变量更新是 A 。 A．立即完成B．按顺序完成 C．在进程的最后完成D．都不对 6．以下关于CASE语句描述中错误的是 A A．CASE语句执行中可以不必选中所列条件名的一条 B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>” C．CASE语句中的选择值只能出现一次 D．WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围 7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B A．STD_LOGIC_ARITH B．STD_LOGIC_1164 C．STD_LOGIC_UNSIGNED D．STD_LOGIC_SIGNED 8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→A →综合→适配→时序仿真→编程下载→硬件测试。 A．功能仿真B．逻辑综合C．配置D．引脚锁定 9．不完整的IF语句，其综合结果可实现 D A．三态控制电路B．条件相或的逻辑电路 C．双向控制电路D．时序逻辑电路 10．下列语句中，属于并行语句的是A A．进程语句B．IF语句C．CASE语句D．FOR语句11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。 A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件 B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的 C．综合是纯软件的转换过程，与器件硬件结构无关 D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 12．CPLD的可编程是主要基于什么结构 D 。 A．查找表（LUT）B．ROM可编程 C．PAL可编程D．与或阵列可编程 13．以下器件中属于Altera 公司生产的是 B A．ispLSI系列器件B．MAX系列器件 C．XC9500系列器件D．Virtex系列器件 14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then 15．以下关于状态机的描述中正确的是 B A．Moore型状态机其输出是当前状态和所有输入的函数 B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数

重庆大学期末EDA复习纲要(优.选)

1、题型 填空10*2’简答4*5’分析3*10’（程序分析，画出对应波形图；给出程序，画出电路）设计2*15’（要求条例分明，逻辑清晰） 2、考点 一、EDA设计流程 1、E DA设计流程：设计输入、综合、适配、时序仿真及功能仿真、编程下 载、硬件测试 2、设计输入：图形输入、HDL文本输入。图形输入：原理图输入、状态图 输入和波形图输入。 3、时序仿真：接近真实器件运行特性的仿真，仿真文件中包含了器件硬件特 性参数，仿真精度高。 4、功能仿真：直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测 试，以了解其实现的功能是否满足原设计要求，仿真过程不涉及任何具体器件的硬件特性。设计耗时短，对硬件库、综合器等没有任何要求。一般先进行功能测试再进行时序仿真。 二、FPGA/CPLD 1、CPLD：乘积项原理FPGA:查找表原理 三、有限状态机设计 1、状态编码：状态位直接输出型编码、顺序编码、一位热键编码 2、状态位直接输出型编码：将状态编码直接输出作为控制信号，即output=state，要求对状态机个状态的编码做特殊的选择，以适应控制时序的要求。 3、顺序编码：000-→001-→010-→011-→100-→101-→110-→111,8位状态机只

需要三个状态机。 4、一位热键编码：用n个触发器实现具有n个状态的状态机，状态机中的每一位都由其中一个触发器的状态表示。 100000-→010000-→001000--→000100-→000010-→000001。 四、VHDL文字规则 1、整数、实数（必须带有小数点）、物理量文字（VHDL不接受此类文字），如：60s，100m 2、字符串：一维的字符数组。字符以单引号标示，字符串以双引号标示。文字字符串：双引号括起的一段文字。数字字符串，预定义的数据类型BIT的一位数组。B:二进制；O：八进制，每位位矢数组长度3；X：十六进制，每位位矢数组长度4。 3、标识符：必须以英文字母开头、必须是单一的下划线，且其前后必须是字母或数字；允许包含图形符号（回车、换行等），也允许包含空格。 4、操作符：逻辑操作符，关系操作符，算术操作符。 逻辑操作符：and，or，xor，xnor等等；关系操作符：=，<=,>=,<,>等等；算术运算符：加减乘除移位等等。 五、属性描述语句。 1、信号类属性：event，stable与之相反。对于目前的VHDL综合器，Event 只能用于if、when语句中。 2、数据区间属性：’range[(n)]以及’reverse_range[(n)]，两者返回次序相反，前者与原序列相同，后者相反。返回值是一个区间。 Eg：signal range1: in std_logic_vector（7 downto 0）。

《EDA》实验指导书2013-6-1

辽东学院自编教材 《可编程逻辑器件原理及应用实验》指导书 李海成编 （计算机科学与技术、电子信息工程专业用） 姓名： 学号： 班级： 信息技术学院 2013年6月

目录 目录 (1) 实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。实验二半加器 . (2) 实验三带进位输入的8位加法器 (4) 实验四数据比较器 (6) 实验五编码器 (9) 实验六组合逻辑电路的设计 (12) 实验七计数器 (14) 实验八触发器功能的模拟实现 (17)

（被加数）Ai （被加数）Bi （半加和）Hi （本位进位）Ci 实验二 半加器 实验类型： 验证性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1.设计并实验一个一位半加器 2.掌握CPLD/FPGA 组合逻辑设计基本方法。 二、 实验原理 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加器电路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、输出，如图2-1。 图2-1 一位半加器示意图 表2-1 一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式： Bi Ai Bi Ai Hi ?+?= Bi Ai Ci ?= 三、 实验连线 半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。 四、

EDA技术期末试卷(含答案)

班级 学号 姓名 密 封 线 内 不 得 答 题 一、单项选择题（30分） 1．以下描述错误的是 C A ．QuartusII 是Altera 提供的FPGA/CPLD 集成开发环境 B ．Altera 是世界上最大的可编程逻辑器件供应商之一 C ．MAX+plusII 是Altera 前一代FPGA/CPL D 集成开发环境QuartusII 的更新换代新产品 D ．QuartusII 完全支持VHDL 、Verilog 的设计流程 2．以下工具中属于FPGA/CPLD 开发工具中的专用综合器的是 B A ．ModelSim B ．Leonardo Spectrum C ．Active HDL D ．QuartusII 3．以下器件中属于Xilinx 公司生产的是 C A ．ispLSI 系列器件 B ．MAX 系列器件 C ．XC9500系列器件 D ．FLEX 系列器件 4．以下关于信号和变量的描述中错误的是 B A ．信号是描述硬件系统的基本数据对象，它的性质类似于连接线 B ．信号的定义范围是结构体、进程 C ．除了没有方向说明以外，信号与实体的端口概念是一致的 D ．在进程中不能将变量列入敏感信号列表中 5．以下关于状态机的描述中正确的是 B A ．Moore 型状态机其输出是当前状态和所有输入的函数 B ．与Moore 型状态机相比，Mealy 型的输出变化要领先一个时钟周期 C ．Mealy 型状态机其输出是当前状态的函数 D ．以上都不对 6．下列标识符中， B 是不合法的标识符。 A ．PP0 B ．END C ．Not_Ack D ．sig 7．大规模可编程器件主要有FPGA 、CPLD 两类，下列对CPLD 结构与工作原理的描述中，正确的是 C 。 A ．CPLD 即是现场可编程逻辑器件的英文简称 B ．CPLD 是基于查找表结构的可编程逻辑器件 C ．早期的CPL D 是从GAL 的结构扩展而来 D ．在Altera 公司生产的器件中，FLEX10K 系列属CPLD 结构 8．综合是EDA 设计流程的关键步骤，在下面对综合的描述中， D 是错误的。 A ．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程 B ．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件 C ．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束 D ．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 9．嵌套使用IF 语句，其综合结果可实现 A 。 A ．带优先级且条件相与的逻辑电路 B ．条件相或的逻辑电路 C ．三态控制电路 D ．双向控制电路 10．在VHDL 语言中，下列对时钟边沿检测描述中，错误的是 D 。 A ．if clk'event and clk = ‘1’ then B ．if falling_edge(clk) then C ．if clk’event and clk = ‘0’ then D ．if clk’stable and not clk = ‘1’ then 11．下列那个流程是正确的基于EDA 软件的FPGA / CPLD 设计流程 B A ．原理图/HDL 文本输入→适配→综合→功能仿真→编程下载→硬件测试 B ．原理图/HDL 文本输入→功能仿真→综合→适配→编程下载→硬件测试 C ．原理图/HDL 文本输入→功能仿真→综合→编程下载→→适配硬件测试； D ．原理图/HDL 文本输入→功能仿真→适配→编程下载→综合→硬件测试 12．在VHDL 语言中，下列对进程（PROCESS ）语句的语句结构及语法规则的描述中，正确的是 A 。 A ．PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动 B ．敏感信号参数表中，应列出进程中使用的所有输入信号 C ．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D ．当前进程中声明的变量也可用于其他进程 13．下列语句中，不属于并行语句的是 B A ．进程语句 B ．CAS E 语句 C ．元件例化语句 D ．WHEN …ELSE …语句 14．VHDL 语言共支持四种常用库，其中哪种库是用户的VHDL 设计现行工作 库 D A ．IEEE 库 B ．VITAL 库 C ．STD 库 D ．WORK 库 15．VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。 A ．器件外部特性 B ．器件的综合约束 C ．器件外部特性与内部功能 D ．器件的内部功能 二、EDA 名词解释，写出下列缩写的中文含义（10分） 1．CPLD ：复杂可编程逻辑器件 2．ASIC ：专用集成电路 3．LUT ：查找表 4．EDA ：电子设计自动化 5．ROM ：只读存储器 三、程序填空题（20分） 以下是一个模为24（0~23）的8421BCD 码加法计数器VHDL 描述，请补充完整

EDA实验指导书

实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件

点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。

EDA复习资料要点全

.- 主要知识点 1、从执行方式看VHDL的描述语句包括那些描述语句？ 用VHDL语言进行设计时，按描述语句的执行顺序进行分类，可将VHDL语句分为顺序执行语句（Sequential）和并行执行语句（Parallel）。 2、目前流行的硬件描述语言有那些？ 常用的硬件描述语言有ABEL-HDL AHDL.VHDL和 Verilog-HDL.而VHDL和Verilog-HDL是当前最流行的并成为IEEE标准的硬件描述语言。 3、MAX+PLUS2中各种文件的扩展名有哪些？ *.vhd *.sym *.gdf *.scf 4、基于MAX+PLUS2的设计流程 设计输入、编译处理、验证（包括功能仿真、时序仿真、和定时分析）和器件编程 5、目前较流行的EDA设计软件有那些？ ALTERA公司： MAX+PLUS II QUARTUS II（全新的EDA软件，正在逐步替代 MAX+PLUS) LATTICE莱迪思公司： isp EXPERT SYSTEM isp DesignExpert SYSTEM XILINX西林公司： FOUNDATION ISE（全新的EDA软件，正在逐步替代FOUNDATION）6、可编程逻辑器件的分类？按照变成工艺分哪些类？ SPLD 简单可编程逻辑器件 CPLD 复杂可编程逻辑器件 FPGA 现场可编程门阵列 ISP 在系统（线）可编程逻辑器件 按编程工艺分为：熔丝开关（一次可编程，要求大电流）可编程低阻电路元件（多次编程，要求中电压） EPROM型（紫外线擦除电可编程逻辑器件） E PROM型（电可擦写编程器件） 基于SRAM的编程元件 7、VHDL程序设计中常用的库有那些？哪些库是显式（默认打 开的）的，哪些是隐式的？P159 VHDL程序设计的常用库：IEEE库、STD库、WORK库、VITAL 库、用户定义库。 显示库：IEEE库用户定义库 VITAL库 隐式库：、STD库、WORK库 8、程序包由那两部分组成？分别有什么作用？ P161 程序包由两部分组成：程序包首和程序包体，程序包首为程序包定义接口，声明包中的类型、元件、函数和子程序。程序包体规定程序包的实际功能，存放说明中的函数和子程序。 9、常用的预定义程序包有哪些？如何调用？P163 常用的预定义的程序包：STD_LOGIC_1164程序包、 STD_LOGIC_ARITH程序包、STD_LOGIC_UNSIGNED和 STD_LOGIC_SIGNED程序包、STANDARD和TEXTIO程序包。 10、目前国际上较大的EDA器件制造公司有那些？ ALTERA公司、LATTICE莱迪思公司、XILINX西林公司11、VHDL常用的预定义数据类型有哪几种，分别在哪些程序包 中？如何调用？ 答：布尔（BOOLEAN）数据类型，位（BIT）数据类型，位矢量（BIT_VECTOR）数据类型，字符（CHARACTER）数据类型。 12、数据类型的转换有哪几种方法？P114 函数转换法、类型标记转换法和常数转换法。 13、可以构成标识符的字符有？ 有效的字符：（1）包括26个大小写英文字母，数字0～9以及下划线“_”。（2）任何标识符必须以英文字母开头。（3）必须是单一下划线“_”，且其前后都必须有英文字母或数字。（3）标识符中的英文字母不分大小写。（4）允许包含图形符号（如回车符、换行符等），也允许包含空格符。（5）VHDL的保留字不能用于作为标识符使用。 14、可编程器件（PLD）分为哪两类？ 答：根据编程特性分为一次编程和重复编程两类 15、标准逻辑位数据类型常用的数值有哪几种？ ‘U’--未初始化的，‘X’--强未知的，‘0’--强0，‘1’--强1，‘Z’--高阻态，‘W’--弱未知的，‘L’--弱0，‘H’--弱1，‘-’--忽略。 16、完整的条件语句将产生什么电路，不完整的条件语句将产 生什么电路？ 完整的条件语句将产生组合电路，不完整的条件语句将产生时序电路 17、信号和变量有什么区别？P121 （1）信号赋值至少有δ延时，而变量赋值没有延时。 （2）信号除当前值外有许多相关的信息，而变量只有当前值。（3）进程对信号敏感而对变量不敏感。 （4）信号可以是多个进程的全局信号；而变量只在定义它们的顺序域可见（共享变量除外）。 （5）信号是硬件中连线的抽象描述，它们的功能是保存变化的数据和连接子元件，信号在元件的端口连接元件。变量在硬件中没有类似的对应关系，它们用于硬件特性的高层次建模所需要的计算中。 （6）信号赋值和变量赋值分别使用不同的赋值符号“<=”和“：=”，信号类型和变量类型可以完全一致，也允许两者之间相互赋值，但要保证两者的类型相同。 18、VHDL作为工业标准，是由那个机构制定并公布的。 IEEE 19、实体部分的端口模式有四个类型。 O U T单向输出端口 I N单向输入端口 I N O U T输入输出双向端口 BUFFER 反馈式双向端口

EDA期末考试题大全

附带： 一．问答题 1信号赋值语句在什么情况下作为并行语句？在什么情况下作顺序语句？信号赋值和变量赋值符号分别是什么？两种赋值符号有什么区别？ ●信号赋值语句在进程外作并行语句，并发执行，与语句所处的位置无关。信号赋值语句在进程内 或子程序内做顺序语句，按顺序执行，与语句所处的位置有关。 ●信号赋值符号为“<=”变量赋值用“:=”。信号赋值符号用于信号赋值动作，不立即生效。 变量，赋值符号用于变量赋值动作，立即生效。 2进程的敏感信号表指的是什么？简述敏感信号表在进程中的作用？ ●进程的“敏感信号表”也称敏感表，是进程的激活条件，可由一个或多个信号组成，各信号 间以“，”号分隔。当敏感信号表中的任一个信号有事件发生，即发生任意变化，此时，进程被激活，进程中的语句将从上到下逐句执行一遍，当最后一条语句执行完毕之后，进程即进入等待挂起状态，直到下一次敏感表中的信号有事件发生，进程再次被激活，如此循环往复。 3什么是库、程序包、子程序、过程调用和函数调用？ ●库和程序包用来描述和保存元件、类型说明和子程序等，以便在其它设计中通过其目录可查询、 调用。子程序由过程和函数组成。在子程序调用过程中，过程能返回多个变量，函数只能返回一个变量。若子程序调用的是一个过程，就称为过程调用，若子程序调用的是一个函数，则称为函数调用。过程调用、函数调用都是子程序调用。 二．改错题 1.已知sel为STD_LOGIC_VECTOR(1 DOWNTO 0)类型的信号，而a、b、c、d、q均为STD_LOGIC类型的 信号，请判断下面给出的CASE语句程序片段：

●CASE sel IS ●WHEN“00”=>q<=a； ●WHEN“01”=>q<=b； ●WHEN“10”=>q<=c； ●WHEN“11”=>q<=d； ●END CASE； ●答案：CASE语句缺“WHEN OTHERS”语句。 2.已知data_in1, data_in2为STD_LOGIC_VECTOR(15 DOWNTO 0) 类型的输入端口，data_out为STD_LOGIC_VECTOR(15 DOWNTO 0)类型的输出端口，add_sub为STD_LOGIC类型的输入端口，请判断下面给出的程序片段： ●LIBRARY IEEE； ●USE IEEE.STD_LOGIC_1164.ALL； ●ENTITY add IS ● PORT（data_in1, data_in2：IN INTEGER； ● data_out：OUT INTEGER）； ●END add； ●ARCHTECTURE add_arch OF add IS ●CONSTANT a:INTEGER<=2； ●BEGIN ●data_out<=( data_in1+ data_in2) * a； ●END addsub_arch； 答案：常量声明时赋初值的“<=”符号应改用“:=”符号。 3.已知Q为STD_LOGIC类型的输出端口，请判断下面的程序片段： ●ARCHITECTURE test_arch OF test IS ●BEGIN ●SIGNAL B：STD_LOGIC； ●Q<= B； END test_arch 答案：信号SIGNAL的声明语句应该放在BEGIN语句之前。 4.已知A和Q均为BIT类型的信号，请判断下面的程序片段： ●ARCHITECTURE archtest OF test IS ●BEGIN ●CASE A IS ●WHEN ‘0’=>Q<=‘1’； ●WHEN ‘1’=>Q<=‘0’； ●END CASE； ●END archtest； 答案：CASE语句应该存在于进程PROCESS内。 三．程序设计 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；

EDA实验指导 基于FPGA的动态扫描电路设计new

FPGA实验指导及记录 实验三基于FPGA的数码管动态扫描电路设计 1.实验目的： （1）掌握FPGA工作的基本原理、FPGA硬件平台的使用； （2）熟悉7段数码管显示译码电路的设计。 （3）掌握数码管动态扫描显示原理及动态扫描电路的设计。 2.实验任务：利用FPGA硬件平台上的6位数码管动态显示计数器输出数据。 3.电路设计 （1）顶层电路 由分频模块fre_div，计数器模块counter100，译码显示模块diaplay构成。分频模块fre_div将可将实验平台晶体振荡器提供的50MHz时钟信号分频，输出500Hz，1KHz及1Hz三种信号备用，conter100模块实现模100计数功能，display模块为数码管动态显示模块，实现计数数字在6位数码管上的动态显示。 （2）分频器模块fre_div 该模块已经设计完成，存放在F盘502文件夹里，使用时请自行拷贝至当前工程文件夹，并按设计需要选择合适的输出。 （3）计数器模块counter100 该计数器模块实现模100计数。此处同学们应掌握数据总线的画法。

（4）译码显示模块display 该模块由counter6模块，dig_select模块，seg_select模块以及decoder模块构成，请同学们自行完成该模块总体设计，当display模块的输入信号scanclk频率为1KHz时，数码管扫描周期为36ms，每次扫描每位数码管显示时长6ms。各子模块设计思路如下。 a)counter6模块 该模块需使用74390设计一个模6的计数器。请在空白处做预设计，画出电路图。 b)dig_select模块 该模块用于选择6位数码管中的某一位显示相应字形。74138为3-8译码器，功能表见附录。

EDA复习题(终)(2)精编版

《电子设计自动化》复习题 一．选择题 1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_____C__。 A. CPLD即是现场可编程逻辑器件的英文简称； B. CPLD是基于查找表结构的可编程逻辑器件； C. 早期的CPLD是从GAL的结构扩展而来； D. 在Altera公司生产的器件中，FLEX10K 系列属CPLD结构； 2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的 网表文件； B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并 且这种映射关系不是唯一的； C.综合是纯软件的转换过程，与器件硬件结构无关； D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_____B_____。 A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品----掩膜； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B.原理图输入设计方法无法对电路进行功能描述； C.原理图输入设计方法一般是一种自底向上的设计方法； D.原理图输入设计方法也可进行层次化设计。 5．嵌套使用IF语句，其综合结果可实现_____A___。 A.带优先级且条件相与的逻辑电路； B.条件相或的逻辑电路； C.三态控制电路； D.双向控制电路。 6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行

EDA实验指导书

实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。

(完整)EDA试题及答案,推荐文档

2013年电子系统设计考试试题--考试时间21号56节--公共409 一、填空题 1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。 2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。 3．在case语句中至少要有一条default语句. 4. 已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111，而y的4位的补码为4’b0110 . 5. 两个进程之间是并行语句。而在Always中的语句则是顺序语句。 二、简答题 1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？ 答：这是因为在进程语句中，有阻塞语句和非阻塞语句这两种，非阻塞语句是有延迟的，而阻塞语句也是有延迟的，这是因为因果系统都有延迟，只是阻塞语句的延迟比非阻塞语句的延迟小于若干个数量级，因此可视为没有延迟。 2.在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？ 答：在进程中，只有当敏感信号是边沿触发（即上升沿或下降沿）时，此时综合为时序电路；而在进程中只有当敏感信号是电平沿触发时，此时综合为组合电路。 3.为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？ 答：这是因为，在Verilog语言中，它是为电路设计而设计的一门语言，它与高级语言不同，若循环的次数不确定，则会带来不确定的延迟，而这在电路中是不允许存在的，故综合只能支持次数确定的循环，即对于一个具体的芯片，其延迟只是一个定值。 4．Verilog HDL语言进行电路设计方法有哪几种? 答：①自上而下的设计方法（Top-down）；②自下而上的设计方法（Bottom-Up） ③综合设计的方法。 5．specparam语句和parameter语句在参数说明方面不同之处是什么? 答：1.specparam语句只能在延时的格式说明块（specify）中出现，而parameter语句则不能再延时说明块内出现。 2.由specparam语句进行定义的参数只能是延时参数，而由parameter语句定义的参数可以是任何数据类型的参数。 3.由specparam语句定义的延时参数只能在延时说明块内使用，而由parameter语句定义的参数则可以在模块内（该parameter语句之后）的任何位置说明。 三、选择题： 1、下列标示符哪些是合法的（B） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被赋予的值是（A） A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是( D) module code(x,y); module top; paramee delay1=1,delay2=1; …………….

EDA基础知识复习要点.doc

EDA知识要点： 2.VHDL 数据对象有:（1）常量（CONSTANT）（2）变量（VARIABLE）（3）信号（SIGNAL） 3.VHDL语言中的逻辑操作符有：AND与、OR或、NOT非、NAND与非、NOR或非XOR异或、XNOR同或七种 4.目前较流行的集成EDA开发环境（软件）有:MAX+PULSII和QUARTUS II 5.什么是EDA技术？EDA 技术就是以计算机为工作平台、以EDA软件工具为开发环境、以硬 件描述语言为设计语言、以ASIC（App 1 ication Specific Integrated Circuits）为实现载体的电子产品自动化设计的过程 8.简述EDA技术经历了那几个发展阶段。1）. CAD （计算机辅助设计）阶段 2）. CAE（计算机辅助工程）阶段3）. ESDA （电子系统设计自动化）阶段 9.写出元件例化语句语句格式，并说明其作用。元件例化语句山两部分组成，前一部分是把一个现成的设计实体定义为一个元件，第二部分则是此元件与当前设计实体中的连接说明，它们的完整的语句格式如下： COMPONENT 元件名TS 一元件定义语句 GENERIC （类属表）； PORT （端口名表）; END COMPONENT ； 例化名：元件名PORT MAP （一元件例化语句 ［端口名二＞］连接端口名，...）； 10.试比较图形输入法和文本输入法有何优缺点？ 11.结构体的语言格式与作用。 ARCHITECTURE结构体名0F实体名IS （说明语句）用来说明和定义数据对象类型等，可省略 BEGIN （功能描述语句）用来描述内部电路功能的，不可省略 END ARCHITECTURE 结构体名； 结构体用来描述设计实体的结构或行为，即描述一?个实体的功能，把设计实体的输入和输出 之间的联系建立起来。

09EDA实验指导书

EDA实验指导书

目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II

实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用

EDA考试题目+答案

简答： 1.VHDL中变量与信号的主要区别 一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。 从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。 （1）如：信号可以设置传输延迟量，而变量则不能； （2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。 （3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。 2.ASIC、FPGA、EDA、ISP的含义 ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商 3.常用的库的名称（IEEE STD WORK VITAL） 5.进程语句的特点 （1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。 （2）进程内部的顺序语句具有顺序与并行双重性。顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。 进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。 这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。

VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。 （3）进程有启动与挂起两种状态。 （4）进程与进程，或其它并行语句之间通过信号交流。 （5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。 6.实体定义时端口方向OUT与BUFFER有何不同? OUT：输出端口。定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。 BUFFER：缓冲端口。其功能与INOUT类似，区别在于当需要输入数据时，只允许内部回读输出的信号，即允许反馈。 如：在计数器的设计中，将计数器输出的计数信号回读，作为下一次计数的初值。 与OUT模式相比，BUFFER回读信号不是由外部输入的，而是由内部产生、向外输出信号。 即OUT结构体内部不能再使用，BUFFER结构体内部可再使用。

EDA实验指导书

ED心验指导书齐鲁理工学院

目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)

实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按