EDA VHDL 4位全加器实验报告
姓名：车琳班级：通信1101班
学号：0121109320130
实验一用原理图输入法设计4位全加器
一、实验目的
1）熟悉利用Quartus II 的原理图输入方法设计简单组合电路；
2）掌握层次化设计的方法；
3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验内容
1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。
2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。
三、实验仪器
1）计算机及操作系统；
2）QuartusII软件；
3）编程电缆。
四、实验原理
一个4位全加器可以由4个一位全加器
构成，加法器间的进位可以串行方式实现，
即将低位加法器的进位输出 cout 与相邻的
高位加法器的最低进位输入信号 cin 相接。
一个1位全加器可以参考教材介绍的方
法来完成。1位全加器示意图如图1所示。
其中，其中CI 为输入进位位，CO 为输出进位位，输入A 和B 分别为加数和被加数。S 为输出和，其功能可用布尔代数式表示为：
i i i i o i
i i ABC ABC ABC ABC C ABC C B A C B A C B A S +++=+++=
五、实验步骤
1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键
2、键3（PIO0/1/2）分别接ain 、bin 、cin ；发光管D2、D1（PIO9/8）分别接sum 和cout 。
2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout 。
1、一位全加器设计输入
1）创建文件。采用File\new 菜单，创建图形文件。
2）添加元件。采用菜单symbol\enter symbol ，在弹出的对话框中选中相应的库与元件，添加元件，构成一位全加器并保存。
2、一位全加器元件的创建
1）对上述文件编译综合仿真。
2）生成元件。
3）采用菜单FILE\CREATE SYMBOL 生成一位全加器元件。
3、4位全加器设计输入
1）创建文件。采用File\new菜单，创建图形文件。
2）添加元件。采用菜单symbol\enter symbol，选中生成的元件yiweiadder。3）级联。前级1位全加器CO与后级CI相连。
4、添加I/O
5、设计编译
6、器件选择及管脚分配
7、设计仿真
8、时序分析
9、编程下载
六、实验结果及分析
1、半加器原理图如图2所示：
图1 半加器原理图
半加器仿真波形图如下图3所示：
图2 半加器仿真波形图
2、一位全加器原理图如图4所示：
图3 全加器原理图一位全加器仿真波形如图5所示：
图4 全加器仿真波形图3、四位全加器原理图如图6所示：
图5 四位全加器原理图
四位全加器仿真波形图如图7所示。从波形可以得出，输入输出满足表达式S=A+B+CI，S>15时进位位置‘1’，设计电路功能达到设计要求。
图6 四位全加器仿真波形图
结论：采用图形编程法实现了四位全加器的设计，并完成了电路的设计编译、综合、逻辑仿真。
实验二 8位十六进制频率计设计
一、实验目的
1）熟悉原理图输入法中74系列等宏功能元件的使用方法；
2）掌握更复杂的原理层次化设计和数字系统设计方法；
3）完成8位16进制频率计的设计。
二、实验内容
首先完成2位频率计的设计，然后进行硬件测试，建议选择电路模式2（附录图F-3）；数码2和1显示输出频率值，带测频率F_IN接clock0；测频控制是
中年CLK接clock2，若选择clock2=8Hz，门控信号CNT_EN的脉宽恰好为1s。然后建立一个新的原理图设计层次，在此基础上将其扩展为8位频率计，仿真测试改频率计待测信号的最高频率，并与硬件实测的结果进行比较。
三、实验仪器
1）计算机及操作系统；
2）QuartusII软件。
3）编程电缆。
四、实验原理
利用教材介绍的2位计数器模块，连接它们的计数进位，用四个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照设计流程和方法即可完成全部设计。
根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉冲宽度为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号并为下一测频计数周期做准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生，即TESTCTL。
TESTCTL的计数是能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计的每一计数器CNT10的ENA是能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进个锁存器REG4B 中，并由外部的7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒的计数操作作准备。数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含外电路的信号整形电路、脉冲发生器、译码驱动电路和显示电路，其原理框图如图1所示。
信号整形电路计数器锁存器译码驱动电路数码显示
脉冲发生器测频控制信号发生器
图1 数字频率计原理框图
工作原理：系统正常工作时，脉冲信号发生器输入1Hz的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。测量信号时，将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。最后将锁存的数值由外部的七段译码器译码并在数码管上显示。
五、实验步骤
1、完成32位寄存器的设计
1) 32位锁存器程序编译；
2) 32位锁存器程序允许生成模块；
3) 32位锁存器模块。
2、完成32位计数器的设计
1) 32位计数器程序编译；
2) 32位计数器程序允许生成模块；
3) 32位计数器。
3、完成频率计控制电路的设计
1）频率计控制电路程序编译；
2）频率计控制电路程序允许生成模块；
3）频率计控制电路。
4、完成一个8位16进制频率计电路的设计
1）8位16进制频率计电路程序编译；
2）8位16进制频率计电路程序允许生成模块；
3）8位16进制频率计电路。
六、实验结果及分析
1、测频控制器仿真波形：
图2 测频控制器仿真波形图2、32位锁存器仿真波形：
图3 锁存器仿真波形图
3、32位计数器仿真波形：
图4 计数器仿真波形图
4、8位16进制频率计仿真波形如图7所示：
图5 8位十六进制频率计仿真波形
七、思考题
1、简述Quartus的设计流程。
答：Quartus II 图形用户界面的基本设计流程如下：
1）使用New Project Wizard(File菜单)建立新工程，并指定目标器件或器件系列；
2）使用Text Editor 建立 Verilog、VHDL 或 AHDL(Altera) 设计，用Block Editor 建立原理图或示意图；示意图中可以包含代表其他设计文件的符号，还可以使用MegaWizard Plug – In Manager(Tools菜单)生成宏功能模块和IP 功能模块。
3）（可选）使用Assignment Editor、Settings对话框（ Assignment 菜单）、Floorplan Editor、LogicLock功能指定初始设计约束条件。
4)（可选）使用SOPC Builder 或 DSP Builder 建立系统级设计。
5）（可选）使用Software Builder 为 Excalibur 器件处理器或 Nios嵌入式处理器建立软件和编程文件。
6）使用 Analysis & Synthesis 综合设计。
7)（可选）使用Simulator 和 Generate Functional Simulation Netlist 命令在设计中仿真。
8)使用 Fitter 对设计执行布局布线。
9)使用PowerPlay、Power Analyzer 执行功耗估算和分析。
10)使用Timing Analyzer 对设计进行时序分析。
11）使用Simulator 对设计进行时序仿真。
12）（可选）使用物理综合、时序逼近(Timing Closure) 布局图、LogicLock 功能、Settings对话框和 Assignment Editor 进行时序改进，实现时序逼近。
13）使用Assembler 为设计建立编程文件。
14）使用编程文件Programmer 和 Altera 硬件对器件进行编程，或将编程文件转换为其他文件格式以供嵌入式处理器等其他系统使用。
15）（可选）使用SignalTap II Logic Analyzre、SignalProbe 功能或 Chip Editor对设计进行调试。
16）（可选）使用Chip Editor 、Resource Property Editor 和 Change
Manager 进行工程更改管理。
2. 功能仿真与时序仿真有什么不同？
时序仿真使用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激励也是相同的；惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时，并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。
3. 还有什么其他方法实现频率计功能？
答：用STC89C52RC单片机可以实现频率计的功能。
附1：全加器原理图
附2：频率计相关程序：测频控制电路
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY FTCTRL IS
PORT (
CLKK : IN STD_LOGIC;
CNT_EN : OUT STD_LOGIC;
RST_CNT : OUT STD_LOGIC;
Load : OUT STD_LOGIC
);
END FTCTRL;
ARCHITECTURE behav OF FTCTRL IS
SIGNAL Div2CLK : STD_LOGIC ;
BEGIN
PROCESS (CLKK)
BEGIN
IF CLKK'EVENT AND CLKK = '1' THEN
Div2CLK <= NOT Div2CLK;
END IF;
END PROCESS;
PROCESS (CLKK,Div2CLK)
BEGIN
IF CLKK = '0' AND Div2CLK ='0' THEN RST_CNT <= '1';
ELSE RST_CNT <= '0';
END IF;
END PROCESS;
Load <= NOT Div2CLK;
CNT_EN <= Div2CLK;
END behav;
计数器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY COUNTER32B IS
PORT(
FIN : IN STD_LOGIC;
CLR : IN STD_LOGIC;
ENABL : IN STD_LOGIC;
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
);
END COUNTER32B;
ARCHITECTURE behav OF COUNTER32B IS
SIGNAL CQI : STD_LOGIC_VECTOR(31 DOWNTO 0); BEGIN
PROCESS(FIN ,CLR ,ENABL)
BEGIN
IF CLR = '1' THEN CQI <= (OTHERS => '0');
ELSIF FIN'EVENT AND FIN = '1' THEN
IF ENABL = '1' THEN CQI <= CQI + 1;
END IF;
END IF;
END PROCESS;
DOUT <= CQI;
END behav;
锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG32B IS
PORT(
LK : IN STD_LOGIC;
DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0);
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0)
);
END REG32B;
ARCHITECTURE behav OF REG32B IS
BEGIN
PROCESS(LK,DIN)
BEGIN
IF LK'EVENT AND LK='1' THEN DOUT <= DIN;
END IF;
END PROCESS;
END behav;
频率计顶层文件
LIBRARY IEEE;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY FREQTEST IS --频率计顶层文件
PORT (
CLK1HZ : IN STD_LOGIC; --输入引脚，输入1HZ信号作为时钟信号
FSIN : IN STD_LOGIC; --待测频率信号
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) --计数结果输出
);
END FREQTEST ;
ARCHITECTURE struc OF FREQTEST IS
COMPONENT FTCTRL --测频控制电路
PORT(
CLKK :IN STD_LOGIC; --1HZ输入信号
CNT_EN : OUT STD_LOGIC; --0.5HZ信号，产生1s的计数时间
RST_CNT : OUT STD_LOGIC; --计数器清零信号，1HZ与使能信号同为低时
清零
Load : OUT STD_LOGIC --0.5HZ锁存信号
);
END COMPONENT;
COMPONENT COUNTER32B --32位计数器
PORT(
FIN :IN STD_LOGIC; --计数信号，与FSIN相连，输入待测信号
CLR : IN STD_LOGIC; --清零信号，与RST_CNT相连
ENABL : IN STD_LOGIC; --计数使能信号，与CNT_EN相连
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) --计数结果输出，输入到锁存器中
);
END COMPONENT;
COMPONENT REG32B --32位锁存器
PORT(
LK :IN STD_LOGIC; --锁存器使能输入0.5HZ信号，与Load相连
DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0); --计数结果输入
DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) --计数结果输出
);
END COMPONENT;
SIGNAL TSTEN1 : STD_LOGIC;
SIGNAL CLR_CNT1 : STD_LOGIC;
SIGNAL Load1 : STD_LOGIC;
SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0);
SIGNAL CARRY_OUT1 : STD_LOGIC_VECTOR(6 DOWNTO 0);
BEGIN
U1: FTCTRL PORT MAP(
CLKK => CLK1HZ,CNT_EN => TSTEN1,
RST_CNT => CLR_CNT1,Load => Load1
);
U2: REG32B PORT MAP(
LK => Load1,DIN => DTO1,DOUT =>DOUT
);
U3: COUNTER32B PORT MAP(
FIN =>FSIN,CLR => CLR_CNT1,
ENABL => TSTEN1,DOUT =>DTO1
);
END struc;
FPGA4位全加器的设计
目录 一、设计原理 (2) 二、设计目的 (3) 三、设计容 (3) 四、设计步骤 (3) 五、总结与体会 (7)
4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。 实现代码为：全加器真值表如下： module adder4(cout,sum,ina,inb,cin); output[3:0]sum; output cout; input[3:0]ina,inb; 输入输出Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
input cin; assign {count,sum}=ina+inb+cin; endmodule 二、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计容 用Verilog HDL语言设计4位全加器，进行功能仿真演示。 四、设计步骤 1、创建工程及设计输入。 ⑴在E：\progect\目录下，新建名为count8的新工程。
java实验报告完整版
实验报告 （计算机与信息工程学院实验中心） 学期： 2014-2015 课程名称：《Java程序设计实验》 班级：信息1202 姓名：方逸梅 学号： 31 指导老师：费玉莲
《Java程序设计》 独立实验教学安排 一、实验的教学方式、安排及实验环境 （一）教学方式 对照本课程的实验教材，实验一至实验十一，由教师提示实验原理、方法、步骤等内容，在教师的指导下，学生独立完成程序设计及调试工作。实验十二的内容由学生自行设计完成。 （二）教学安排 学时数：30课时 学时安排：每次实验3学时，从学期第五周开始，共十次上机实验。 （三）实验环境 实验环境为JDK 。 （四）具体安排 地点：信息大楼实验室。 辅导：每个班次一名辅导老师，原则上由任课老师担任。 登记：实验完成，由辅导老师登记实验纪录。 学生：实验做完，完成实验报告内容，并在学期末上交实验册。 老师：批改实验，成绩与平时成绩一起占期末的30%。 二、实验的具体内容和要求 见实验报告。
浙江工商大学 计算机与信息工程学院实验报告（1）日期：地点：成绩： ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━ 实验目的、实验原理和内容： 一、实验目的：熟悉Java开发环境及简单程序Java设计。 二、实验原理：SDK 的下载与安装，设置环境变量，安装java 虚拟机，使用Eclipse，编译Java 源程序，运行Java 程序。 三、实验内容及要求： 1．下载、安装并设置Java SDK 软件包。 2．熟悉Eclipse 编辑软件。 3．掌握运行Java 程序的步骤。 4．分别编写Application和Applet程序，显示字符串”Hello Java!欢迎使用！”。 要求：请同学把预备知识、步骤、程序框图、调试好的程序及存在的问题写在下面（不够可以附页）。 程序一 public class hello { public static void main(String[] args) { for(int i=0;i<=4;i++) { "Hello java! 欢迎使用!"); } }
4位全加器实验报告
四位全加器 11微电子黄跃21 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
个工程项目adder_4bit。 建立文本编辑文件： 点击File→New在该项目下新建Verilog源程序文件 并且输入源程序。 (2)编译和仿真工程项目： 在verilog主页面下，选择Compile— Compile All或点击工具栏上的按钮启动编译，直到project出现status栏全勾，即可进行仿真。 选择simulate - start simulate或点击工具栏上的按钮开始仿真，在跳出来的 start simulate框中选择work-test_adder_4bit测试模块，同时撤销Enable Optimisim前的勾，之后选择ok。 在sim-default框内右击选择test_adder_4bit，选择Add Wave,然后选择simulate-run-runall,观察波形，得出结论，仿真结束。 四位全加器 1、原理图设计 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【仿真和测试结果】 下图为四位全加器的仿真图：
实验一四位串行进位加法器的设计实验报告
实验一四位串行进位加法器的设计 一、实验目的 1.理解一位全加器的工作原理 2.掌握串行进位加法器的逻辑原理 3.进一步熟悉Quartus软件的使用，了解设计的全过程， 二、实验内容 1.采用VHDL语言设计四位串行进位的加法器 2.采用画原理图的方法设计四位串行进位加法器 三、实验步骤 1、使用VHDL语言设计 1.打开File—>New Project Wizard输入文件名adder4保存在D盘内，打开File—>New—>VHDL File,从模版中选择库的说明，use语句的说明，实体的说明，结构体的说明，编写VHDL代码，然后保存、编译。打开File—>New—>Other File—>Vector Waveform File,查找引脚，从Edit中选择End Time 输入40、ns 保存。从Assignments—>Settings—>Simulator Settings —>Functional 然后Processing—>Generate Functional Simnlation Netlist —>确定。选择Start Simulation保存最后的波形图，打开File —>close关闭工程。 底层文件： LIBRARY ieee;
USE fadder IS PORT ( a, b,cin : IN STD_LOGIC; s, co : OUT STD_LOGIC ); END fadder; ARCHITECTURE arc1 OF fadder IS BEGIN s<=a xor b xor cin; co<=((a xor b)and cin)or(a and b); END arc1; 顶层文件： LIBRARY ieee; USE adder4 IS PORT ( c0: IN STD_LOGIC; a,b : IN STD_LOGIC_VECTOR(3 DOWNTO 0); s : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); c4 : OUT STD_LOGIC );
大学物理实验报告书(共6篇)
篇一：大学物理实验报告1 图片已关闭显示，点此查看 学生实验报告 学院：软件与通信工程学院课程名称：大学物理实验专业班级：通信工程111班姓名：陈益迪学号：0113489 学生实验报告 图片已关闭显示，点此查看 一、实验综述 1、实验目的及要求 1．了解游标卡尺、螺旋测微器的构造，掌握它们的原理，正确读数和使用方法。 2．学会直接测量、间接测量的不确定度的计算与数据处理。 3．学会物理天平的使用。 4．掌握测定固体密度的方法。 2 、实验仪器、设备或软件 1 50分度游标卡尺准确度=0.02mm 最大误差限△仪=±0.02mm 2 螺旋测微器准确度=0.01mm 最大误差△仪=±0.005mm 修正值=0.018mm 3 物理天平 tw-0.5 t天平感度0.02g 最大称量 500g △仪=±0.02g 估读到 0.01g 二、实验过程（实验步骤、记录、数据、分析） 1、实验内容与步骤 1、用游标卡尺测量圆环体的内外径直径和高各6次； 2、用螺旋测微器测钢线的直径7次； 3、用液体静力称衡法测石蜡的密度； 2、实验数据记录表 （1）测圆环体体积 图片已关闭显示，点此查看 （2）测钢丝直径 仪器名称：螺旋测微器(千分尺)准确度=0.01mm估读到0.001mm 图片已关闭显示，点此查看 图片已关闭显示，点此查看 测石蜡的密度 仪器名称：物理天平tw—0.5天平感量： 0.02 g 最大称量500 g 3、数据处理、分析 （1）、计算圆环体的体积 1直接量外径d的a类不确定度sd ,sd=○ sd=0.0161mm=0.02mm 2直接量外径d的b类不确定度u○ d. ud,= ud=0.0155mm=0.02mm 3直接量外径d的合成不确定度σσ○ σd=0.0223mm=0.2mm 4直接量外径d科学测量结果○ d=(21.19±0.02)mm d = 5直接量内径d的a类不确定度s○
8位全加器实验报告
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图
四位二进制加法器课程设计
课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。 总体论证方案与选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和
个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。 加法器选择 全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：电路比较简单。 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器 为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。 优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。 缺点：电路比较复杂。 综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段
化学实验报告完整版
化学实验报告 HUA system office room 【HUA16H-TTMS2A-HUAS8Q8-HUAH1688】
化学实验报告 化学是一门以实验为基础的学科。化学上的许多理论和定律都是从实验中发现归纳出来的。同时，化学理论的应用、评价也有赖于实验的探索和检验。虽然到了近代乃至现代，化学的飞速进步已经产生了各种新的研究方法，但是，实验方法仍然是化学不可缺少的研究手段。新课程改革将科学探究作为突破口，科学探究不但是一种重要的学习方式，同时也是中学化学课程的重要内容，它对发展学生的科学素养具有不可替代的作用。而化学实验是科学探究的重要形式。 用化学实验的方法学习化学，既符合化学的学科特点也符合学生学习化学的认识特点，是化学教学实施素质教育的基本手段。新课程标准提倡学生独立进行或合作开展化学实验研究。通过化学实验能激发学生的学习兴趣，帮助学生通过使用探究形成化学概念、理解化学基础理论、掌握化学知识和技能，培养学生的科学态度和价值观，帮助学生发展思维能力和训练实验技能，从而达到全面提高学生的科学素养的目的。 一、对新课程标准下的中学化学实验的认识 《普通高中化学课程标准》明确了高中化学课程的基本理念：立足于学生适应现代生活和未来发展的需要，着眼于提高21世纪公民的科学素养，构建“知识与技能”、“过程与方法”、“情感态度与价值观”相融合的高中化学课程目标体系。“知识与技能”即过去的“双基”；“过程与方法”是让学生掌握学习的方法，学会学习；“情感态度与价值观”是人文关怀的体现。所以新的课程理念的核心是“让学生在知识探索的过程中，在知识、学法、人文等方面得到发展。”其中第5条特别强调：“通过以化学实验为主的多种探究活动，使学生体验科学研究的过程，激发学习化学的兴趣，强化科学探究的意识，促进学习方式的转变，培养学生的创新精神和实践能力。”[1]高中化学课程由2个必修模
EDA 1位全加器实验报告
南华大学 船山学院 实验报告 （2009 ~2010 学年度第二学期） 课程名称EDA 实验名称1位全加器 姓名学号200994401 专业计算机科学与 班级01 技术 地点8-212 教师
一、实验目的： 熟悉MAX+plus 10.2的VHDL 文本设计流程全过程 二、实验原理图： ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2u1b a c co so B co so B h_adder A h_adder A 三、实验代码： （1）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain ，bin ，cin : IN STD_LOGIC; cout ，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a ，b : IN STD_LOGIC; co ，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a ，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT ； SIGNAL d ，e ，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=>ain ，b=>bin ，co=>d ，so=>e); u2 : h_adder PORT MAP(a=>e ， b=>cin ， co=>f ，so=>sum); u3 : or2a PORT MAP(a=>d ， b=>f ， c=>cout);
实验一 4位全加器的设计
实验一4位全加器的设计 一、实验目的： 1 熟悉QuartusⅡ与ModelSim的使用； 2 学会使用文本输入方式和原理图输入方式进行工程设计； 3 分别使用数据流、行为和结构化描述方法进行四位全加器的设计； 4 理解RTL视图和Technology Map视图的区别； 5 掌握简单的testbench文件的编写。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉 熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示：
VHDL源程序如下（行为描述）：-- Quartus II VHDL Template -- Unsigned Adder library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity f_add is port ( a : in std_logic; b : in std_logic; ci : in std_logic; y : out std_logic; co : out std_logic ); end entity; architecture rtl of f_add is begin (co,y)<=('0',a)+('0',b)+('0',ci); end rtl;
(完整版)初中生物实验报告单.docx
实验报告单 实验时间年月日（星期）班级学生姓名 实验内容练习使用显微镜 说出显微镜的主要结构的名称和用途。 实验目的练习使用显微镜，学会规范操作显微镜。 尝试使用低倍镜观察到清晰的物像。 实验器材显微镜、写有“上”字的玻片、擦镜纸、纱布。 实验报告单实验时间年月日（星期）班级学 实验内容观察人和动物细胞的基本 学会制作人口腔上皮细胞临时装片。 实验目的用显微镜观察动物细胞的形态结构。 初步学会画细胞结构图。 显微镜、载玻片、盖玻片、0.9%生理盐水、碘液、 实验器材 吸水纸、其他动物细胞的永久装片。 实验步骤 1、取镜安放实 2、对光 3、放置玻片验 标本 步 4、观察 骤 实验步骤 5、收放 结 论 实验过程讨论分析 取显微镜时，左手握 显微镜是贵重仪器，双手取镜是为了。 住，右手托 安放显微镜略偏左的目的是： 住。安放显微镜应略 。 偏。 转动转换器，使低倍物镜对准当外界光源暗时，应选用光圈对准通光孔，同时选 孔。用反光镜。 把要观察的玻片放在 尽量使要观察的标本正对通光孔中央，这样物像容易 上，尽量使要观察的标本正对 在中找到。 中央。 转动粗准焦螺旋，使镜筒缓缓 眼睛应从侧面注视的目的是：避免 。 降，直至为 镜筒上升切忌太快，因为只有在 止，眼睛应从侧面注 位置上，物象才清晰。若镜筒上升太快，极易错过 视。 焦距。 时针转动粗准焦螺旋， 要将视野右下方的物像移到视野中央，则推移装片的 使镜简缓缓上升直到看清物像为 方向是。 止。再转动 “上”字装片在显微镜下呈图像。说明显微镜成像 准焦螺旋，使物像更清晰。 是。 实验过程讨论分析 实验后，把显微镜擦拭干净。 转动转换器使两个物镜。镜 筒降至处，反光镜放在 实 验 成 绩 实验步骤实验过程 为什 ①擦干净载玻片和盖玻片。 ②在载玻片中央，滴一滴 碎屑 实浓度一般是。 抹要均 1、制作人口腔 ③用消毒牙签的一端在口腔 侧壁轻刮几下。 验上皮细胞临时装避免 片。 ④把牙签上附有碎屑的一端， 放在载玻片的水滴中涂抹几下。 步⑤盖上盖玻片。 气泡与 ⑥在盖玻片一侧加在 骤 另一侧用吸水纸吸。 2、是微镜观察 人口腔上皮细胞 实验步骤实验过程讨论分 按生物绘图要求，画出人体口腔上皮细胞的结构 结图，并注明各部分结构的名称。实 验 成 论绩 指导教师： _________________实验教 指导教师： _________________实验教师：_______________
EDA设计实验报告
摘要 通过实验学习和训练，掌握基于计算机和信息技术的电路系统设计和仿真方法。要求： 1. 熟悉multisim软件的使用，包括电路图编辑、虚拟仪器仪表的使用和掌握常见电路分析 方法。2. 能够运用multisim软件对模拟电路进行设计和性能分析，掌握eda设计的基本方 法和步骤。multisim常用分析方法：直流工作点分析、直流扫描分析、交流分析。掌握设计 电路参数的方法。复习巩固单级放大电路的工作原理，掌握静态工作点的选择对电路的影响。 了解负反馈对两级放大电路的影响，掌握阶梯波的产生原理及产生过程。 关键字：电路仿真 multisim 负反馈阶梯波 目次 实验一 (1) 实验二............................................................................................. 11 实验三 (17) 实验一单级放大电路的设计与仿真 一、实验目的 1. 设计一个分压偏置的单管电压放大电路，要求信号源频率5khz(峰值10mv) ， 负载电阻5.1kω，电压增益大于50。 2. 调节电路静态工作点(调节电位计)，观察电路出现饱和失真和截止失真的输出 信号波形，并测试对应的静态工作点值。 3. 调节电路静态工作点(调节电位计)，使电路输出信号不失真，并且幅度尽可能 大。在此状态下测试： ①电路静态工作点值； ②三极管的输入、输出特性曲线和? 、 rbe 、rce值；③电路的输入电阻、输出电 阻和电压增益；④电路的频率响应曲线和fl、fh值。 二、实验要求 1. 给出单级放大电路原理图。 2. 给出电路饱和失真、截止失真和不失真且信号幅度尽可能大时的输出信号波形 图，并给出三种状态下电路静态工作点值。 3. 给出测试三极管输入、输出特性曲线和? 、 rbe 、rce值的实验图，并给出 测试结果。 4. 给出正常放大时测量输入电阻、输出电阻和电压增益的实验图，给出测试结果 并和理论计算值进行比较。 5. 给出电路的幅频和相频特性曲线，并给出电路的fl、fh值。 6. 分析实验结果。 三、实验步骤 实验原理图： 饱和失真时波形： 此时静态工作点为： 所以，i（bq）=4.76685ua i(cq)=958.06700ua u(beq)=0.62676v u(ceq)=0.31402v 截止失真时波形： 此时静态工作点为： 所以，i(bq)=2.07543ua i(cq)=440.85400ua u(beq)=0.60519v u(ceq)=5.54322v 最大不失真时波形：篇二：eda课程设计实验报告电子电工实习 华北电力大学
FPGA一位全加器设计实验报告
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
实验五全加器的设计及应用
实验五全加器的设计及应 用 The following text is amended on 12 November 2020.
实验五全加器的设计及应用一、实验目的 （1）进一步加深组和电路的设计方法。 （2）会用真值表设计半加器和全加器电路，验证其逻辑功能。 （3）掌握用数据选择器和译码器设计全加器的方法。 二、预习要求 （1）根据表5-1利用与非门设计半加器电路。 （2）根据表5-2利用异或门及与非门设计全加器电路。 三、实验器材 （1）实验仪器：数字电路实验箱、万用表； （2）实验器件：74LS04、74LS08、74LS20、74LS32、74LS86、74LS138、74LS153； 四、实验原理 1.半加器及全加器 电子数字计算机最基本的任务之一就是进行算术运算，在机器中的四则运算——加、减、乘、除都是分解成加法运算进行的，因此加法器便成了计算机中最基本的运算单元。 （1）半加器 只考虑了两个加数本身，而没有考虑由低位来的进位（或者把低位来的进位看成0），称为半加，完成半加功能的电路为半加器。框图如图5-1所示。一位半加器的真值表如表5-1所示。 由真值表写逻辑表达式： 画出逻辑图，如图5-2所示： （a）逻辑图（b）逻辑符号 图5-2 半加器 （2）全加器
能进行加数、被加数和低位来的进位信号相加，称为全加，完成全加功能的电路为全加器。根据求和结果给出该位的进位信号。即一位全加器有3个输入端：i A （被加数）、i B （加数）、1-i C （低位向本位的进位）；2个输出端：i S （和数）、i C （向高位的进位）。 下面给出了用基本门电路实现全加器的设计过程。 1）列出真值表，如表5-2所示。 从表5-2中看出，全 加器中包含着半加器，当01=-i C 时，不考虑低位来的进位，就是半加器。而在 全加器中1-i C 是个变量， 其值可为0 或1。 i S 、i C 的卡 2）画出诺图，如图5-3所示。 （a ） i S （b ） i C 图5-3 全加器的卡诺图 3）由卡诺图写出逻辑表达式： 如用代数法写表达式得： 即： 4）画出逻辑图，如图5-4（a ）所示；图5-4（b ）是全加器的逻辑符号。 （a ）逻辑图 （b ）逻辑符号 图5-4 全加器 五、实验内容 1．利用异或门及与非门实现一位全加器，并验证其功能。 答：逻辑电路图如下： 2. 试用全加器实现四位二进制全减器。 3. 试用一片四位二进制全加器将一位8421BCD 码转换成余3码，画出电路图，并测试其功能。 4. 试用一片3—8线译码器及四输入与非门设计一位全加器，要求电路最简，画出设计电路图，并测试其功能。 5. 试用74LS86组成二个四位二进制数的比较电路，要求两数相等时其输出为“1” ，反之为“0”。 6. 试用双四选一数据选择器和与非门分别构成全加器及全减器，写出表达式，画出逻辑图，要求电路最简，并测试其功能。 半加器 全加器
EDA课程设计----八位二进制全加器
EDA设计说明书 课程名称：EDA技术实用教程 设计题目：八位二进制全加器 院系：电子信息与电气工程学院学生姓名： 学号： 专业班级： 指导教师：李响 2011 年6 月1
1. 设计目的 熟悉利用QuartusⅡ的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并通过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2. 设计原理 2.1 一位全加器的原理 一位全加器可以用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。 一位全加器的设计步骤： ①为本项工程设计建立文件夹； ②输入设计项目和存盘； ③将设计项目设计成可调用的元件； ④设计全加器顶层文件； ⑤将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理 一个八位全加器可以由八个一位全加器构成，加法器之间的进位可以用串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。 3. 设计方案与仿真 3.1 一位全加器的设计与仿真 全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一位的半加器。半加器的实现方案为： ①为此项工程建立文件夹； ②在基本元件库中，选中需要的元件，将元件（包含元件and2、not 、xnor 和输 入输出引脚input、output）调入原理图编辑窗口中；
③将己设计好的原理图文件存盘； ④将所设计的半加器设置成可调用的元件。 用原理图输入法所设计的半加器原理图如图3-1所示，利用QuartusⅡ软件平台，根据图3-1所示电路，可生成一个半加器元件符号，如图3-2所示。在半加器的基础上，为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选择的元件包含半加器、或门和输入输出引脚，由此可得到如图3-3所示的全加器原理图；进而可生成个全加器元件符号，如图3-4所示。 图3-1 半加器原理图图3-2 半加器元件符号 图3-3 全加器原理图图3-4 全加器元件符号按照一位全加器原理图连接电路，通过编译、仿真所得的波形图如图3-5所示： 图3-5 一位全加器时序仿真波形 根据图3-5可知，当输入信号ain 、bin 、cin 全是低电平时，输出信号sum 和cout 全是低电平；当输入信号ain 、bin 、cin 中有且只有一个为高电平时，输出信号sum 为高电平，输出信号cout 为低电平；当输入信号ain 、bin 、cin 中有两个为
4位全加器实验报告.doc
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
大学计算机实验报告范例(完整版)
报告编号：YT-FS-1587-65 大学计算机实验报告范例 (完整版) After Completing The T ask According To The Original Plan, A Report Will Be Formed T o Reflect The Basic Situation Encountered, Reveal The Existing Problems And Put Forward Future Ideas. 互惠互利共同繁荣 Mutual Benefit And Common Prosperity
大学计算机实验报告范例(完整版) 备注：该报告书文本主要按照原定计划完成任务后形成报告，并反映遇到的基本情况、实际取得的成功和过程中取得的经验教训、揭露存在的问题以及提出今后设想。文档可根据实际情况进行修改和使用。 一、实验题目 文件和文件夹的管理 二、实验目的 1.熟悉Windows XP的文件系统。 2.掌握资源管理器的使用方法。 3.熟练掌握在Windows XP资源管理器下，对文件 （夹）的选择、新建、移动、复制、删除、重命名的 操作方法。 三、实验内容 1.启动资源管理器并利用资源管理器浏览文件。 2.在D盘创建文件夹 3.在所创建文件夹中创建Word文件。 4.对所创建文件或文件夹执行复制、移动、重命
名、删除、恢复、创建快捷方式及设置共享等操作。 四、实验步骤 （一）文件与文件夹管理 1.展开与折叠文件夹。右击开始，打开资源管理器，在左窗格中点击“+”展开，点击“—”折叠 2.改变文件显示方式。打开资源管理器/查看，选择缩略、列表，排列图标等 班/王帅、王鹏 3.建立树状目录。在D盘空白处右击，选择新建/文件夹，输入经济贸易学院，依次在新建文件夹中建立经济类1103 4..创建Word并保存。打开开始/程序/word，输入内容。选择文件/另存为，查找D盘/经济贸易学院/1103班/王帅，单击保存 5.复制、移动文件夹 6.重命名、删除、恢复。右击文件夹，选择重命名，输入新名字；选择删除，删除文件 7.创建文件的快捷方式。右击王帅文件夹，选择
数电实验报告半加全加器
实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）
功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）
（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一
8位全加器的设计解析
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级1202 学号34 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年12月13日
课程设计任务书 课程名称数字逻辑课程设计课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号34 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月13日任务完成日期：2014年01月21日
一、设计内容与设计要求 1．设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VHDL程序设计等知识综合运用于电子系统的设计中，掌握运用VHDL或者Verilog HDL 设计电子系统的流程和方法，采用Quartus II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力，培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Quartus II进行实际数字系统设计与验证工作的能力，同时训练学生进行芯片编程和硬件试验的能力。 题目一4线-16线译码器电路设计； 题目二16选1选择器电路设计； 题目三4位输入数据的一般数值比较器电路设计 题目四10线-4线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计； 题目七JK触发器的设计； 题目八D触发器的设计； 题目九十进制同步计数器的设计； 题目十T触发器的设计； 每位同学根据自己学号除以10所得的余数加一，选择相应题号的课题。 参考书目 1 EDA技术与VHDL程 序开发基础教程 雷伏容，李俊，尹 霞 清华大学出版 社 978-7-302-22416-7 2010 TP312VH/36 2 VHDL电路设计雷伏容清华大学出版 社 7-302-14226-2 2006 TN702/185 3 VHDL 电路设计技术王道宪贺名臣 刘伟 国防工业出版 社 7-118-03352-9 2004 TN702/62 4 VHDL 实用技术潘松，王国栋7-8106 5 7-81065-290-7 2000 TP312VH/1 5 VHDL 语言100 例详 解 北京理工大学 ASIC研究所 7-900625 7-900625-02-X 1999 TP312VH/3 6 VHDL编程与仿真王毅平等人民邮电出版 社 7-115-08641-9 2000 73.9621/W38V 7 VHDL程序设计教程邢建平曾繁泰清华大学出版 社 7-302-11652-0 2005 TP312VH/27/3
java实验报告完整版
实验报告 (计算机与信息工程学院实验中心) 学期: 2014-2015 课程名称: 《Java程序设计实验》 班级: 信息1202 姓名: 方逸梅 学号: 1212100231 指导老师: 费玉莲 《Java程序设计》 独立实验教学安排 一、实验的教学方式、安排及实验环境 (一)教学方式 对照本课程的实验教材,实验一至实验十一,由教师提示实验原理、方法、步骤等内容,在教师的指导下,学生独立完成程序设计及调试工作。实验十二的内容由学生自行设计完成。 (二)教学安排 学时数:30课时 学时安排:每次实验3学时,从学期第五周开始,共十次上机实验。 (三)实验环境 实验环境为JDK 1、6。
(四)具体安排 地点:信息大楼实验室。 辅导:每个班次一名辅导老师,原则上由任课老师担任。 登记:实验完成,由辅导老师登记实验纪录。 学生:实验做完,完成实验报告内容,并在学期末上交实验册。 老师:批改实验,成绩与平时成绩一起占期末的30%。 二、实验的具体内容与要求 见实验报告。
浙江工商大学 计算机与信息工程学院实验报告(1)日期:地点:成绩: ━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━实验目的、实验原理与内容: 一、实验目的:熟悉Java开发环境及简单程序Java设计。 二、实验原理:SDK 的下载与安装,设置环境变量,安装java 虚拟机,使用Eclipse,编译Java 源程序,运行Java 程序。 三、实验内容及要求: 1. 下载、安装并设置Java SDK 软件包。 2. 熟悉Eclipse编辑软件。 3.掌握运行Java 程序的步骤。 4．分别编写Application与Applet程序,显示字符串”Hello Java!欢迎使用！”。 要求:请同学把预备知识、步骤、程序框图、调试好的程序及存在的问题写在下面(不够可以附页)。 程序一 public class hello { public static void main(String[] args) { for(int i=0;i<=4;i++) { System、out、println("Hello java! 欢迎使用!"); } } } 结果示意图1