PCB线路板常用阻抗设计及叠层结构
PCB阻抗设计及叠层结构
目录
前言 (4)
第一章阻抗计算工具及常用计算模型 (7)
1.0 阻抗计算工具 (7)
1.1 阻抗计算模型 (7)
1.11. 外层单端阻抗计算模型 (7)
1.12. 外层差分阻抗计算模型 (8)
1.13. 外层单端阻抗共面计算模型 (8)
1.14. 外层差分阻抗共面计算模型 (9)
1.15. 内层单端阻抗计算模型 (9)
1.16. 内层差分阻抗计算模型 (10)
1.17. 内层单端阻抗共面计算模型 (10)
1.18. 内层差分阻抗共面计算模型 (11)
1.19. 嵌入式单端阻抗计算模型 (11)
1.20. 嵌入式单端阻抗共面计算模型 (12)
1.21. 嵌入式差分阻抗计算模型 (12)
1.22. 嵌入式差分阻抗共面计算模型 (13)
第二章双面板设计 (14)
2.0 双面板常见阻抗设计与叠层结构 (14)
2.1. 50 100 || 0.5mm (14)
2.2. 50 || 100 || 0.6mm (14)
2.3. 50 || 100 || 0.8mm (15)
2.4. 50 || 100 || 1.6mm (15)
2.5. 50 70 || 1.6mm (15)
2.6. 50 || 0.9mm || Rogers Er=3.5 (16)
2.7. 50 || 0.9mm || Arlon Diclad 880 Er=2.2 (16)
第三章四层板设计 (17)
3.0. 四层板叠层设计方案 (17)
3.1. 四层板常见阻抗设计与叠层结构 (18)
3.10. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm (18)
3.11. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm (19)
3.12. SGGS || 50 55 60 || 90 95 100 || 1.6mm (20)
3.13. SGGS || 50 55 60 || 85 90 95 100 || 1.0mm 1.6mm (21)
3.14. SGGS || 50 55 75 || 100 || 1.0mm 2.0mm (22)
3.15. GSSG || 50 || 100 || 1.0mm (22)
3.16. SGGS || 75 ||100 105 || 1.3mm 1.6mm (23)
3.17. SGGS || 50 100 || 1.3mm (23)
3.18. SGGS || 50 100 || 1.6mm (24)
3.19. SGGS || 50 || 1.6mm || 混压 (24)
3.20. SGGS || 50 || 1.6mm || 混压 (25)
3.21. SGGS || 50 || 100 || 2.0mm (25)
第四章六层板设计 (26)
4.0. 六层板叠层设计方案 (26)
4.1. 六层板常见阻抗设计与叠层结构 (27)
4.10. SGSSGS || 50 55 || 90 100 || 1.0mm (27)
4.11. SGSSGS || 50 || 90 100 || 1.0mm (28)
4.12. SGSSGS || 50 || 90 100 || 1.6mm (29)
4.13. SGSGGS || 50 || 90 100 || 1.6mm (30)
4.14. SGSGGS || 50 || 90 100 || 1.6mm (31)
4.15. SGSSGS || 50 75 || 100 || 1.6mm (32)
4.16. SGSSGS || 50 || 90 100 || 1.6mm (33)
4.17. SGSSGS || 50 || 100 || 1.6mm (34)
4.18. SGSSGS || 50 60 || 90 100 || 1.6mm (35)
4.19. SGSSGS || 50 60 || 100 110 || 1.6mm (36)
4.20. SGSSGS || 50 || 90 100 || 1.6mm (37)
4.21. SGSSGS || 65 75 || 100 || 1.6mm (38)
4.22. SGSGGS || 50 55 || 85 90 100 || 1.6mm (39)
4.23. SGSSGS || 50 55 || 90 100 || 1.6mm (40)
4.24. SGSGGS || 50 55 || 90 100 || 1.6mm (41)
4.25. SGSGGS || 50 || 90 100 || 1.6mm (42)
4.26. SGGSGS || 50 60 || 90 100 || 1.6mm (43)
4.27. SGSGGS || 37.5 50 || 100 || 2.0mm (44)
4.28. SGSGGS || 37.5 50 || 100 || 2.0mm (45)
4.29. SGSGGS || 37.5 50 || 100 || 2.0mm (46)
4.30. SGSGGS || 37.5 50 || 100 || 2.0mm (47)
第五章八层板设计 (48)
5.0. 八层板叠层设计方案 (48)
5.1. 八层板常见阻抗设计与叠层结构 (49)
5.10. SGSSGSGS || 50 55 || 90 100 || 1.0mm (49)
5.11. SGSGGSGS || 50 55 || 90 100 || 1.0mm (50)
5.12. SGSGGSGS || 55 || 90 100 || 1.0mm (51)
5.13. SGSSGSGS || 55 90 100 || 1.6mm (52)
5.14. SGSGGSGS || 50 || 100 || 1.6mm (53)
5.15. SGSGGSGS || 55 90 100 || 1.6mm (54)
5.16. SGSGGSGS || 50 55 || 100 || 1.6mm (55)
5.17. SGSSGSGS || 37.5 50 55 75 || 90 100 || 1.6mm (56)
5.18. SSGSSGSS || 50 || 100 || 1.6mm (57)
5.19. SGSGSSGS || 50 55 || 90 100 || 1.6mm (58)
5.20. GSGSSGSG || 50 60 || 100 || 2.0mm (59)
5.21. SGSGGSGS || 37.5 50 55 75 || 90 100 || 2.0mm (60)
5.22. SSGSSGSS || 50 55 60 || 100 || 2116 2.0mm (61)
5.23. SGSG GSGS || 55 || 90 100 || 2116 2.0mm (62)
5.24. SGSGGSGS || 50 65 70 || 50 85 100 110 || 2.0mm (63)
5.25. GSGSSGSG || 50 ||100 || 2.0mm (64)
5.26. SGSGSSGS || 50 55 60 || 85 90 100 || 2.0mm (65)
5.27. SGSSGSGS || 50 55 || 90 100 || 2.0mm (67)
第六章十层板设计 (68)
6.0 十层板叠层设计方案 (68)
6.1. 十层常见阻抗设计与叠层结构 (69)
6.10. SGSSGSGSGS || 50 || 100 || 1.6mm (69)
6.11. SGSSGSGSGS || 50 || 100 || 1.6mm (70)
6.12. SGSSG GSSGS || 50 || 90 100 || 1.6mm (71)
6.13. SGSGG SGSGS || 50 || 90 100 || 2.0mm (72)
6.14. SGSSGGSSGS || 50 || 100 || 1.8mm (73)
6.15. SGSSGGSSGS || 50 || 100 || 2.0mm (74)
6.16. SGSSGGSSGS || 50 || 90 100 || 2.0mm (75)
6.17. SGSGGSGSGS || 50 || 100 || 2.0mm (76)
6.18. SGSSGSGSGS || 50 || 90 100 || 2.0mm (77)
6.19. SGSGSGGSGS || 50 || 100 || 2.0mm (78)
6.20. SGSGSGGSGS || 50 75 || 150 || 2.4mm (79)
6.21. SGGSSGSGGS || 50 75 || 100 || 1.8mm (80)
第七章十二层板设计 (81)
7.0 十二层板叠层设计方案 (81)
7.1 十二层常见阻抗设计与叠层结构 (82)
7.10. SGSGSGGSGSGS || 33 37.5 40 50 || 85 90 100 || 1.6mm (82)
7.11. SGSSGSSGSSGS || 50 || 100 || 1.6mm (83)
7.12. SGSGSGGSGSGS || 50 || 100 || 1.6mm (85)
7.13. SGSGSGGSGSGS || 33 37.5 40 50 || 85 90 100 || 1.6mm (86)
7.14. SGSGSGGSGSGS || 33 37.5 40 50 || 85 90 100 || 1.6mm (87)
7.15. SGSSGGSSGSGS || 45 50 || 100 || 1.6mm (89)
7.16. SG SG SG GS GS GS || 50 || 100 || 1.6mm (90)
7.17. SGSGSGGSGSGS || 50 60 || 100 || 2.0mm (91)
7.18. SGSGSGGSGSGS || 50 55 || 90 100 || 2.0mm (92)
7.19. SGSGSGGSGSGS || 50 60 || 100 || 2.2mm (93)
前言
随着信号传输速度的迅猛提高以及高频电路的广泛应用,对印刷电路板也提出了更高的要求?要得到完整?可靠?精确?无干扰?噪音的传输信号?就必须保证印刷电路板提供的电路性能保证信号在传输过程中不发生反射现象,信号完整,传输损耗低,起到匹配阻抗的作用?为了使信号,低失真﹑低干扰?低串音及消除电磁干扰EMI?阻抗设计在PCB设计中显得越来越重要?
对我们而言，除了要保证PCB板的短、断路合格外，还要保证阻抗值在规定的范围内，只有这两方向都合格了印刷板才符合客户的要求。
牧泰莱电路技术有限公司作为快速响应市场的PCB制造服务商,在建厂以来我们就对阻抗进行了大量的研究和开发?并且该类产品已成为公司的特色产品,在pcb业界留下很好的口碑?
随着“阻抗”的进一步扩展和延伸,我们作为专业的PCB制造服务商,为能向客户提供优质的产品和高质的服务，对该类PCB的合作方面做如下建议：对于PCB 的阻抗控制而言,其所涉及的面是比较广泛的，但在具体的加工和设计时我们一般控制主要四个因素:
Er--介电常数
H---介质厚度
W---走线宽度
T---走线厚度
Er(介电常数)大多数板料选用FR-4,该种材料的Er特性为随着加载频率的不同而变化,一般情况下Er的分水岭默认为1GHZ(高频)?目前材料厂商能够承诺的指标<5.4(1MHz)根据实际加工的经验,在使用频率为1GHZ以下的其Er认为4.2左右1.5—2.0GHZ的使用频率其仍有下降的空间?故设计时如有阻抗的要求则须考虑该产品的当时的使用频率?我们在长期的加工和研发的过程中针对不同的厂商已经摸索出一定的规律和计算公式?我们全部采用行业内最好的生益板料，其各项参数都比较稳定。
7628----4.5(全部为1GHz状态下)
2116----4.2
1080----3.8
H(介质层厚度)该因素对阻抗控制的影响最大,如对阻抗的精确度要求很高,则该部分的设计应力求精准 ,FR-4的H的组成是由各种半固化片组合而成的(包括内层芯板),常用的半固化片为:
1080 厚度 0.075MM?
3313厚度 0.09MM?
2116 厚度 0.115MM?
2116H厚度 0.12MM?
7628 厚度 0.175MM?
7628H厚度 0.18MM?
在多层PCB中H一般有两类:
A?内层芯板中H的厚度:虽然材料供应商所提供的板材中H的厚度也是由以上几种半固化片组合而成,但其在组合的过程中必然会考虑材料的特性,而绝非无条件的任意组合,因此板材的厚度就有了一定的约束,形成了一个相应的板料清单,同时H也有了一定的限制?
如 0.18mm 1/1 OZ的芯板为: 2116
如 0.5mm 1/1 OZ的芯板为:7628*2+1080
……
B?多层板中压合部分的H的厚度:其方法基本上与A相同但需注意层压中由于填胶的损失?举例:如GROUND~GROUND 或POWER~POWER之间用半固化片进行填充,因GROUND?POWER在制作内层的过程中铜箔被蚀刻掉的部分很少,则半固化片中树脂对该区的填充会很少,则半固化片的厚度损失会很少?反之如SIGNAL~SIGNAL之间用半固化片进行填充SIGNAL在制作内层的过程中铜箔被蚀刻掉的部分较多,则半固化片的厚度损失会很大?因此理论上的计算厚度与实际操作过程所形成的实际厚度会有差异?故建议设计时对该因素应予以充分的考虑?同时我们在市场部资料审核的岗位也有专人对此通过工具进行计算和校正?
W(设计线宽)该因素一般情况下是由客户决定的?但在设计时应充分考虑线宽对该阻抗值的匹配,即为达到该阻抗值在一定的介质厚度H?介电常数Er和使用频
率等条件下线宽的使用是有一定的限制的,并且还需考虑厂商可制造性?
当然阻抗控制不仅仅是上述这些因素,上面所提的只是比较而言影响度较大的几个因素,也只是局限于从PCB的制造厂商的角度来看待该问题的?
以下是我们公司在PCB实际生产加工过程中,总结出来的一些PCB板的结构示例。12层以上板于结构比较复杂,因此在实际生产加工过程中再根据具体的要求做具体的分析?
第一章 阻抗计算工具及常用计算模型
1.0 阻抗计算工具
pcb 业界最常用的阻抗计算工具是Polar 公司提供的Si8000 Field Solver,Si8000是全新的边界元素法场效解计算器,建立在我们熟悉的早期Polar 阻抗设计系统易于使用的用户界面之上?此软件包含各种阻抗模块,通过选择特定计算模块,输入线宽,间距,介质厚度,铜厚,Er 值等相关数据,就可以模拟算出阻抗结果?它具有以下两大优点。
模型齐全，涵盖了目前所能遇到的所有类型的阻抗
分析功能十分强大，除了能进行阻抗测算外，还可以反推参数，并确定公差范围。
1.1 阻抗计算模型
1.11. 外层单端阻抗计算模型
适用范围：外层线路印阻焊后的单端阻抗计算：
H1: 介质厚度
Er1: 介电常数 W1:阻抗线底部宽度 W2:阻抗线顶部宽度 T1:成品铜厚
C1:基材的阻焊厚度
C2:铜皮或走线上的阻焊厚度 CEr:阻焊的介电常数
1.1
2. 外层差分阻抗计算模型
1.13. 外层单端阻抗共面计算模型
适用范围：外层线路印阻焊后的差分阻抗计算：
H1:介质厚度 Er1:介电常数
W1:阻抗线底部宽度 W2:阻抗线顶部宽度 S1:阻抗线间距 T1:成品铜厚
C1:基材的阻焊厚度
C2:铜皮或走线上的阻焊厚度 C3:基材上面的阻焊厚度 CEr:阻焊的介电常数
适用范围：外层线路印阻焊后的单端共面阻抗计算：
H1:介质厚度 Er1:介电常数
W1:阻抗线底部宽度 W2:阻抗线顶部宽度
D1:阻抗线到周围铜皮的距离 T1:成品铜厚
C1:基材的绿油厚度
C2:铜皮或走线上的绿油厚度 CEr:绿油的介电常数
1.14. 外层差分阻抗共面计算模型
1.15. 内层单端阻抗计算模型
适用范围：外层线路印阻焊后的差分共面阻抗计算：
H1:介质厚度 Er1:介电常数
W1:阻抗线底部宽度 W2:阻抗线顶部宽度
D1:阻抗线到两边铜皮的距离 T1:成品铜厚
C1:基材的绿油厚度
C2:铜皮或走线上的绿油厚度 C3:基材上面的绿油厚度 CEr:绿油的介电常数
适用范围：内层线路单端阻抗计算：
H1:介质厚度 Er1:介电常数 H2:介质厚度 Er2:介电常数
W1:阻抗线底部宽度 W2:阻抗线顶部宽度 T1:成品铜厚
1.16. 内层差分阻抗计算模型
1.17. 内层单端阻抗共面计算模型
适用范围：内层线路差分阻抗计算：
H1:介质厚度 Er1:介电常数 H2:介质厚度 Er2:介电常数
W1:阻抗线底部宽度 W2:阻抗线顶部宽度 S1:阻抗线间距 T1:成品铜厚
适用范围：内层单端共面阻抗计算：
H1：介质厚度
Er1：H1 对应介质层介电常数 H2：介质厚度
Er2：H2 对应介质层介电常数 W1: 阻抗线底部宽度 W2: 阻抗线顶部宽度
D1：阻抗线到周围铜皮的距离 T1：线路铜厚
1.18. 内层差分阻抗共面计算模型
1.19. 嵌入式单端阻抗计算模型
适用范围:与外层相邻的第二个线路层阻抗计算，例如一个6 层板,L1、L2 ,L5、L6层均为线路层,L3 L4为GND 或VCC 层,则L2 L5层的阻抗用此方式计算.
适用范围：内层差分共面阻抗计算：
H1：介质厚度
H2：介质厚度
W1:阻抗线底部宽度 W2:阻抗线顶部宽度 S1:阻抗线间距
D1：阻抗线到周围铜皮的距离 T1：线路铜厚
Er1：H1 对应介质层介电常数 Er2：H2 对应介质层介电常数
H1：介质厚度 H2：介质厚度
W1: 阻抗线底部宽度 W2: 阻抗线顶部宽度 T1：线路铜厚
Er1：H1 对应介质层介电常数 Er2：H2 对应介质层介电常数
1.21. 嵌入式差分阻抗计算模型
适用范围：内层单端共面阻抗，参考层为同一层面的GND/VCC （阻抗线被周围GND/VCC 包围，周围GND/VCC 即为参考层面）。而与其邻近层为线路层，非GND/VCC 。
H1：介质厚度 H2：介质厚度 W1: 阻抗线底部宽度 W2: 阻抗线顶部宽度 D1：阻抗线到周围铜皮的距离 T1：线路铜厚
Er1：H1 对应介质层介电常数
Er2：H2 对应介质层介电常数
适用范围：内层差分共面阻抗,参考层为同一层面的GND/VCC 及与其邻近GND/VCC 层。（阻抗线被周围GND/VCC 包围，周围GND/VCC 即为参考层面）。
H1：介质厚度 H2：介质厚度 W1: 阻抗线底部宽度
W2: 阻抗线顶部宽度 T1：线路铜厚
S1：差分阻抗线间距
Er1：H1 对应介质层介电常数 Er2：H2 对应介质层介电常数
适用范围：内层差分共面阻抗,参考层为同一层面的GND/VCC 及与其邻近GND/VCC
层。（阻抗线被周围GND/VCC 包围，周围GND/VCC 即为参考层面）。
H2：介质厚度
W1: 阻抗线底部宽度
W2: 阻抗线顶部宽度
D1：阻抗线到周围铜皮的距离
T1：线路铜厚
S1：差分阻抗线间距
Er1：H1 对应介质层介电常数
Er2：H2 对应介质层介电常数
第二章双面板设计2.0 双面板常见阻抗设计与叠层结构
2.1. 50 100 || 0.5mm
2.2. 50 || 100 || 0.6mm
2.3. 50 || 100 || 0.8mm
2.4. 50 || 100 || 1.6mm
2.5. 50 70 || 1.6mm
2.6. 50 || 0.9mm || Rogers Er=
3.5
2.7. 50 || 0.9mm || Arlon Diclad 880 Er=2.2
第三章四层板设计
3.0. 四层板叠层设计方案
四层板,优选方案1,可用方案3
方案 1 此方案四层PCB的主叠层设计方案,在元件面下有一地平面,关键信号优选布TOP层;至于层厚设置,有以下建议:
满足阻抗控制芯板(GND到POWER)不宜过厚,以降低电源?地平面的分布阻抗;保证电源平面的去藕效果;
为了达到一定的屏蔽效果,有人试图把电源?地平面放在TOP?BOTTOM层,即采用方案2:此方案为了达到想要的屏蔽效果,至少存在以下缺陷:
电源?地相距过远,电源平面阻抗较大
电源?地平面由于元件焊盘等影响,极不完整
由于参考面不完整,信号阻抗不连续
实际上,由于大量采用表贴器件,对于器件越来越密的情况下,本方案的电源?地几乎无法作为完整的参考平面,预期的屏蔽效果很难实现;方案2使用范围有限?但在个别单板中,方案2不失为最佳层设置方案?
方案3:此方案同方案1类似,适用于主要器件在BOTTOM布局或关键信号底层布线的情况;一般情况下限制使用此方案?
以下列举结构,电源层与地层都用G表示?
3.1. 四层板常见阻抗设计与叠层结构
3.10. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm
3.11. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm
3.12. SGGS || 50 55 60 || 90 95 100 || 1.6mm
PCB常用阻抗设计及叠层
PCB阻抗设计及叠层 目录 前言 (4) 第一章阻抗计算工具及常用计算模型 (7) 1.0 阻抗计算工具 (7) 1.1 阻抗计算模型 (7) 1.11. 外层单端阻抗计算模型 (7) 1.12. 外层差分阻抗计算模型 (8) 1.13. 外层单端阻抗共面计算模型 (8) 1.14. 外层差分阻抗共面计算模型 (9) 1.15. 内层单端阻抗计算模型 (9) 1.16. 内层差分阻抗计算模型 (10) 1.17. 内层单端阻抗共面计算模型 (10) 1.18. 内层差分阻抗共面计算模型 (11) 1.19. 嵌入式单端阻抗计算模型 (11) 1.20. 嵌入式单端阻抗共面计算模型 (12) 1.21. 嵌入式差分阻抗计算模型 (12) 1.22. 嵌入式差分阻抗共面计算模型 (13) 第二章双面板设计 (14) 2.0 双面板常见阻抗设计与叠层结构 (14) 2.1. 50 100 || 0.5mm (14) 2.2. 50 || 100 || 0.6mm (14) 2.3. 50 || 100 || 0.8mm (15) 2.4. 50 || 100 || 1.6mm (15) 2.5. 50 70 || 1.6mm (15) 2.6. 50 || 0.9mm || Rogers Er=3.5 (16) 2.7. 50 || 0.9mm || Arlon Diclad 880 Er=2.2 (16) 第三章四层板设计 (17) 3.0. 四层板叠层设计方案 (17) 3.1. 四层板常见阻抗设计与叠层结构 (18) 3.10. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm (18) 3.11. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm 2.0mm (19) 3.12. SGGS || 50 55 60 || 90 95 100 || 1.6mm (20) 3.13. SGGS || 50 55 60 || 85 90 95 100 || 1.0mm 1.6mm (21) 3.14. SGGS || 50 55 75 || 100 || 1.0mm 2.0mm (22) 3.15. GSSG || 50 || 100 || 1.0mm (22)
PCB叠层结构知识
PCB叠层结构知识 PCB叠层结构知识 较多的PCB工程师,他们经常画电脑主板,对ALLEGRO等优秀的工具非常的熟练,但是,非常可惜的是,他们居然很少知道如何进行阻抗控制,如何使用工具进行信号完整性分析.如何使用IBIS模型。我觉得真正的PCB高手应该还是信号完整性专家,而不仅仅停留在连连线,过过孔的基础上。对布通一块板子容易，布好一块好难。 小资料 对于电源、地的层数以及信号层数确定后，它们之间的相对排布位置是每一个PCB工程师都不能回避的话题； 层的排布一般原则： 元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面； 所有信号层尽可能与地平面相邻； 尽量避免两信号层直接相邻； 主电源尽可能与其对应地相邻； 兼顾层压结构对称。 对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在50MHZ 以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则： 元件面、焊接面为完整的地平面（屏蔽）； 无相邻平行布线层； 所有信号层尽可能与地平面相邻； 关键信号与地层相邻，不跨分割区。 注：具体PCB的层的设置时，要对以上原则进行灵活掌握，在领会以上原则的基础上，根据实际单板的需求，如：是否需要一关键布线层、电源、地平面的分割情况等，确定层的排布，切忌生搬硬套，或抠住一点不放。 以下为单板层的排布的具体探讨： *四层板，优选方案1，可用方案3 方案电源层数地层数信号层数 1 2 3 4 1 1 1 2 S G P S 2 1 2 2 G S S P 3 1 1 2 S P G S 方案1 此方案四层PCB的主选层设置方案，在元件面下有一地平面，关键信号优选布TOP 层；至于层厚设置，有以下建议： 满足阻抗控制芯板（GND到POWER）不宜过厚，以降低电源、地平面的分布阻抗；保证电源平面的去藕效果；为了达到一定的屏蔽效果，有人试图把电源、地平面放在TOP、BOTTOM层，即采用方案2： 此方案为了达到想要的屏蔽效果，至少存在以下缺陷： 电源、地相距过远，电源平面阻抗较大 电源、地平面由于元件焊盘等影响，极不完整 由于参考面不完整，信号阻抗不连续 实际上，由于大量采用表贴器件，对于器件越来越密的情况下，本方案的电源、地几乎无法作为完整的参考平面，预期的屏蔽效果很难实现；方案2使用范围有限。但在个别单板中，方案2不失为最佳层设置方案。
一到八层电路板的叠层设计方式
一到八层电路板的叠层设计方式 电路板的叠层安排是对PCB的整个系统设计的基础。叠层设计如有缺陷，将最终影响到整机的EMC性能。总的来说叠层设计主要要遵从两个规矩: 1. 每个走线层都必须有一个邻近的参考层(电源或地层); 2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容; 下面列出从单层板到八层板的叠层： 一、单面板和双面板的叠层 对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑； 单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。 关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。 单、双层板通常使用在低于10KHz的低频模拟设计中: 1 在同一层的电源走线以辐射状走线，并最小化线的长度总和；
2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。 3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于pcb线路板的厚度乘以信号线的长度。 二、四层板的叠层 推荐叠层方式： 2.1 SIG－GND(PWR)－PWR (GND)－SIG； 2.2 GND－SIG(PWR)－SIG(PWR)－GND； 对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。 对于第一种方案，通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能，对于EMI性能来说并不是很好，主要要通过走线及其他细节来控制。主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射；增大板面积，体现20H规则。 对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层，中间两层均为信号/电源层。信号层上的电源用宽线走线，
关于PCB叠层理解
关于PCB叠层的理解 设计者可能会设计奇数层印制电路板（PCB）。如果布线不需要额外的层，为什么还要用它呢？难道减少层不会让电路板更薄吗？如果电路板少一层，难道成本不是更低么？但是，在一些情况下，增加一层反而会降低费用。 电路板有两种不同的结构：核芯结构和敷箔结构。 在核芯结构中，电路板中的所有导电层敷在核芯材料上；而在敷箔结构中，只有电路板内部导电层才敷在核芯材料上，外导电层用敷箔介质板。所有的导电层通过介质利用多层层压工艺粘合在一起。 核材料就是工厂中的双面敷箔板。因为每个核有两个面，全面利用时，PCB的导电层数为偶数。为什么不在一边用敷箔而其余用核结构呢？其主要原因是：PCB的成本及PCB的弯曲度。 偶数层电路板的成本优势 因为少一层介质和敷箔，奇数PCB板原材料的成本略低于偶数层PCB。但是奇数层PCB的加工成本明显高于偶数层PCB。内层的加工成本相同；但敷箔/核结构明显的增加外层的处理成本。 奇数层PCB需要在核结构工艺的基础上增加非标准的层叠核层粘合工艺。与核结构相比，在核结构外添加敷箔的工厂生产效率将下降。在层压粘合以前，外面的核需要附加的工艺处理，这增加了外层被划伤和蚀刻错误的风险。 平衡结构避免弯曲 不用奇数层设计PCB的最好的理由是：奇数层电路板容易弯曲。
当PCB在多层电路粘合工艺后冷却时，核结构和敷箔结构冷却时不同的层压张力会引起PCB弯曲。随着电路板厚度的增加，具有两个不同结构的复合PCB弯曲的风险就越大。消除电路板弯曲的关键是采用平衡的层叠。尽管一定程度弯曲的PCB达到规范要求，但后续处理效率将降低，导致成本增加。因为装配时需要特别的设备和工艺，元器件放置准确度降低，故将损害质量。 使用偶数层PCB 当设计中出现奇数层PCB时，用以下几种方法可以达到平衡层叠、降低PCB制作成本、避免PCB弯曲。以下几种方法按优选级排列。 1．一层信号层并利用。如果设计PCB的电源层为偶数而信号层为奇数可采用这种方法。增加的层不增加成本，但却可以缩短交货时间、改善PCB质量。 2．增加一附加电源层。如果设计PCB的电源层为奇数而信号层为偶数可采用这种方法。一个简单的方法是在不改变其他设置的情况下在层叠中间加一地层。先按奇数层PCB种布线，再在中间复制地层，标记剩余的层。这和加厚地层的敷箔的电气特性一样。 3．在接近PCB层叠中央添加一空白信号层。这种方法最小化层叠不平衡性，改善PCB的质量。先按奇数层布线，再添加一层空白信号层，标记其余层。在微波电路和混合介质（介质有不同介电常数）电路种采用。 平衡层叠PCB优点：成本低、不易弯曲、缩短交货时间、保证质量。
pcb叠层参考
名词定义：SIG：信号层；GND：地层；PWR：电源层； 电路板的叠层安排是对PCB的整个系统设计的基础。叠层设计如有缺 陷，将最终影响到整机的EMC性能。 总的来说叠层设计主要要遵从两个规矩: 1. 每个走线层都必须有一个邻近的参考层(电源或地层); 2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容; 下面列出从两层板到十层板的叠层： 2.1 单面板和双面板的叠层； 对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。 关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低 的模拟信号。
单、双层板通常使用在低于10KHz的低频模拟设计中: 1 在同一层的电源走线以辐射状走线，并最小化线的长度总和； 2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线 路径。 3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于线 路板的厚度乘以信号线的长度。 2.2 四层板的叠层； 推荐叠层方式： 2.2.1 SIG－GND(PWR)－PWR (GND)－SIG； 2.2.2 GND－SIG(PWR)－SIG(PWR)－GND；
PCB EMC设计中的PCB叠层结构
一、电源平面和地平面要满足20H规则 二、当电源层、底层数及信号的走线层数确定后，为使PCB具有良好的EMC性能它们之间的相对排布位置基本要求如下： 元器件层下面（第二层）为地平面，提供器件屏蔽层及为顶层布线提供参考平面。 所有信号层尽可能与地平面相邻 尽量避免两信号层走线相邻。如果无法避免，应加大相邻信号层的走线间距，是两层信号线走线在上下位置呈垂直走线状态 主电源尽可能与其对应地相邻，并尽可能减小电源和地平面之间的距离，以小于5mil为优，最好不要超过10mil 兼顾层压结构的对称叠层还要兼顾PCB制造工艺和控制PCB的翘曲度。通常民用产品采用IPC_II标准，要求PCB的翘曲度要小于0.75%。 采用偶数层结构。 三、常见的PCB叠层结构 1、四层板的叠层结构： TOP、GND02、PWR03、BOTTOM；（TOP层下面有完整的地平面为最优布线层，关键信号应该优先布置在该层。电源平面和地平面的距离不宜过厚最好不超过5mil） TOP、PWR02、GND03、BOTTOM;（此方案和方案a类似） GND01、S02、S03、GND04/PWR04（为达到一定的屏蔽效果，有时采用此方案） 2、六层板的叠层结构 TOP、GND02、S03、PWR04、GND05、BOTTOM(此方案是业界主推的6层PCB的叠层设计方案，有3个布线层，一个电源平面，2个地平面。第4、5层之间的厚度要尽可能小弟3层是最佳布线层，告诉信号和高风险信号优先布置在该层) TOP、GND02、S03、S04、PWR05、BOTTOM (当需要的布线层数多，对成本要求苛刻时可以采用此方案。该方案中S03是最优布线层)
PCB叠层及阻抗计算(精典)
关于PCB叠层及阻抗计算 为了很好地对PCB进行阻抗控制，首先要了解PCB的结构： 通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。 通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。 多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。 当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构： PCB的参数： 不同的印制板厂，PCB的参数会有细微的差异。 表层铜箔： 可以使用的表层铜箔材料厚度有三种：12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um。 芯板：我们常用的板材是S1141A，标准的FR-4，两面包铜 半固化片： 规格（原始厚度）有7628（0.185mm），2116（0.105mm），1080（0.075mm），3313（0.095mm ），实际压制完成后的厚度通常会比原始值小10-15um左右。同一个浸润层最多可以使用3个半固化片，而且3个半固化片的厚度不能都相同，最少可以只用一个半固化片，但有的厂家要求必须至少使用两个。如果半固化片的厚度不够，可以把芯板两面的铜箔蚀刻掉，再在两面用半固化片粘连，这样可以实现较厚的浸润层。 阻焊层： 铜箔上面的阻焊层厚度C2≈8-10um，表面无铜箔区域的阻焊层厚度C1根据表面铜厚的不同而不同，当表面铜厚为45um时C1≈13-15um，当表面铜厚为70um时C1≈17-18um。 导线横截面： 以前我一直以为导线的横截面是一个矩形，但实际上却是一个梯形。以TOP层为例，当铜箔厚度为1OZ时，梯形的上底边比下底边短1MIL。比如线宽5MIL，那么其上底边约4MIL，下底边5MIL。上下底边的差异和铜厚有关，下表是不同情况下梯形上下底的关系。 介电常数：半固化片的介电常数与厚度有关，下表为不同型号的半固化片厚度和介电常数参数： 板材的介电常数与其所用的树脂材料有关，FR4板材其介电常数为4.2—4.7，并且随着频率的增加会减小。 介质损耗因数：电介质材料在交变电场作用下，由于发热而消耗的能量称之谓介质损耗，通常以介质损耗因数tanδ表示。S1141A的典型值为0.015。 能确保加工的最小线宽和线距：4mil/4mil。 阻抗计算的工具简介： 当我们了解了多层板的结构并掌握了所需要的参数后，就可以通过EDA软件来计算阻抗。可以使用Allegro来计算，推荐另一个工具Polar SI9000，这是一个很好的计算特征阻抗的工具，现在很多印制板厂都在用这个软件。 无论是差分线还是单端线，当计算内层信号的特征阻抗时，你会发现Polar SI9000的计算结果与Allegro仅存在着微小的差距，这跟一些细节上的处理有关，比如说导线横截面的形状。但如果是计算表层信号的特征阻抗，我建议你选择Coated模型，而不是Surface模型，因为这类模型考虑了阻焊层的存在，所以结果会更准确。下图是用Polar SI9000计算在考虑阻焊层的情况下表层差分线阻抗的部分截图： 由于阻焊层的厚度不易控制，所以也可以根据板厂的建议，使用一个近似的办法：在Surface模型计算的结果上减去一个特定的值，我建议差分阻抗减去8欧姆，单端阻抗减去2欧姆
PCB叠层设计规范 文档
层压设计规则 作者：刘军喜2010/10/20 1.0设计规则： 1.1非客户指定结构设计、非阻抗板压板结构设计 1.1.1底铜厚度≤1OZ板最外层介电层(L1-2,LN-LN-1层)厚度设计为 2.8-14.6MIL,其它层介电 层设计为 3-14.6MIL； 1.1.2无耐高压测试要求的板压板结构设计 a、3oz≥底铜厚度≥2OZ介电层厚度设计至少大于4.5MIL; b、4oz≥底铜厚度≥3OZ介电层厚度设计至少大于6.5MIL; c、底铜厚度≥5oz的板需工程出工程评估给工艺组评估后再确定。 1.1.3有耐高压测试板要求的板，根据客户高压要求设计具体的压合结构，通常高压测试在 2000V-2800V时，介电层设计至少大于6MIL，具体客户要求的板材TG、CTE、CTI、耐CAF 等详细情况需工程出工程评估给工艺组评估后再确定。 备注：介电层指PP层，含core介电层，介电层厚度及core厚度均指中值，不含公差， 当厚度>5MIL时公差按IPC4101三级公差进行控制;当厚度≤5MIL时,公差按±0.5MIL控 制;超IPC4101三级公差的MI备注要求特别控制及备料. 1.2 客户指定结构板、阻抗板压板结构设计 若客户指定结构,工程组在接单时尽量与客户沟通按以上要求设计,当不能满足以上要求时,出工程评估单给工艺评估. 1.3板边尺寸设计制作标准 1.3.1所有板MI设计开料尺寸需比压合后成型尺寸单边大0.1~0.2″，同时预留开料刀具损耗 每刀0.1″。 1.3.2四层板板边一般设计为≥0.5″，特殊情况下可以做到0.4″，但必须满足以下条件： A、非阻抗板； B、介电层厚＜8.0MIL； C、内层铜厚＜2OZ； 1.3.3六层及以上板按照板边≥0.75″控制,六层板特殊情况下可做0.6″（min），但需满足上 述a、b、c条件。 1.3.4两张及以上芯板压合的四层板板边设计要求同六层板。 1.3.5 OPE系统设计单元边到开料边一般为≥0.9″，最小可生产0.80″。按0.80″设计时需 优先保证OPE系统靶标完整，其他靶标可移位处理。 1.3.6对于内层铜厚≥2OZ底铜板，板边设计≥0.8″，以防止流胶过大导致板厚超公差及板边 白点。 1.3.7对于阻抗板及金手指板板边设计特别要求： a、阻抗TEST COUPON设计在板中，无法设计在板中的，TEST COUPON边距板边须满足≥ 0.4″，金手指位的方向尽量朝板中。 b、设计拼图时，加大板边尺寸，板边尺寸按≥0.8inch设计。 1.4高层板、内层厚铜板无铜区叠加及薄介电层板内层需添加辅助铜皮以避免压合起皱：
4-12多层PCB层叠方案
?四层板的层叠方案 层叠建议：优选方案一（见图1）。 方案一为常见四层PCB的主选层设置方案。 方案二适用于主要元器件在BOTTOM布局或关键信号底层布线的情况；一般情况限制使用。 方案三适用于元器件以插件为主的PCB，常常考虑电源在布线层S2中实现，BOTTOM层为地平面，进而构成屏蔽腔体。 图1四层板的层叠方案 ?六层板的层叠方案 层叠建议：优选方案三，可用方案一，备用方案二、四（见图2）。 图2六层板的层叠方案
对于六层板，优先考虑方案三，优先布线S1层。增大S1和PWR1之间的间距，缩小PWR1和GND2之间的间距，以减小电源平面的阻抗。 在数码消费等对成本要求较高的时候，常采用方案一，优先布线S1层。 与方案一相比，方案二保证了电源、地平面相邻，减少电源阻抗，但所有走线全部裸露在外，只有S1才有较好的参考平面；不推荐使用。但在埋盲孔设计时，优先采用此方案。 对于局部、少量信号要求较高的场合，方案四比方案三更适合，它能提供极佳的布线层S1。 十层板的层叠方案 层叠建议：推荐方案一、方案二（见图3）。 图3十层板的层叠方案 对于单一电源层的情况，首先考虑方案一。层叠设置时，加大S1～S2、S3～S4的间距控制串扰。 对于需要两电源层的情况，首先考虑方案二。层叠设置时，加大S1～S2、S3～S4的间距控制串扰。
方案五EMC效果较佳，但与方案四比，牺牲一个布线层；在成本要求不高、EMC指标要求较高且必须双电源层的核心单板，建议采用此种方案；优先布线层S1、S2。 十二层板的层叠方案 层叠建议：推荐方案一、方案三（见图4）。 图4十二层板的层叠方案
PCB叠层规定
Sub：多层板常规叠层规定 为节约成本，规范叠层，特对叠层规定如下：（客户对叠层有要求除外） 压板厚度＝内层芯板厚度＋内层半固化片厚度＋内层所有铜厚＋外层铜箔厚度 1、压板厚度＝成品厚度+0.05/-0.075mm 2、内层半固化片厚度按阻抗规范要求计算（其取值随相邻两铜面情况不同而变化）。 3、对于铜面情况与规定不一致或非常规铜厚情况，需在该规定基础上调整。 18um 、35 um 、70 um 铜箔厚度 7628（0.185mm），2116（0.105mm）1080（0.075mm）3313（0.095mm） 半固化片厚度 一、 四层板（其中2、3层全部是GND层） (1)成品板厚要求：0.5+/-0.10MM ___________________ 18UM ___________2116*1 ___________________ 0.13mm 35/35um ___________2116*1 ____________________18um 理论压板厚:0.46mm (2)成品板厚要求：0.8mm+/-0.10mm ___________________ 18UM ___________1080*1 ____________2116*1 _______________0.25mm 35/35um ____________2116*1 ____________1080*1 _____________________18um 理论压板厚:0.71mm (3)成品板厚要求：1.0MM+/-0.10MM ____________________ 18UM ___________1080*2 ________________0.51mm 35/35um ____________1080*2 _____________________18um 理论压板厚:0.89mm (4)成品板厚要求:1.6+/-0.15MM _____________________ 18UM ___________1080*1 ____________7628*1 _______________1.0mm 35/35um ____________7628*1 ____________1080*1 _____________________18um 理论压板厚:1.54mm (5)成品板厚要求:2.0+/-0.20MM _____________________ 18UM ___________1080*2
PCB叠层
PCB叠层 1 层叠的定义及添加 对高速多层板来说，默认的两层设计无法满足布线信号质量及走线密度要求，这个时候需要对PCB层叠进行添加，以满足设计的要求。 2 正片层与负片层 正片层就是平常用于走线的信号层（直观上看到的地方就是铜线），可以用“线”“铜皮”等进行大块铺铜与填充操作，如图8-32所示。 图8-32 正片层 负片层则正好相反，即默认铺铜，就是生成一个负片层之后整一层就已经被铺铜了，走线的地方是分割线，没有铜存在。要做的事情就是分割铺铜，再设置分割后的铺铜
的网络即可，如图8-33所示。 图8-33 负片层 3 内电层的分割实现 在Protel版本中，内电压是用“分裂”来分割的，而现在用的版本Altium Designer 19直接用“线条”、快捷键“PL”来分割。分割线不宜太细，可以选择15mil及以上。分割铺铜时，只要用“线条”画一个封闭的多边形框，再双击框内铺铜设置网络即可，如图8-34所示。
图8-34 双击给予网络 正、负片都可以用于内电层，正片通过走线和铺铜也可以实现。负片的好处在于默认大块铺铜填充，再进行添加过孔、改变铺铜大小等操作都不需要重新铺铜，这样省去了重新铺铜计算的时间。中间层用电源层和GND层（也称地层、地线层、接地层）时，层面上大多是大块铺铜，这样用负片的优势就很明显。 4 PCB层叠的认识 随着高速电路的不断涌现，PCB的复杂度也越来越高，为了避免电气因素的干扰，信号层和电源层必须分离，所以就牵涉到多层PCB的设计。在设计多层PCB之前，设计者需要首先根据电路的规模、电路板的尺寸和电磁兼容（EMC）的要求来确定所采用的电路板结构，也就是决定采用4层、6层，还是更多层数的电路板。这就是设计多层板的一个简单概念。 确定层数之后，再确定内电层的放置位置及如何在这些层上分布不同的信号。这就是多层PCB层叠结构的选择问题。层叠结构是影响PCB的EMC性能的一个重要因素，一个好的层叠设计方案将会大大减小电磁干扰（EMI）及串扰的影响。 板的层数不是越多越好，也不是越少越好，确定多层PCB的层叠结构需要考虑较多的因素。从布线方面来说，层数越多越利于布线，但是制板成本和难度也会随之增加。
PCB叠层及阻抗计算
PCB叠层及阻抗计算 多层板的结构： 为了很好地对PCB进行阻抗控制，首先要了解PCB的结构： 通常我们所说的多层板是由芯板和半固化片互相层叠压合而成的，芯板是一种硬质的、有特定厚度的、两面包铜的板材，是构成印制板的基础材料。而半固化片构成所谓的浸润层，起到粘合芯板的作用，虽然也有一定的初始厚度，但是在压制过程中其厚度会发生一些变化。 通常多层板最外面的两个介质层都是浸润层，在这两层的外面使用单独的铜箔层作为外层铜箔。外层铜箔和内层铜箔的原始厚度规格，一般有0.5OZ、1OZ、2OZ（1OZ约为35um 或1.4mil）三种，但经过一系列表面处理后，外层铜箔的最终厚度一般会增加将近1OZ左右。内层铜箔即为芯板两面的包铜，其最终厚度与原始厚度相差很小，但由于蚀刻的原因，一般会减少几个um。 多层板的最外层是阻焊层，就是我们常说的“绿油”，当然它也可以是黄色或者其它颜色。阻焊层的厚度一般不太容易准确确定，在表面无铜箔的区域比有铜箔的区域要稍厚一些，但因为缺少了铜箔的厚度，所以铜箔还是显得更突出，当我们用手指触摸印制板表面时就能感觉到。 当制作某一特定厚度的印制板时，一方面要求合理地选择各种材料的参数，另一方面，半固化片最终成型厚度也会比初始厚度小一些。下面是一个典型的6层板叠层结构： PCB的参数： 不同的印制板厂，PCB的参数会有细微的差异。 表层铜箔：
可以使用的表层铜箔材料厚度有三种：12um、18um和35um。加工完成后的最终厚度大约是44um、50um和67um。 芯板：我们常用的板材是S1141A，标准的FR-4，两面包铜 半固化片： 规格（原始厚度）有7628（0.185mm），2116（0.105mm），1080（0.075mm），3313（0. 095mm ），实际压制完成后的厚度通常会比原始值小10-15um左右。同一个浸润层最多可以使用3个半固化片，而且3个半固化片的厚度不能都相同，最少可以只用一个半固化片，但有的厂家要求必须至少使用两个。如果半固化片的厚度不够，可以把芯板两面的铜箔蚀刻掉，再在两面用半固化片粘连，这样可以实现较厚的浸润层。 阻焊层： 铜箔上面的阻焊层厚度C2≈8-10um，表面无铜箔区域的阻焊层厚度C1根据表面铜厚的不同而不同，当表面铜厚为45um时C1≈13-15um，当表面铜厚为70um时C1≈17-18um。 导线横截面： 以前我一直以为导线的横截面是一个矩形，但实际上却是一个梯形。以TOP层为例，当铜箔厚度为1OZ时，梯形的上底边比下底边短1MIL。比如线宽5MIL，那么其上底边约4MIL，下底边5MIL。上下底边的差异和铜厚有关，下表是不同情况下梯形上下底的关系。 介电常数：半固化片的介电常数与厚度有关，下表为不同型号的半固化片厚度和介电常数参数：
PCB叠层设计
总的来说叠层设计主要要遵从两个规矩: 1. 每个走线层都必须有一个邻近的参考层(电源或地层); 2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从两层板到八层板的叠层来进行示例讲解： 一、单面PCB板和双面PCB板的叠层 对于两层板来说，由于板层数量少，已经不存在叠层的问题。控制EMI辐射主要从布线和布局来考虑； 单层板和双层板的电磁兼容问题越来越突出。造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。 关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。对干扰敏感的信号是指那些电平较低的模拟信号。 单、双层板通常使用在低于10KHz的低频模拟设计中: 1）在同一层的电源走线以辐射状走线，并最小化线的长度总和； 2）走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。 3）如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。这样形成的回路面积等于线路板的厚度乘以信号线的长度。 二、四层板的叠层 1. SIG－GND(PWR)－PWR (GND)－SIG； 2. GND－SIG(PWR)－SIG(PWR)－GND； 对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。 对于第一种方案，通常应用于板上芯片较多的情况。这种方案可得到较好的SI性能，对于EMI性能来说并不是很好，主要要通过走线及其他细节来控制。主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射；增大板面积，体现20H规则。 对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。此种方案PCB的外层均为地层，中间两层均为信号 /电源层。信号层上的电源用宽线走线，这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低，也可通过外层地屏蔽内层信号辐射。从EMI控制的角度看，这是现有的最佳4层PCB结
常用PCB层叠参考NEW
常用PCB层叠 说明:以下为常用的2-8层板公司最常用的层叠, 在之前成熟层叠的基础上汇总,这些层叠都是我们公司经过批量验证OK的,请在设计时调用.因为这是是个通用模板,适合所有情况,整理在一起的时侯,可能有些微调.各种叠法很多,未包含的后续再补充.未包含的情况大家类似目前处理方法,找到之前曾设计单板参考,基本都有. 备注: 1)改版还按之前的方式,新版设计,包括套用之前的模块布线,如果有更改,请修改下,方便后续重用. 2)设计中如果没有用到模板中的阻抗线,请在模板中删除 3)其他信号不得与有阻抗控制的信号线宽一致.有一致,其他信号线宽要稍作修改 4)根据实际情况选择对应的层叠,特别是如果没有0.65MM及其以下间距的BGA器件的,选用对应的.请务必对应好,方便后续套用. 一.2层板 层叠: 阻抗控制表,一般不控制阻抗,无须填写
备注:不同板厚的2层板根据板厚修改1,2层之间的介质厚度即可,其他不变 二.4层板 1.6mm: 阻抗要求: 2.0mm:
三.6层板 1.单板上有0.65mm及其以下PIN间距的BGA器件,有1或者2个布线内层. 如果一个内层布线,默认第3层为布线层,第4层为POWER.其他不变 1)1.6mm板厚 典型应用:含365,368,A5,8107等IC的PCB 2)2.0mm板厚
典型应用:含365,368,A5,8107等IC的PCB 3. 单板上无0.65mm及其以下PIN间距的BGA器件, 有1或者2个布线内层1)1.6mm板厚
2)2.0mm板厚 四.8层板 标准层叠,2个布线内层. 1.单板上有0.65mm及其以下PIN间距的BGA器件,且2个内层1)1.2mm板厚
PCB线路板常用阻抗设计及叠层结构
PCB阻抗设计及叠层结构 目录 前言 (4) 第一章阻抗计算工具及常用计算模型 (8) 1.0 阻抗计算工具 (8) 1.1 阻抗计算模型 (8) 1.11. 外层单端阻抗计算模型 (8) 1.12. 外层差分阻抗计算模型 (8) 1.13. 外层单端阻抗共面计算模型 (9) 1.14. 外层差分阻抗共面计算模型 (9) 1.15. 内层单端阻抗计算模型 (9) 1.16. 内层差分阻抗计算模型 (10) 1.17. 内层单端阻抗共面计算模型 (10) 1.18. 内层差分阻抗共面计算模型 (10) 1.19. 嵌入式单端阻抗计算模型 (11) 1.20. 嵌入式单端阻抗共面计算模型 (11) 1.21. 嵌入式差分阻抗计算模型 (11) 1.22. 嵌入式差分阻抗共面计算模型 (12) 第二章双面板设计 (12) 2.0 双面板常见阻抗设计及叠层结构 (12) 2.1. 50 100 || 0.5mm (12) 2.2. 50 || 100 || 0.6mm (13) 2.3. 50 || 100 || 0.8mm (13) 2.4. 50 || 100 || 1.6mm (14) 2.5. 50 70 || 1.6mm (14) 2.6. 50 || 0.9mm || Rogers Er=3.5 (15) 2.7. 50 || 0.9mm || Arlon Diclad 880 Er=2.2 (15) 第三章四层板设计 (16) 3.0. 四层板叠层设计方案 (16) 3.1. 四层板常见阻抗设计及叠层结构 (17) 3.10. SGGS || 50 55 60 || 90 100 || 0.8mm 1.0mm 1.2mm 1.6mm
PCB叠层设计解析
PCB叠层设计 1、叠层的目的和作用 现在的单板及系统速率越来越高，单板PCB的叠层越来越重要。单板PCB的叠层就是将信号层、电源平面层和地平面层在既符合机械工艺要求又符合单板性能要求下合理的堆叠在一起，其目的和作用主要有以下几方面： （1）为信号提供基准参考平面，如GND平面； （2）为有源器件提供一个低阻抗的电源分配系统，如电源平面； （3）平面层为信号提供低阻抗的最小回流路径，信号与回流组成的环流面积与EMC关联很大； （4）隔离信号层，防止相邻信号层间的串扰，同时对信号层产生的噪声加以屏蔽和吸收；（5）相邻电源地平面形成的平板电容是一个大容值几乎无寄生电感的去耦傍路电容； 电源地平面可被当作一个平板电容器来对待，尤其在中低频时，其ESR,ESL都很小。在这种情况下，电源、地平面作为一个去耦电容，对RF能量的抑制具有电容器无可比拟的优越性，通常电容器在500MHz以上，由于分布参数的影响，电容基本上曾现感性，已经失去作用，而电源、地平面则100MHz以上直至GHz的范围内具有良好的去耦滤波特性。但是由于电源、地平面通常由于设计的需要，会被分割，这样就造成了平面的不完整，因此此时平面的电容特性会变得非常复杂，而且，在高频时，由于分布电感ESL的影响，电源、地平面相当于一个谐振腔，具有谐振特性，而且自谐振频率是物理结构和外置的函数高速PCB的叠层设计在保证电源/地阻抗及EMI控制方面有较大影响。而当该电源、地平面的位置有激励源，就很容易起振。故通过增加滤波电容或适当调整芯片的外置，从而达到我们的设计要求。 （6）合理的叠层不仅能起到信号传输线阻抗控制的作用，同时又起到抑制板上系统噪声的作用； （7）在PI仿真中，电源平面与参考地平面之间的距离是与电源平面的阻抗成正相关的,可通过合理的叠层去改善电源层的阻抗。 2、信号回流的层间跳转 多层PCB中，每个布线层都应该和一个镜像层相邻，信号的返回电流在其对应的镜像层上流动。当从源到负载的信号线无法在一个布线层走通时，通常采取的做法是先使信号线连接到一个布线层（例如X轴），然后再利用通孔将这条信号线连接到另一层（例如Y轴）。那么，当信号线从一层跳到另一层时，返回电流也应该跟随着线路从一层跳转到另一层。如果这两个层都是地层，返回电流可以经连接两个层的通孔或器件的接地管脚实现跳转。如果一个是电源层另一个是地层，则返回电流在这两个层之间跳转的唯一机会就是放置去耦电容的位置。如果跳转点附近没有去耦电容或者连接地层的通孔，返回电流就必须绕到远处实现跳转，结果使得返回电流耦合到其他电路，引起串扰和电磁干扰问题。所以PCB设计时，应尽量使层间跳转在临近器件的接地管脚或者去耦电容附近进行，如果无法做到这一点，可以通过在跳转点附近放置地通孔（返回电流在两地层跳转）或者旁路电容（电源层和地层之间跳转）来实现返回电流的跳转。 值得注意的是，对于非常高速的单板，回流的层间跳转最好不要通过旁路电容来实现。我们知道，旁路电容连接在电源和地平面之间，而任何电流流过旁路电容时都会在它的
PCB叠层设计层的排布原则和常用层叠结构
PCB叠层设计层的排布原则和常用层叠结构 在设计多层PCB电路板之前，设计者需要首先根据电路的规模、电路板的尺寸和电磁兼容（EMC）的要求来确定所采用的电路板结构，也就是决定采用4层，6层，还是更多层数的电路板。确定层数之后，再确定内电层的放置位置以及如何在这些层上分布不同的信号。这就是多层PCB层叠结构的选择问题。 层叠结构是影响PCB板EMC性能的一个重要因素，也是抑制电磁干扰的一个重要手段。本文介绍多层PCB板层叠结构的相关内容。 对于电源、地的层数以及信号层数确定后，它们之间的相对排布位置是每一个PCB工程师都不能回避的话题； 层的排布一般原则： 1、确定多层PCB板的层叠结构需要考虑较多的因素。从布线方面来说，层数越多越利于布线，但是制板成本和难度也会随之增加。对于生产厂家来说，层叠结构对称与否是PCB 板制造时需要关注的焦点，所以层数的选择需要考虑各方面的需求，以达到最佳的平衡。对于有经验的设计人员来说，在完成元器件的预布局后，会对PCB的布线瓶颈处进行重点分析。结合其他EDA工具分析电路板的布线密度；再综合有特殊布线要求的信号线如差分线、敏感信号线等的数量和种类来确定信号层的层数；然后根据电源的种类、隔离和抗干扰的要求来确定内电层的数目。这样，整个电路板的板层数目就基本确定了。 2、元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；敏感信号层应该与一个内电层相邻（内部电源/地层），利用内电层的大铜膜来为信号层提供屏蔽。电路中的高速信号传输层应该是信号中间层，并且夹在两个内电层之间。这样两个内电层的铜膜可以为高速信号传输提供电磁屏蔽，同时也能有效地将高速信号的辐射限制在两个内电层之间，不对外造成干扰。 3、所有信号层尽可能与地平面相邻； 4、尽量避免两信号层直接相邻；相邻的信号层之间容易引入串扰，从而导致电路功能失效。在两信号层之间加入地平面可以有效地避免串扰。
高速PCB多层板叠层设计原则
高速PCB多层板叠层设计原则 星期五, 10/08/2010 - 09:20 —技术编辑 多层PCB通常用于高速、高性能的系统，其中一些层用于电源或地参考平面，这些平面通常是没有分割的实体平面。无论这些层做什么用途，电压为多少，它们将作为与之相邻的信号走线的电流返回路径。构造一个好的低阻抗的电流返回路径最重要的就是合理规划这些参考平面的设计。图1所示为一种典型多层PCB叠层配置。 图1 一种典型多层PCB叠层配置 通常用P表示参考平面层；S表示信号层；T表示顶层；B表示底层。下面以一个12层的PCB来说明多层PCB的结构和布局，如图6－14所示，其层的用途分配为“T—P—S—P—s—P—S—P—S—s—P—B”。下面是一些关于多层PCB叠层设计的原则。 ·为参考平面设定直流电压：解决电源完整性的一个重要措施是使用去耦电容，而去耦电容只能放置在PCB的顶层和底层，去耦电容的效果会严重受到与其相连的走线、焊盘，以及过孔的影响，这就要求连接去耦电容的走线尽量短而宽，过孔尽量短。如图所示，将第2层设置成分配给高速数字器件（如处理器）的电源；将第4层设置成高速数字地；而将去耦电源放置在PCB的顶层；这是一种比较合理的设计。此外，要尽量保证由同一个高速器件所驱动的信号走线以同样的电源层作为参考平面，而且此电源层为高速器件的电源。
·确定多电源参考平面：多电源层将被分割成几个电压不同的实体区域，如图所示中将第11层分配为多电源层，那么其附近的第10层和底层上的信号电流将会遭遇不理想的返回路径，使返回路径上出现缝隙。对于高速信号，这种不合理的返回路径设计可能会带来严重的问题。所以，高速信号布线应该远离多电源参考平面。 ·多个地敷铜层可以有效地减小PCB的阻抗，减小共模EMI。 ·信号层应该和邻近的参考平面紧密耦合（即信号层和邻近敷铜层之间的介质厚度要很小）；电源敷铜和地敷铜应该紧密耦合。 ·合理设计布线组合：为了完成复杂的布线，走线的层间转换是不可避免的，而把同一个信号路径所跨越的两个层称为一个“布线组合”。信号层间转换时要保证返回电流可以顺利地从－个参考平面流到另一个参考平面。事实上，最妤的布线组合设计是避免返回电流从一个参考平面流到另一个参考平面，而是简单地从参考平面的一个表面流到另一个表面。如图所示中，第3层和第5层、第5层和第7层，以及第7层和第9层都可以作为一个布线组合。但是把第3层和第9层作为一个布线组合就不是合理的设计，它需要返回电流从第4层耦合到第6层，再从第6层耦合到第8层，这条路径对于返回电流并不通畅。尽管可以通过在过孔附近放置去耦电容或者减小参考平面间的介质厚度来减小地弹，但并非上策，在实际系统中可能还无法实现。 ·设定布线方向：在同一信号层上，保证大多数布线的方向是一致的，同时与相邻信号层的布线方向正交。如图所示中，可将第3层和第7层的布线方向设为“南北”走向，而将第5层和第9层的布线方向设为“东西”走向。 针对不同的系统，其叠层设计的配置有所不同，下面列出一些常用的配置，如表所示。