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半导体WB制程 SSB线弧

Stand-off Stitch Bond

turbo Software Part Number 01488-8019-801-## plus Software Part Number 01488-8104-801-##

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Pre m ium Proc e ss

Gold Ball Bonder

PREMIUM PROCESS USER'S GUIDE

Table of Contents Stand-off Stitch Bond Process P REMIUM P ROCESS (3)

x D EMONSTRATION D ISKETTE

I NTRODUCTION (4)

x F EATURES AND B ENEFITS

x P ROCESS S EQUENCE

Standoff-Stitch Bond process Sequence (4)

P ARAMETERS AND MENU’S (6)

G ETTING S TARTED (8)

S AMPLE A PPLICATION (9)

F EATURES S UPPORTED (10)

Premium Process Stand-off Stitch Bond

What is a Premium Process?

In an effort to meet your complex and dynamic bonding requirements, K & S offers a number of Premium Processes. In most cases, these processes are available as convenient software only enhancements that add significant capability to your existing and new wire bonders without hardware change-over expense or downtime.

Many of these Premium Processes for the 1488turbo and 1488plus, require a Site License and activation at our factory. Please contact your K & S representative for literature, Demonstration Software, or Site License pricing for Stand-off Stitch Bond (SSB) or any of these other Premium Process:

N BGA 1

N BGA2A

N Fine Pitch VLL

N Gold Ball Bumping

N Heavy Wire (hardware & software)

N J-Wire

N LDLP Loop (Low Downset/Long-wire)

N SR Loop (Strain-Relief)

Demonstration Diskette

A free Demonstration diskette (Demo Disk) of this Premium Process is available for temporary use from the floppy drive. It is fully functional operating software, except that it must be operated from A: (floppy) Drive and cannot be copied to the bonder's C: (hard) Drive. Please contact your local K&S representative for details.

Introduction Stand-off Stitch Bond

The Stand-off Stitch Bond (SSB) Software Premium Process Option provides a new looping process to 7-xx-9-04b or newer 1488-series Operating Software specifically designed for die to die wire bonding applications. This new process adds a bump bond to the wire cycle under the loop second bond crescent on the bond pad. See process sequence following.

Features and Benefits

x Increased Process Capability

New SSB looping process provides reliable die to die wire bonding capability for

multiple die packages.

x Higher Yields

New SSB looping process provides solutions to the problems associated with wire bonding die to die. The capillary does not contact the bond pad

eliminating possible bond pad damage and the wire is elevated above the die

surface eliminating possible wire shorts to the die.

Kulicke and Soffa Industries Inc.

Standoff - Stitch Bond Process Sequence

Bond pad

Device 1Device 2

Capillary descends and bonds the ball to

the die pad of Device 2.

Capillary raises to clear ball, then shifts to +/-

programmed capillary offset and makes a correction for

the “wire approach angle”.

Device 1Device 2

(-) Capillary Offset

Device 1Device 2

Capillary descends and forms stitch bond on

top of the ball. The diagram displays an

approx. 2 mil negative Capillary Offset

Capillary raises and tears the wire at the tail

bond. Standoff Ball formation is complete.

EFO fires and forms ball.

Introduction Stand-off Stitch Bond

Standoff - Stitch Bond Process Sequence

continued

Kulicke and Soffa Industries Inc.

Device 1

Device 2

Device 1

Device 2

Capillary descends and forms stitch bond on top of the Standoff Ball.

Capillary raises and tears the wire at the tail

bond. EFO firs and forms ball. Cycle repeats until all die to die wire bonds are placed.

Device 1

Device 2

6. Device 1

Device 2

(+) Capillary Offset

Capillary descends and bonds the ball to the bond pad of Device 1.

Capillary raises and moves to the Standoff Ball position.The second bond position is controlled by the +/- programmable offset. The diagram displays an approx. 2 mil positive Capillary Offset

Parameters & Screens Stand-off Stitch Bond

New Parameters

x Auto Stand-off Stitch - ON/OFF

x Enables or Disables SSB routine

x Capillary offset - tenth mils ( -50 -100 )

x Sets positions of “Offset” for bonds 2 & 4 (refer to Bond Process Sequence).

x Negative value moves towards 1st device.

x Positive value moves away from 1st device.

x Bonds per Wire

x Sets the number of bonds per wire. For SSB, 4 bonds are required. Note that this parameter will automatically be set to 4 when SSB is enabled.

Stand-off Stitch Bond Screens

EDIT AUTO TEACH SELECTIONS NO PP

Press ACCEPT to continue when done

Auto stand-off stitch ----- ON/OFF ---------------------------------->D>

Auto Flat Length Calc ------ ON/OFF ---------------------------------->E>

EDIT WIRE GROUP FUNCTIONS NO PP

Start new wire group ------------------------------------------------------>B>

Start new VLL scan here ----------------------------------------------- ->C>

Change Bonds per Wire ----------------- 4 --------------------------->D>

(starts new wire group)

x Note when SSB process is enabled, bonds per wire will automatically be set to 4, no need to enter manually.

Parameters & Screens Stand-off Stitch Bond x When teaching bond positions with stand-off stitch enabled, the screen will look as follows:

EDIT TEACH BOND 3 OF 4 WIRE # 1NOPP

of Stand-off Stitch

Site: 1

Pad Find: OFF

PKG #1

GRP #1X = 1123

FRM DIE Y = 1856

TO DIE>DIE>DIE z = -533

GRP GC WBMS

x The display indicates teaching bond 3 of 4 of stand - off Stitch.

x The display indicates teaching from DIE to DIE to DIE to DIE.

Impact Parameters

EDIT PK: 1 GP: 1 WR: 1 BN: 2 PARMS NO PP

LOOP; LF2 Standard BOND: Default

SCAN: Prev Next To Change

IMPACT PROFILE --------------350------------------------------------------>A>

grams(50-750)

IMPACT TIME -----------------------0------------------------------------------>B>

no units(0-250)

CAPILLARY OFFSET ---------- -15 -------------------------------------- >D>

tenth-mils(-50-100)

Getting Started Stand-off Stitch Bond

The Stand-off Stitch Bond process can be programmed on an individual wire, group of wires or all wires basis. For each SSB wire there are 4 bonds, however only two wire bonding or loop bond locations are taught, bonds 3 and 4.

Bump Bonds 1 & 2

x Bond 1 is the 1st bond of the bump and is automatically referenced to the taught position of bond 4.

x Bond 2 is placed on top of bond 1 in order to flatten bump

x Bond 2 position is shifted from bond 1 position by bond 2 capillary offset value Loop Bonds 3 & 4

x Bond 3 is the 1st bond of the loop

x Bond 4 is the 2nd bond of the loop and is placed on top of the flattened bump x Bond 4 position controlled by the capillary offset value

Ball Size Ratio

x BSR at 1st bond sets the ball size for the loop

x BSR at 3rd bond sets the ball size for the bump bond

To Teach /Enable SSB Wires

1. In Edit/Teach “AUTO TEACH SELECTIONS” set “AUTO STAND OFF STITCH” ON.

2. Teach loop bond locations of SSB wires as normal.

x These wires are taught as bonds 3 & 4

x Enter looping parameters at bond 3

x To modify bump bond parameters (1 & 2) you must complete teaching bond program, end wire entry then enter EDIT ” Inspect/modify bond program”.

3. End wire entry or start new wire group.

4. To include wires without SSB start a new wire group and turn “AUTO STAND-OFF

STITCH” OFF. The operator will now enter bonds 1 & 2 for the non SSB wires and “BONDS PER WIRE” parameter will automatically be set to 2.

Sample Application Stand-off Stitch Bond Description: Dual die package

Loop type: LF2 Standard

Wire type: AFW, AW-14, 1 MIL

Capillary: Micro Swiss 414FA-0510-335

Machine: 1488 PLUS

Software Version: 7-11-9-04

BONDING PARAMETERS:

BOND 1BOND 2BOND 3BOND 4 TIP OFFSET 70 60 70 50 BOND VELOCITY 40 60 60 60 BOND TIME 20 10 20 15 BOND POWER 40 40 40 55 BOND FORCE 20 45 25 50 LOOPING PARAMETERS:

BOND 1BOND 2BOND 3BOND 4 LOOP TYPE 1 N/A 1 N/A LOOP HEIGHT 100N/A 75 N/A DELTA LOOP 0N/A 0N/A KINK HEIGHT 82N/A 64 N/A REVERSE LOOP 0N/A 55 N/A LOOP FACTOR 100 N/A 121N/A LOOP FACTOR 2 10N/A 10 N/A LOOP FACTOR 4 75N/A 75 N/A CAPILLARY OFFSET N/A -15 N/A 15 BALL SIZE PARAMETERS:

BOND 1BOND 3

BALL SIZE RATIO 1.75 2.20

TAIL LENGTH EXT 100 100

CONTACT THRESHOLD 25 25

EFO GAP 15 15

USG BLEED 0 0

Features Supported Stand-off Stitch Bond Standoff Stitch Bond Process is a part of Integrated Operating Software which Supports most Standard 7-03 and 7-11 Features, including:

N Material Handling System (MHS)

2803-Smart Card Indexer2810-Lead Frame MHS

2920-Programmable MHS2881-Singulated Boat Style MHS 2884-SIP Style MHS 2992-Snapcure

N The latest hardware options

(i.e.; MTC, jam sensor, BGA Optics, low-pressure and low-vacuum detection, Flex-Line)

N Enhanced processes

(i.e.; Kinetic 2nd Bond, Step & Repeat,)

N The latest software options

(i.e.; Configurable Lockouts and alarms, 20 character names)

N Auto VLL Teach

N 1.53, 1.54, 1.55 1488/turbo PRS software support

1.65 1488plus PRS software support

N Fine Pitch VLL (software option)

N AIM (inspection hardware/software option) (only on the turbo)

Note: Refer to the appropriate "Software Change Summary ", for a current list of options available on your particular revision of operating software.

半导体全制程介绍

《晶圆处理制程介绍》基本晶圆处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，送到热炉管（Furnace）内，在含氧的环境中，以加热氧化（Oxidation）的方式在晶圆的表面形成一层厚约数百个的二氧化硅层，紧接着厚约1000到2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层．．．的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。 2）蚀刻经过黄光定义出我们所需要的电路图，把不要的部份去除掉，此去除的步骤就> 称之为蚀刻，因为它好像雕刻，一刀一刀的削去不必要不必要的木屑，完成作品，期间又利用酸液来腐蚀的，所以叫做「蚀刻区」。 3）扩散本区的制造过程都在高温中进行，又称为「高温区」，利用高温给予物质能量而产生运动，因为本区的机台大都为一根根的炉管，所以也有人称为「炉管区」，每一根炉管都有不同的作用。 4）真空

半导体基础知识

半导体基础知识（详细篇） 2.1.1概念根据物体导电能力（电阻率）的不同，来划分导体、绝缘体和半导体。 1. 导体：容易导电的物体。如：铁、铜等 2. 绝缘体：几乎不导电的物体。如：橡胶等 3. 半导体：半导体是导电性能介于导体和半导体之间的物体。在一定条件下可导电。半导体的电阻率为10-3?109 cm 典型的半导体有硅 Si 和锗Ge 以及砷化傢GaAs 等。半导体特点： 1）在外界能源的作用下，导电性能显著变化。光敏元件、热敏元件属于此类。 2）在纯净半导体内掺入杂质，导电性能显著增加。二极管、三极管属于此类。 2.1.2本征半导体 1. 本征半导体一一化学成分纯净的半导体。制造半导体器件的半导体材料的纯度要达到99.9999999%常称为“九个9”。它在物理结构上呈单晶体形态。电子技术中用的最多的是硅和锗。硅和锗都是4价元素，它们的外层电子都是4个。其简化原子结构模型如下图：外层电子受原子核的束缚力最小，成为价电子。物质的性质是由价电子决定的。 2. 本征半导体的共价键结构本征晶体中各原子之间靠得很近，相邻原子的吸引，分别与周围的四个原子的价电子形成共价键。外层电子受原子核的束缚力最小, 的。使原分属于各原子的四个价电子同时受到共价键中的价电

3.共价键共价键上的两个电子是由相邻原子各用一个电子组成的，这两个电子被成为束缚电子。束缚电子同时受两个原子的约束，如果没有足够的能量，不易脱离轨道。因此，在绝对温度 T=0° K （-273° C ）时，由于共价键中的电子被束缚着，本征半导体中没有自由电子，不导电。只有在激发下，本征半导体才能导电 4. 电子与空穴当导体处于热力学温度0°K 时，导体中没有自由电子。当温度升高或受到光的照射时，价电子能量增高，有的价电子可以挣脱原子核的束缚，而参与导电, 成为自由电子。这一现象称为本征激发，也称热激发。自由电子产生的同时，在其原来的共价键中就出现了一个空位，原子的电中性被破坏，呈现出正电性，其正电量与电子的负电量相等，人们常称呈现正电性的这个空位为空穴。电子与空穴的复合可见因热激发而出现的自由电子和空穴是同时成对出现的，称为电子空穴对。游离的部分自由电子也可能回到空穴中去，称为复合，如图所示。本征激发和复合在一定温并为它们所束缚，在空间形成排列有序的晶体。如下图所硅晶体的空间排列与共价键结构平面示意图空A * 电子为这些原子所共有,

半导体封装制程简介

（Die Saw）晶片切割之目的乃是要將前製程加工完成的晶圓上一顆顆之芯片（Die）切割分離。首先要在晶圓背面貼上蓝膜（blue tape）並置於鋼製的圆环上，此一動作叫晶圓粘片（wafer mount），如圖一，而後再送至晶片切割機上進行切割。切割完後，一顆顆之芯片井然有序的排列在膠帶上，如圖二、三，同時由於框架之支撐可避免蓝膜皺摺而使芯片互相碰撞，而圆环撐住膠帶以便於搬運。圖一圖二

（Die Bond）粘晶（装片）的目的乃是將一顆顆分離的芯片放置在导线框架（lead frame）上並用銀浆（epoxy ）粘着固定。引线框架是提供芯片一個粘着的位置+ （芯片座die pad），並預設有可延伸ＩＣ芯片電路的延伸腳（分為內引腳及外引腳inner lead/outer lead）一個引线框架上依不同的設計可以有數個芯片座，這數個芯片座通常排成一列，亦有成矩陣式的多列排法。引线框架經傳輸至定位後，首先要在芯片座預定粘着芯片的位置上点

上銀浆（此一動作稱為点浆），然後移至下一位置將芯片置放其上。而經過切割的晶圓上的芯片則由焊臂一顆一顆地置放在已点浆的晶粒座上。装片完後的引线框架再由传输设备送至料盒（magazine）。装片后的成品如圖所示。引线框架装片成品胶的烧结烧结的目的是让芯片与引线框晶粒座很好的结合固定，胶可分为银浆（导电胶）和绝缘胶两种，根据不同芯片的性能要求使用不同的胶，通常导电胶在200度烤箱烘烤两小时；绝缘胶在150度烤箱烘烤两个半小时。（Wire Bond）焊线的目的是將芯片上的焊点以极细的金或铜线（18~50um）連接到引线框架上的內引腳，藉而將ＩＣ芯片的電路訊號傳輸到外界。當

晶圆(Wafer) 制程工艺学习

晶圆（Wafer）制程工藝學習晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8吋硅晶棒，约需2天半时间长成。经研磨、拋光、切片后，即成半导体之原料晶圆片。光学显影光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在 IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。干式蚀刻技术在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行： 1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。化学气相沉积技术化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。

半导体基本知识

一、半导体基本知识太阳电池是用半导体材料硅做成的。容易导电的是导体，不易导电的是绝缘体，即不像导体那样容易导电又不像绝缘体那样不容易导电的物体叫半导体，譬如：锗、硅、砷化缘等。世界上的物体都是由原子构成的，从原子排列的形式来看，可以把物体分成2大类，晶体和非晶体。晶体通常都有特殊的外形，它内部的原子按照一定的规律整齐地排列着；非晶体内部原子排列乱七八糟，没有规则；大多数半导体都是晶体。半导体材料硅是原子共价晶体，在晶体中，相邻原子之间是以共用电子结合起来的。硅是第四族元素，硅原子的电子层结构为2、8、4，它的最外层的四个电子是价电子。因此每个硅原子又分别与相邻的四个原子形成四个共价键，每个共价键都是相邻的两个原子分别提供一个价电子所组成的。如果硅晶体纯度很高，不含别的杂质元素，而且晶体结构很完美，没有缺陷，这种半导体叫本征半导体，而且是单晶体。而多晶体是由许多小晶粒聚合起来组成的，每一晶体又由许多原子构成。原子在每一晶粒中作有规则的整齐排列，各个晶粒中原子的排列方式都是相同的。但在一块晶体中，各个晶粒的取向（方向）彼此不同，晶粒与晶粒之间并没有按照一定的规则排列，所以总的来看，原子的排列是杂乱无章的，这样的晶体，我们叫它多晶体。半导体有很特别的性质：导电能力在不同的情况下会有非常大的差别。光照、温度变化、适当掺杂都会使半导体的导电能力显著增强，尤其利用掺杂的方法可以制造出五花八门的半导体器件。但掺杂是有选择的，只有加入一定种类和数量的杂质才能符合我们的要求。我们重点看一下硼和磷这两种杂质元素。硼是第三族主族元素，硼原子的电子层结构为2、3，由于硼原子的最外电子层只有三个电子，比硅原子缺少一个最外层电子，因此当硼原子的三个最外层价电子与周围最邻近的三个硅原子的价电子结合成共价键时，在与第四个最邻近的硅原子方向留下一个空位。这个空位叫空穴，它可以接受从邻近硅原子上跳来的电子，形成电子的流动，参与导电。硼原子在硅晶体中起着接受电子的作用，所以叫硼原子为受主型杂质。掺有受主型杂质的半导体，其导电率主要是由空穴决定的，这种半导体又叫空穴型或P型半导体。磷是周期表中第五族元素，磷原子的电子层结构为2、8、5，它的最外层的五个电子是价电子。由于磷原子比硅原子多一个最外层电子，因此当磷原子的四个价电子与周围最邻近的四个硅原子的价电子形成共价键后，还剩余一个价电子。这个价电子很容易成为晶体中的自由电子参与导电。磷原子在硅晶体中起施放电子的作用，所以叫磷原子为施主型杂质。掺有施主型杂质的半导体，其导电率主要是由电子决定的，这种半导体又叫电子型半导体或n型半导体。二、扩散基本知识我们知道，太阳能电池的心脏是一个PN结。我们需要强调指出，PN结是不能简单地用两

(整理)半导体基础知识.

1.1 半导体基础知识概念归纳本征半导体定义：纯净的具有晶体结构的半导体称为本征半导体。电流形成过程：自由电子在外电场的作用下产生定向移动形成电流。绝缘体原子结构：最外层电子受原子核束缚力很强，很难成为自由电子。绝缘体导电性：极差。如惰性气体和橡胶。半导体原子结构：半导体材料为四价元素，它们的最外层电子既不像导体那么容易挣脱原子核的束缚，也不像绝缘体那样被原子核束缚得那么紧。半导体导电性能：介于半导体与绝缘体之间。半导体的特点： ★在形成晶体结构的半导体中，人为地掺入特定的杂质元素，导电性能具有可控性。 ★在光照和热辐射条件下，其导电性有明显的变化。晶格：晶体中的原子在空间形成排列整齐的点阵，称为晶格。共价键结构：相邻的两个原子的一对最外层电子（即价电子）不但各自围绕自身所属的原子核运动，而且出现在相邻原子所属的轨道上，成为共用电子，构成共价键。自由电子的形成：在常温下，少数的价电子由于热运动获得足够的能量，挣脱共价键的束缚变成为自由电子。空穴：价电子挣脱共价键的束缚变成为自由电子而留下一个空位置称空穴。电子电流：在外加电场的作用下，自由电子产生定向移动，形成电子电流。空穴电流：价电子按一定的方向依次填补空穴（即空穴也产生定向移动），形成空穴电流。本征半导体的电流：电子电流+空穴电流。自由电子和空穴所带电荷极性不同，它们运动方向相反。载流子：运载电荷的粒子称为载流子。导体电的特点：导体导电只有一种载流子，即自由电子导电。本征半导体电的特点：本征半导体有两种载流子，即自由电子和空穴均参与导电。本征激发：半导体在热激发下产生自由电子和空穴的现象称为本征激发。复合：自由电子在运动的过程中如果与空穴相遇就会填补空穴，

半导体制程安全

半導體製程安全期末考試題選擇題（答案可選0） 1. 半導體安全衛生環保應注意預防危害因子暴露加強化學性生命週期管理了解製程排氣特性降低能源的使用以上皆是 2. 下列何者不是世界半導體產業協會在安全衛生環保上未來幾年內的主要重點？全氟化物排放減量 8吋晶圓製程危害節水節能化學品安全管理 3. 新竹科學園區積體電路製造業職業千人率（不含交通事故）近4年來約為全國製造業的 1倍 4/5倍 3/5倍 1/3倍 1/6倍 4. 有關半導體元件封裝製程下列何者為非？ Kr-85常用為封裝測漏之放射源 Kr-85可放出射線屬游離輻射測試室內需保存正壓 Kr-85之填充之人員須著鉛衣 Kr-85操作室之排風管口高度應儘可能高於鄰近之建物 5. 當何種器官或系統受到傷害時，丙酮脢就被會釋放到血液中？腎肝造血系統內分泌系統消化系統 6. 有關無塵室工作人員移動對工作檯附近污染源流場之影響，下列何者為非？人員為無塵室動態污染源之一通常描述流體運動有Lagrangian 和Eulerian兩種參考座標系統人員可為動態污染源之一人員接近工作平台，停止移動一段時間後會造成污染物擴散至工作平台描述流體的雷諾數其值愈高，流體愈接近層流狀態 7. 毒性氣體HCl的PEL是5 ppm，一般用來測試其30秒感應時間之測試濃度為 3 ppm 5 ppm 8 ppm 10 ppm 15 ppm 8. 下列何種類型的監測器，可測定的濃度最高？光學色帶式觸媒燃燒式質譜式半導體反應式電極式 9. 下列元素或其它化合物何者不是半導体離子植入製程常用原物料？砷磷矽硫硼 10. 下列何者為非？ FM指Factory Mutual SEMI指Semiconductor Equipment Manufacture International NFPA指National Fire Protection Association UBC指Uniform Building Code SIA指Semiconductor Industry Association 11. 下列何者不是無塵室的工作環境安全範圍？緊急疏散停電因應與有害物接觸異味密閉空間缺氧 12. 矽甲烷的特性下列何者為非？空氣中燃燒範圍1.37﹪-96﹪ 和空氣接觸燃燒最終產生SiO2和H2 FMRC建議鋼瓶櫃內最大平均矽甲烷濃度應限制在0.2﹪避免在釋放初期壓力上快速 SEMI F5為有關規排氣之安全

半导体制造基本概念

半导体制造基本概念晶圆（Wafer）晶圆（Wafer）的生产由砂即（二氧化硅）开始，经由电弧炉的提炼还原成冶炼级的硅，再经由盐酸氯化，产生三氯化硅，经蒸馏纯化后，透过慢速分解过程，制成棒状或粒状的「多晶硅」。一般晶圆制造厂，将多晶硅融解后，再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长，重76.6公斤的8?? 硅晶棒，约需2天半时间长成。经研磨、??光、切片后，即成半导体之原料晶圆片。光学显影光学显影是在光阻上经过曝光和显影的程序，把光罩上的图形转换到光阻下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率，更在IC 制程的进步上，扮演着最关键的角色。由于光学上的需要，此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。干式蚀刻技术在半导体的制程中，蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻（又称为电浆蚀刻）是目前最常用的蚀刻方式，其以气体作为主要的蚀刻媒介，并藉由电浆能量来驱动反应。电浆对蚀刻制程有物理性与化学性两方面的影响。首先，电浆会将蚀刻气体分子分解，产生能够快速蚀去材料的高活性分子。此外，电浆也会把这些化学成份离子化，使其带有电荷。晶圆系置于带负电的阴极之上，因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时，会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻，而后者也是干式蚀刻的重要角色。基本上，随着所欲去除的材质与所使用的蚀刻化学物质之不同，蚀刻由下列两种模式单独或混会进行：

1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后，将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面，并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键，进而将晶圆表面材质分子一个个的打击或溅击（sputtering）出来。化学气相沉积技术化学气相沉积是制造微电子组件时，被用来沉积出某种薄膜(film)的技术，所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时，包含有被沉积材料之原子的气体，会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时，会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。 CVD制程产生的薄膜厚度从低于0.5微米到数微米都有，不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有： ■二气化硅（通常直接称为氧化层） ■氮化硅 ■多晶硅 ■耐火金属与这类金属之其硅化物可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层（plasmas nitride dielectrics）是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜：内层介电层（ILD）、内金属介电层（IMD）、以及保护层。此外、金层化学气相沉积（包括钨、铝、氮化钛、以及其它金属等）也是一种热门的CVD应用。物理气相沉积技术如其名称所示，物理气相沉积（Physical Vapor Deposition）主要是一种物理制程而非化学制程。此技术一般使用氩等钝气，藉由在高真空中将氩离子加速以撞击溅镀靶材后，可将靶材原子一个个溅击出来，并使被溅击出来的材质（通常为铝、钛或其合金）如雪片般沉积在晶圆表面。制程反应室内部的高温与高真空环境，可使这些金属原子结成晶粒，再透过微影图案化（patterned）与蚀刻，来得到半导体组件所要的导电电路。解离金属电浆（IMP）物理气相沉积技术

半导体各工艺简介5

Bubbler Wet Thermal Oxidation Techniques

Film Deposition Deposition is the process of depositing films onto a substrate. There are three categories of these films: * POLY * CONDUCTORS * INSULATORS (DIELECTRICS) Poly refers to polycrystalline silicon which is used as a gate material, resistor material, and for capacitor plates. Conductors are usually made of Aluminum although sometimes other metals such as gold are used. Silicides also fall under this category. Insulators refers to materials such as silicon dioxide, silicon nitride, and P-glass (Phosphorous-doped silicon dioxide) which serve as insulation between conducting layers, for diffusion and implantation masks,and for passivation to protect devices from the environment.

半导体制程气体介绍

一、半導體製程氣體介紹: A.Bulk gas: ---GN2 General Nitrogen : 只經過Filter -80℃ ---PN2 Purifier Nitrogen ---PH2 Purifier Hydrgen (以紅色標示) ---PO2 Purifier Oxygen ---He Helium ---Ar Argon ※“P”表示與製程有關 ※台灣三大氣體供應商: 三福化工(與美國Air Products) 亞東氣體(與法國Liquid合作) 聯華氣體(BOC) 中普Praxair B.Process gas : Corrosive gas (腐蝕性氣體) Inert gas (鈍化性氣體) Flammable gas (燃燒性氣體) Toxic gas (毒性氣體) C.General gas : CDA : Compressor DryAir (與製程無關，只有Partical問題)。 ICA : Instrument Compressor Air (儀表用壓縮空氣)。 BCA: Breathinc Compressor Air (呼吸系統用壓縮空氣)。二、氣體之物理特性: A.氣體分類: 1.不活性氣體: N2、Ar、He、SF6、CO2、CF4 , ….. (惰性氣體) 2.助燃性氣體: O2、Cl2、NF3、N2O ,….. 3.可燃性氣體: H2、PH3、B2H6、SiH2Cl2、NH3、CH4 ,….. 4.自燃性氣體: SiH4、SC2H6 ,….. 5.毒性氣體: PH3、Cl2、AsH3、B2H6、HCl、SiH4、Si2H6、NH3 ,…..

(完整word版)半导体基础知识学习

我们知道，电子电路是由晶体管组成，而晶体管是由半导体制成的。所以我们在学习电子电路之前，一定要了解半导体的一些基本知识。这一章我们主要学习二极管和三极管的一些基本知识，它是本课程的基础，我们要掌握好在学习时我们把它的内容分为三节，它们分别是： 1、1 半导体的基础知识 1、2 PN结 1、3 半导体三极管 1、1 半导体的基础知识我们这一章要了解的概念有：本征半导体、P型半导体、N型半导体及它们各自的特征。一:本征半导体纯净晶体结构的半导体我们称之为本征半导体。常用的半导体材料有：硅和锗。它们都是四价元素，原子结构的最外层轨道上有四个价电子，当把硅或锗制成晶体时，它们是靠共价键的作用而紧密联系在一起。共价键中的一些价电子由于热运动获得一些能量，从而摆脱共价键的约束成为自由电子，同时在共价键上留下空位，我们称这些空位为空穴，它带正电。我们用晶体结构示意图来描述一下；如图（1）所示：图中的虚线代表共价键。在外电场作用下，自由电子产生定向移动，形成电子电流；同时价电子也按一定的方向一次填补空穴，从而使空穴产生定向移动，形成空穴电流。因此，在晶体中存在两种载流子，即带负电自由电子和带正电空穴，它们是成对出现的。二：杂质半导体在本征半导体中两种载流子的浓度很低，因此导电性很差。我们向晶体中有控制的掺入特定的杂质来改变它的导电性，这种半导体被称为杂质半导体。 1.N型半导体在本征半导体中，掺入5价元素，使晶体中某些原子被杂质原子所代替，因为杂质原子最外层有5各价电子，它与周围原子形成共价键后，还多余一个自由电子，因此使其中的空穴的浓度远小于自由电子的浓度。但是，电子的浓度与空穴的浓度的乘积是一个常数，与掺杂无关。在N型半导体中自由电子是多数载流子，空穴是少数载流子。 2.P型半导体在本征半导体中，掺入3价元素，晶体中的某些原子被杂质原子代替，但是杂质原子的最外层只有3个价电子，它与周围的原子形成共价键后，还多余一个空穴，因此使其中的空穴浓度远大于自由电子的浓度。在P型半导体中，自由电子是少数载流子，空穴使多数载流子。 1、2 P—N结

半导体全制程介绍

半导体全制程介绍《晶圆处理制程介绍》基本晶圆处理步骤通常是晶圆先经过适当的清洗（Cleaning）之后，送到热炉管（Furnace）内，在含氧的环境中，以加热氧化（Oxidation）的方式在晶圆的表面形成一层厚约数百个的二氧化硅层，紧接着厚约1000到 2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition；CVP）的方式沈积（Deposition）在刚刚长成的二氧化硅上，然后整个晶圆将进行微影（Lithography）的制程，先在晶圆上上一层光阻（Photoresist），再将光罩上的图案移转到光阻上面。接着利用蚀刻（Etching）技术，将部份未被光阻保护的氮化硅层加以除去，留下的就是所需要的线路图部份。接着以磷为离子源（Ion Source），对整片晶圆进行磷原子的植入（Ion Implantation），然后再把光阻剂去除（Photoresist Scrip）。制程进行至此，我们已将构成集成电路所需的晶体管及部份的字符线（Word Lines），依光罩所提供的设计图案，依次的在晶圆上建立完成，接着进行金属化制程（Metallization），制作金属导线，以便将各个晶体管与组件加以连接，而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测，以检验加工结果是否在规格内（Inspection and Measurement）；如此重复步骤制作第一层、第二层的电路部份，以在硅晶圆上制造晶体管等其它电子组件；最后所加工完成的产品会被送到电性测试区作电性量测。根据上述制程之需要，FAB厂内通常可分为四大区： 1）黄光本区的作用在于利用照相显微缩小的技术，定义出每一层次所需要的电路图，因为采用感光剂易曝光，得在黄色灯光照明区域内工作，所以叫做「黄光区」。

半导体的基础知识

半导体的基础知识半导体器件是现代电子技术的重要组成部分，是由半导体材料制造而成的。为了能够更好的了解半导体器件的性能，有必要先了解一些半导体材料的基本性质。 1.物质的分类自然界有很多不同种类的物质。这些物质按照导电性强弱来分类，大致可以分为三类：导体、半导体和绝缘体。导体是很容易导电的物质，例如铜和铝等等；绝缘体是几乎不能导电的物质，比如塑料、橡胶、玻璃等；而半导体的导电能力是介于导体和绝缘体之间的这样一类物质。常用的半导体材料有硅、锗等。其中，硅是目前最常用的一种半导体材料。 2.半导体导电的特性半导体除了在导电能力方面与导体和绝缘体不同以外，它还具有不同于其他物质的特点。例如：当半导体受到外界光和热的刺激时，其导电能力将发生显著的变化；在纯净的半导体中加入某种特定的微量杂质，其导电能力也会有显著的增加。这些特点说明，半导体导电的机制一定和导体、绝缘体不同。为了更好的理解这些特点，就必须了解半导体的结构。 3.半导体的内部结构在电子器件中，用得最多的半导体材料就是硅和锗，它们都是四价元素；半导体内部的原子具有严格的晶体结构，原子之间形成有序的排列，每个硅原子周围和四个相邻的硅原子以共价键相连接，形成共价键的这一对电子就称为“价电子”。通常情况下，共价键对价电子的束缚能力很强，绝大多数价电子被束缚在共价键中而不能自由移动，所以半导体的导电性能较差。在绝对零度下，纯净的半导体内部所有的价电子都被共价键所束缚，在半导体内部没有可以自由导电的带电粒子，所以此时半导体是没有导电能力的；在本征激发时，半导体才会具有导电能力。下面，我们来学习什么是本征激发。 4.本征激发首先来学习几个概念。（1）本征半导体：我们把结构完整、完全纯净的半导体晶体称为本征半导体。（2）激发：半导体晶体内部共价键中的价电子由于获得足够的能量而挣脱掉共价键的束缚成为自由电子的过程称为“激发”。（3）载流子：可以自由移动的带电粒子称为“载流子”。本征激发的物理过程：在绝对零度和没有外界激发的条件下，由于每个原子的外围电子都被共价键所束缚，所以对电流的形成没有作用。但是，半导体内共价键的价电子绝缘体中束缚的那么紧，在室温下，一些价电子就会获得足够的热振动能量而挣脱共价键的束缚，成为自由电子。这种现象就称为“本征激发”。当电子挣脱共价键的束缚成为自由电子以后，共价键中就留下一个空位，这个空位叫做“空穴”。空穴的出现时半导体区别于导体的一个重要特点。由于共价键中出现了空穴，在外电场或其他能量作用下，临近的价电子就可以填补到这个空位上，而在这个电子原来的位置上又留下新的空位，其他电子又可以转移到这个空位上，这样就相当于出现的电荷的迁移。因此在分析半导体导电过程的时候，用空穴的运动来代替共价键中电子的运动更为方便，在这里可以把空穴看成是一个带正电的粒子，可以和自由电子一样参与导电。因此空穴也是半导体中的一种载流子。总结一下本征激发的过程：T↑→价电子获得足够能量→挣脱共价键束缚→自由电子↑→空穴↑结论：在本征半导体内，本征激发产生的自由电子和空穴总是成对出现的，是电子-空穴对，且载流子的数量与温度等外界条件有关。 5.杂质半导体在本征半导体中掺入微量的杂质，就会使半导体的导电性能发生显著的变化。根据掺入的杂质不同，杂质半导体可以分为两种：N型杂质半导体和P型杂质半导体。

半导体制程及摩尔定律

神秘的处理器制程工艺摩尔定律指导集成电路(IC，Integrated Circuit)工业飞速发展到今天已经40多年了。在进入21世纪的第8个年头，各类45nm芯片开始批量问世，标志着集成电路工业终于迈入了低于50nm的纳米级阶段。而为了使45nm工艺按时“顺产”，保证摩尔定律继续发挥作用，半导体工程师们做了无数艰辛的研究和改进—这也催生了很多全新的工艺特点，像大家耳熟能详的High-K、沉浸式光刻等等。按照业界的看法，45nm工艺的特点及其工艺完全不同于以往的90nm、65nm，反而很多应用在45nm制程工艺上的新技术，在今后可能贯穿到32nm甚至22nm阶段。今天就让我们通过一个个案例，来探索一下将伴随我们未来5年的技术吧。你能准确说出45nm是什么宽度吗？得益于厂商与媒体的积极宣传，就算非科班出身，不是电脑爱好者的大叔们也能知道45nm比65nm更加先进。但如果要细问45nm是什么的长度，估计很多人都难以给出一个准确的答案。而要理解这个问题，就要从超大规模集成电路中最基本的单元 —MOS(Metal Oxide Semiconductor金属氧化物半导体)晶体管说起。我们用半导体制作MOS管就是利用其特殊的导电能力来传递0或者1的数字信号。在栅极不通电的情况下，源区的信号很难穿过不导电的衬底到达漏区，即表示电路关闭(数字信号0)；如果在栅极和衬底间加上电压，那么衬底中的电荷就会在异性相吸的作用下在绝缘氧化层下大量聚集，形成一条细窄的导电区，使得源区和漏区导通，那么电流就可以顺利从源区传递到漏区了(信号1)。这便是MOS最基本的工作原理。

在一块高纯硅晶圆上(在工艺中称为“P型半导体衬底”)通过离子扩散的方法制作出两个N型半导体的阱——通俗地讲P型是指带正电的粒子较多，N型则是带负电的粒子比较多。再通过沉积、光刻、氧化、抛光等工艺制造成如图中所示的MOS管，两个阱的上方分别对应源区(source)和漏区(drain)，中间的栅区(gate)和下方的衬底中间用一层氧化绝缘层隔开。我们通常说的90nm或者45nm工艺，就是指的栅极下方两个阱之间的长度，称之为导电沟道长度。上图中给我们勾勒出来的是一个NMOS，当栅极接正向电压时，NMOS会导通。事实上还存在另外一种PMOS，其性质完全相反，当栅极接负电时，通过在绝缘区下方聚集正电荷来导通。在实践中，工程人员很快就发现了单个MOS管在作为逻辑电路导通时，会有源源不断的电流通过，这使得MOS管功率居高不下。而事实上我们只需要传递信号就行了，无论是用电流，又或者是用电压方式，而不需要MOS管有较高的功耗。为了降低MOS管的工作功耗，可科学家们又开发了CMOS (Complementary Metal-Oxide Semiconductor 互补金属氧化物半导)电路。 CMOS的电路结构

半导体技术-半导体制程

半导体制程一、洁净室一般的机械加工是不需要洁净室(clean room)的，因为加工分辨率在数十微米以上，远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界，空间单位都是以微米计算，因此微尘颗粒沾附在制作半导体组件的晶圆上，便有可能影响到其上精密导线布局的样式，造成电性短路或断路的严重后果。为此，所有半导体制程设备，都必须安置在隔绝粉尘进入的密闭空间中，这就是洁净室的来由。洁净室的洁净等级，有一公认的标准，以class 10为例，意谓在单位立方英呎的洁净室空间内，平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小，洁净度越佳，当然其造价也越昂贵。为营造洁净室的环境，有专业的建造厂家，及其相关的技术与使用管理办法如下： 1．内部要保持大于一大气压的环境，以确保粉尘只出不进。所以需要大型鼓风机，将经滤网的空气源源不绝地打入洁净室中。 2．为保持温度与湿度的恒定，大型空调设备须搭配于前述之鼓风加压系统中。换言之，鼓风机加压多久，冷气空调也开多久。 3．所有气流方向均由上往下为主，尽量减少突兀之室内空间设计或机台摆放调配，使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4．所有建材均以不易产生静电吸附的材质为主。 5．所有人事物进出，都必须经过空气吹浴 (air shower) 的程序，将表面粉尘先行去除。 6．人体及衣物的毛屑是一项主要粉尘来源，为此务必严格要求进出使用人员穿戴无尘衣，除了眼睛部位外，均需与外界隔绝接触(在次微米制程技术的工厂内，工作人员几乎穿戴得像航天员一样。) 当然，化妆是在禁绝之内，铅笔等也禁止使用。 7．除了空气外，水的使用也只能限用去离子水 (DI water, de-ionized water)。一则防止水中粉粒污染晶圆，二则防止水中重金属离子，如钾、钠离子污染MOS晶体管的载子信道（channel），影响半导体组件的工作特性。去离子水以电阻率 (resistivity) 来定义好坏，一般要求至17.5M?-cm以上才算合格；为此需动用多重离子交换树脂、RO逆渗透、与UV紫外线杀菌等重重关卡，才能放行使用。由于去离子水是最佳的溶剂与清洁剂，其在半导体工业之使用量极为惊人！ 8．洁净室所有用得到的气源，包括吹干晶圆及机台空压所需要的，都得使用氮气 (98%)，吹干晶圆的氮气甚至要求99.8%以上的高纯氮！以上八点说明是最基本的要求，另还有污水处理、废气排放的环保问题，再再需要大笔大笔的建造与维护费用! 二、晶圆制作硅晶圆 (silicon wafer) 是一切集成电路芯片的制作母材。既然说到晶体，显然是经过纯炼与结晶的程序。目前晶体化的制程，大多是采用「柴可拉斯基」(Czycrasky) 拉晶法 (CZ法)。拉晶时，将特定晶向 (orientation) 的晶种 (seed)，浸入过饱和的纯硅熔汤 (Melt) 中，并同时旋转拉出，硅原子便依照晶种晶向，乖乖地一层层成长上去，而得出所谓的晶棒 (ingot)。晶棒的阻值如果太低，代表其中导电杂质 (impurity dopant) 太多，还需经过FZ法 (floating-zone) 的再结晶 (re-crystallization)，将杂质逐出，提高纯度与阻值。辅拉出的晶棒，外缘像椰子树干般，外径不甚一致，需予以机械加工修边，然后以X光绕射法，定出主切面 (primary flat) 的所在，磨出该平面；再以内刃环锯，削下一片片的硅晶圆。最后经过粗磨 (lapping)、化学蚀平 (chemical etching) 与拋光 (polishing) 等程序，得出表面粗糙度在0.3微米以下拋光面之晶圆。(至于晶圆厚度，与其外径有关) 三、半导体制程设备半导体制程概分为三类：(1)薄膜成长 (2)微影罩幕 (3)蚀刻成型。设备也跟着分为四类：(a)高温炉管 (b)微影机台 (c)化学清洗蚀刻台 (d)电浆真空腔室。其中(a)~(c)机台依序对应(1)~(3)制程，而新近发展的第(d)项机台，则分别应用于制程(1)与(3)。

半导体简介

《晶柱成长制程》硅晶柱的长成，首先需要将纯度相当高的硅矿放入熔炉中，并加入预先设定好的金属物质，使产生出来的硅晶柱拥有要求的电性特质，接着需要将所有物质融化后再长成单晶的硅晶柱，以下将对所有晶柱长成制程做介绍。长晶主要程序︰融化（MeltDown）此过程是将置放于石英坩锅内的块状复晶硅加热制高于摄氏1420度的融化温度之上，此阶段中最重要的参数为坩锅的位置与热量的供应，若使用较大的功率来融化复晶硅，石英坩锅的寿命会降低，反之功率太低则融化的过程费时太久，影响整体的产能。颈部成长（Neck Growth）当硅融浆的温度稳定之后，将<1.0.0>方向的晶种渐渐注入液中，接着将晶种往上拉升，并使直径缩小到一定（约6mm），维持此直径并拉长10-20cm，以消除晶种内的排差（dislocation），此种零排差（dislocation-free）的控制主要为将排差局限在颈部的成长。晶冠成长（Crown Growth）长完颈部后，慢慢地降低拉速与温度，使颈部的直径逐渐增加到所需的大小。晶体成长（Body Growth）利用拉速与温度变化的调整来迟维持固定的晶棒直径，所以坩锅必须不断的上升来维持固定的液面高度，于是由坩锅传到晶棒及液面的辐射热会逐渐增加，此辐射热源将致使固业界面的温度梯度逐渐变小，所以在晶棒成长阶段的拉速必须逐渐地降低，以避免晶棒扭曲的现象产生。尾部成长（Tail Growth）当晶体成长到固定（需要）的长度后，晶棒的直径必须逐渐地缩小，直到与液面分开，此乃避免因热应力造成排差与滑移面现象。

《晶柱切片后处理》硅晶柱长成后，整个晶圆的制作才到了一半，接下必须将晶柱做裁切与检测，裁切掉头尾的晶棒将会进行外径研磨、切片等一连串的处理，最后才能成为一片片价值非凡的晶圆，以下将对晶柱的后处理制程做介绍。切片（Slicing）长久以来经援切片都是采用内径锯，其锯片是一环状薄叶片，内径边缘镶有钻石颗粒，晶棒在切片前预先黏贴一石墨板，不仅有利于切片的夹持，更可以避免在最后切断阶段时锯片离开晶棒所造的破裂。切片晶圆的厚度、弓形度（bow）及挠屈度（warp）等特性为制程管制要点。影响晶圆质量的因素除了切割机台本身的稳定度与设计外，锯片的张力状况及钻石锐利度的保持都有很大的影响。圆边（Edge Polishing）刚切好的晶圆，其边缘垂直于切割平面为锐利的直角，由于硅单晶硬脆的材料特性，此角极易崩裂，不但影响晶圆强度，更为制程中污染微粒的来源，且在后续的半导体制成中，未经处理的晶圆边缘也为影响光组与磊晶层之厚度，固须以计算机数值化机台自动修整切片晶圆的边缘形状与外径尺寸。研磨（Lapping）研磨的目的在于除去切割或轮磨所造成的锯痕或表面破坏层，同时使晶圆表面达到可进行抛光处理的平坦度。蚀刻（Etching）晶圆经前述加工制程后，表面因加工应力而形成一层损伤层（damaged layer），在抛光之前必须以化学蚀刻的方式予以去除，蚀刻液可分为酸性与碱性两种。去疵（Gettering）利用喷砂法将晶圆上的瑕疵与缺陷感到下半层，以利往后的.. IC制程。抛光（Polishing）晶圆的抛光，依制程可区分为边缘抛光与表面抛光两种

半导体制程简史

半导体制程简史当线宽远高于10 微米时，纯净度还不像今天的器件生产中那样至关紧要。旦随着器件变得越来越集成，超净间也变得越来越干净。今天，工厂内是加压过滤空气，来去除哪怕那些可能留在芯片上并形成缺陷的最小的粒子。半导体制造车间里的工人被要求着超净服来保护器件不被人类污染。在利润增长的推动下，在1960 年代半导体器件生产遍及得克萨斯州和加州乃至全世界，比如爱尔兰、以色列、日本、台湾、韩国、新加坡和中国，且在今天已是一个全球商业。半导体生产商的领袖大都在全世界拥有生产车间。英特尔，世界最大的生产商，以及在美其他顶级生产商包括三星(韩国)、德州仪器(美国)、AMD(超微半导体)(美国)、东芝(日本)、NEC 电子(日本)、意法半导体(欧洲)、英飞凌 (欧洲)、瑞萨(日本)、台积电(台湾，参见TSMC 网站)、索尼(日本)，以及恩智浦半导体(欧洲)在欧洲和亚洲都有自己的设备。在2006 年，在美国有大约5000 家半导体和电子零件生产商，营业额达1650 亿美元(摘自Barnes 报告《2006 美国工业和市场展望》)。以下为各半导体工艺节点出现时间和主要代表产品 ITRS : International Technology Roadmap for Semiconductors(国际半导体技术蓝图) ITRS 是由欧洲、日本、韩国、台湾、美国五个主要的芯片制造地区发起的。发起组织分别是European Semiconductor IndustryAssociation(ESIA，欧洲半导体工业协会)，the Japan Electronics and InformationTechnology Industries

半导体制程基本简介说明

(基本觀念) IC製程說明介紹半導體的產品很多，應用的場合非常廣泛，圖一是常見的幾種半導體元件外型。半導體元件一般是以接腳形式或外型來劃分類別，圖一中不同類別的英文縮寫名稱原文為 PDID：Plastic Dual Inline Package SOP：Small Outline Package SOJ：Small Outline J-Lead Package PLCC：Plastic Leaded Chip Carrier QFP：Quad Flat Package PGA：Pin Grid Array BGA：Ball Grid Array (圖一) 不同外形半導體元件(圖二)EPROM內部晶片 (圖三)EPROM晶片接腳放大圖(圖四)LED 燈

(圖五)LED內部晶片放大圖(圖六)LED通電時因晶片發亮而發光雖然半導體元件的外型種類很多，在電路板上常用的組裝方式有二種: 一種是插入電路板的銲孔或腳座，如PDIP、PGA 一種是貼附在電路板表面的銲墊上，如SOP、SOJ、PLCC、QFP、BGA 從半導體元件的外觀，只看到從包覆的膠體或陶瓷中伸出的接腳，而半導體元件真正的的核心，是包覆在膠體或陶瓷內一片非常小的晶片，透過伸出的接腳與外部做資訊傳輸。圖二是一片EPROM元件，從上方的玻璃窗可看到內部的晶片，圖三是以顯微鏡將內部的晶片放大，可以看到晶片以多條銲線連接四周的接腳，這些接腳向外延伸並穿出膠體，成為晶片與外界通訊的道路。請注意圖三中有一條銲線從中斷裂，那是使用不當引發過電流而燒毀，致使晶片失去功能，這也是一般晶片遭到損毀而失效的原因之一。圖四是常見的LED，也就是發光二極體，其內部也是一顆晶片，圖五是以顯微鏡正視LED的頂端，可從透明的膠體中隱約的看到一片方型的晶片及一條金色的銲線，若以LED二支接腳的極性來做分別，晶片是貼附在負極的腳上，經由銲線連接正極的腳。當LED通過正向電流時，晶片會發光而使LED發亮，如圖六所示。半導體元件的製作分成兩段的製造程序: 前一段是先製造元件的核心─晶片，稱為晶圓製造後一段是將晶中片加以封裝成最後產品，稱為IC封裝製程，又可細分成晶圓切割、黏晶、銲線、封膠、印字、剪切成型等加工步驟，在本章節中將簡介這兩段的製造程序。