EDA实验指导-工程2013
实验一、应用QuartusII完成基本组合电路设计
一、实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次
电路设计、仿真和硬件测试。
二、实验内容1：首先利用QuartusⅡ完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测
试等步骤，给出仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。
三、实验步骤
1、先新建一个文件夹存放该工程，例如，D:\学生学号\mux21a （E:\experiment\mux21a）；打开Quartus Ⅱ的操作界面，新建一个VHDL文件
用VHDL编写程序
entity mux21a is
port (a,b,s:in bit;
y:out bit);
end entity mux21a;
architecture one of mux21a is
begin
y<=a when s='0' else b;
end architecture one;
（关键词不区分大小写）
2、保存到所新建的目录下，即D:\学生学号\mux21a （E:\experiment\mux21a ）。并在“Create new project based on this file "前划勾，以新建一个新的工程。
（如需给工程增加文件，可在“File name”键入文件名）选择器件如下图所示：Cyclone EP1C6Q240C8
出现此目录，则表明工程新建完毕。
3、编译："processing"—>"start compliation"，或者用快捷键"Ctrl+L"，有误则对原文件进行修改，直到编译成功。
4、波形仿真：先新建一个波形文件，选择菜单 File-->New 命令，在New 窗口中选择Other File 的Vector Waveform File 选项，单击OK 按钮，即出现空白的波形编辑器。
再设置仿真时间区域。选择菜单Edit→End Time命令，在弹出的窗口中的Time文本框输入50，单位选择μs，并存盘。
再将工程mux21a的端口信号节点选入波形编辑器。选择菜单View→Utility Windows→Node Finder ，在Filter框中选择Pins:all，然后单击list，即出现该工程中的所有端口引脚名。
最后用鼠标将需要的节点信号（a,b,s,y）拖到波形编辑器中。也可直接双击"Name Value"下的空白处，出现下图，可在波形编辑器中添加节点。
依次可增加输入信号a,b,s；输出信号y，如下图所示
仿真器参数设置。选择菜单Assignment→Settings，在Settings窗口下选择Category→Fitter Setting→Simulator，在右侧的Simulation下选择Timing，即选择时序仿真，并选择仿真文件mux21a.vwf。
设置输入信号，将输入a点蓝，再点击左边的时钟信号，即出现下图，选择周期0.5us（注意单位）。同理设置输入b和s，周期分别为2us和10us。
最后启动仿真器，并观察仿真结果。选择Processing→Start Simulation，直到出现Simulation was successful，仿真结束。仿真波形文件Simulation Report会自动弹出，如下图
5、引脚锁定和下载
若选择的目标器件是EP1C6，建议选实验电路模式5，用键1（PIO0,引脚为233）控制s，a和b 分别接clock0（引脚为28）和clock5（引脚为152），输出信号y接扬声器spker（引脚为174）。通过短路帽选择clock0接256HZ信号，clock5接1024HZ。（通过键1可控制扬声器输入不同的音调）选择菜单Assignments→Pins，即出现编辑器框
双击To栏的《New》，在出现的下拉列表中分别选择本工程要锁定的端口信号名；然后双击对应的Location栏的《New》，在出现的下拉列表中选择对应端口信号名的器件引脚名，如下图所示
保存，在编译（Start Compilation），才能将锁定信息编译进编程下载文件中。出现下图即编译成功。
下载：选择Tools programmer，在Program/Configure下画勾，选择左边的“Start”，开始下载。（注意，检查实验箱设置是否正确，传输线连接计算机和实验箱，下载线连接“下载接口”和“JTAG PORT",按左下脚“模式选择”按钮，将模式设为5，按上面的说明连接Clock0，Clock5）。
通过安键1，可使扬声器输出不同频率的音调。
四、实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件
测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。
五、实验习题：设计4选1多路选择器。
实验二、应用QuartusII完成基本时序电路的设计
一、实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。
二、实验内容1：根据实验的步骤和要求，设计触发器，给出程序设计、软件编译、仿真分析及
详细实验过程。
实验步骤：
1、参考实验一，新建一个新工程E:\experiment\DFF1，文件名和路径参考下图
2、设计VHDL程序，参考程序如下
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF1 IS
PORT (CLK:IN STD_LOGIC;
D:IN STD_LOGIC;
Q:OUT STD_LOGIC);
END;
ARCHITECTURE bhv OF DFF1 IS
SIGNAL Q1:STD_LOGIC; --类似于在芯片内部定义一个数据的暂存节点
BEGIN
PROCESS (CLK)
BEGIN
IF CLK'EVENT AND CLK='1'
THEN Q1<=D;
END IF;
END PROCESS;
Q<=Q1; --将内部的暂存数据向端口输出
END bhv;
编译通过以后，再进行波形仿真。
3、波形仿真。新建一个波形文件New→Other files→Vector Waveform File，输入要观察的节点CLK, D,Q，并设置观察的时间段（50us）、时钟CLK的周期，以及D的值，例如，将CLK设置为2.0us，D 设置为5.0us。如下图
进行仿真"Processing"→“statr simulation"，直到出现仿真波形
从图中可以看出，只有在时钟CLK的上跳沿，D才将值传给Q，并在下一个时钟的上跳沿来临前，一直保持该值。
三、实验内容2：设计锁存器，同样给出程序设计、软件编译、仿真分析及详细实验过程。
1、参考程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF2 IS
PORT (CLK:IN STD_LOGIC;
D:IN STD_LOGIC;
Q:OUT STD_LOGIC);
END;
ARCHITECTURE bhv2 OF DFF2 IS
BEGIN
PROCESS (CLK,D)
BEGIN
IF CLK='1' --电平触发型计数器
THEN Q<=D;
END IF;
END PROCESS;
END bhv2;
2、波形仿真
为了便于与上面的触发器相比较，这里CLK 和D的设置都于上面一样，周期分别是2us 和5us，观察的时间段为50us。
四、实验报告：分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点。将实验
项目分析设计，仿真和测试写入实验报告。
将2个电路进行比较，其波形图如下：CLK=5us,D=8us
硬件测试：
选择模式5，时钟clk用键1来控制，输入数据D用键2控制，输出Q1,Q2 分别对应二极管D1,D2，观察二极管的发光情况。
引脚设置如下图：
实验三、设计含异步清0和同步时钟使能的十进制加法计数器
一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。
二、实验原理：分析并理解参考程序中的语句。
参考程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT (CLK,RST,EN : IN STD_LOGIC;
CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT : OUT STD_LOGIC );
END CNT10;
ARCHITECTURE behav OF CNT10 IS
BEGIN
PROCESS(CLK, RST, EN)
VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位
ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿
IF EN = '1' THEN --检测是否允许计数（同步使能）
IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9
ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零
END IF;
END IF;
END IF;
IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号
ELSE COUT <= '0';
END IF;
CQ <= CQI; --将计数值向端口输出
END PROCESS;
END behav;
三、实验内容1：在QuartusⅡ上进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，
详细描述示例的功能特点，给出其所有信号的时序仿真波形。
实验步骤：
1、新建VHDL文件，编辑该程序，编译直至通过
2、波形仿真：新建波形文件→设置仿真时间区域（50us）→存盘→选择信号节点→编辑输入波形→总线数据格式设置→仿真参数设置→启动仿真器并观察结果。
（便于观察，可参考将CLK周期为设置2us，总线CQ设置为十进制。）
仿真结果如下：可看出在清零信号RST=1时，CQ=0；并在使能信号EN=1时，在每个时钟上跳沿时，CQ都加1，直到9时，返回0，进位端COUT=1,即完成十进制的计数功能。
3、综合
选择Tools RTL Viewer，观察综合后的RTL电路。可看出，电路主要由1个比较器、1个加法器、4个多路选择器和一个4位锁存器组成。
CNT10工程的RTL电路图
四、实验内容2：引脚锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将
实验过程和实验结果写进实验报告。
步骤：1、建议选择模式5。引脚分别为：主频时钟CLK接Clock0（第179/28脚，接1HZ），计数使能EN接键1（PIO0对应第233脚），复位RST接键2（PIO1对应第234脚），溢出COUT接二极管D1（PIO8对应第1脚）,4位输出数据总线CQ[3..0]由数码管来显示（分别接PIO19,PIO18,PIO17,PIO16，对应16，15，14，13脚）。如下
下载成功后，键1置高电平，键2先置高再置低，使RST产生复位信号。观察数码1和发光管D1的计数情况。
五、思考题：在参考程序中是否可以不定义信号CQI，而直接用输出端口信号完成加法运算，即：
CQ <= CQ + 1？为什么？
六、实验报告：将实验原理、设计过程、仿真波形和分析结果、硬件测试实验结果写进实验报告。
实验四、8位数码扫描显示电路设计
一、实验目的：学习硬件扫描显示电路的设计。
二、实验原理：图4-1中所示的是8位数码扫描显示电路，其中每个数码管的8个段：h、g、f、e、
d、c、b、a（h是小数点）都分别连在一起，8个数码管分别由8个选通信号k1、k2、…k8来选择。
被选通的数码管显示数据，其余关闭。如在某一时刻，k3为高电平，其余选通信号为低电平，这时仅k3对应的数码管显示来自段信号端的数据，而其它7个数码管呈现关闭状态。根据这种电路状况，如果希望在8个数码管显示希望的数据，就必须使得8个选通信号k1、k2、…k8分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。
参考程序是扫描显示的示例程序，其中clk是扫描时钟；SG为7段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT是位选控制信号，接图4-1中的8个选通信号：k1、k2、…k8 。
程序中CNT8是一个3位计数器，作扫描计数信号，由进程P2生成；进程P3是7段译码查表输出程序；进程P1是对8个数码管选通的扫描程序，例如当CNT8等于"001" 时，K2对应的数码管被选通，同时，A被赋值3，再由进程P3译码输出"1001111"，显示在数码管上即为“3”；当CNT8扫变时，将能在8个数码管上显示数据：13579BDF 。
图4-1 8位数码扫描显示电路
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SCAN_LED IS
PORT ( CLK : IN STD_LOGIC;
SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --段控制信号输出
BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );--位控制信号输出
END;
ARCHITECTURE one OF SCAN_LED IS
SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL A : INTEGER RANGE 0 TO 15;
BEGIN
P1：PROCESS( CNT8 )
BEGIN
CASE CNT8 IS
WHEN "000" => BT <= "00000001" ; A <= 1 ;
WHEN "001" => BT <= "00000010" ; A <= 3 ;
WHEN "010" => BT <= "00000100" ; A <= 5 ;
WHEN "011" => BT <= "00001000" ; A <= 7 ;
WHEN "100" => BT <= "00010000" ; A <= 9 ;
WHEN "101" => BT <= "00100000" ; A <= 11 ;
WHEN "110" => BT <= "01000000" ; A <= 13 ;
WHEN "111" => BT <= "10000000" ; A <= 15 ;
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS P1;
P2：PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1;
END IF;
END PROCESS P2 ;
P3：PROCESS( A ) –-译码电路
BEGIN
CASE A IS
WHEN 0 => SG <= "0111111"; WHEN 1 => SG <= "0000110";
WHEN 2 => SG <= "1011011"; WHEN 3 => SG <= "1001111";
WHEN 4 => SG <= "1100110"; WHEN 5 => SG <= "1101101";
WHEN 6 => SG <= "1111101"; WHEN 7 => SG <= "0000111";
WHEN 8 => SG <= "1111111"; WHEN 9 => SG <= "1101111";
WHEN 10 => SG <= "1110111"; WHEN 11 => SG <= "1111100";
WHEN 12 => SG <= "0111001"; WHEN 13 => SG <= "1011110";
WHEN 14 => SG <= "1111001"; WHEN 15 => SG <= "1110001";
WHEN OTHERS => NULL ;
END CASE ;
END PROCESS P3;
END;
三、实验内容1：说明参考程序中各语句的含义，以及该例的整体功能。对该例进行编辑、编译、
综合、适配、仿真，给出仿真波形。实验方式：若考虑小数点，SG的8个段分别与PIO49、PIO48、…、PIO42（高位在左）、BT的8个位分别与PIO34、PIO35、…、PIO41（高位在左）；电路模式不限，引脚图参考附录图12。将GW48EDA系统左下方的拨码开关全部向上拨，这时实验系统的8个数码管构成图5-20的电路结构，时钟CLK可选择clock0，通过跳线选择16384Hz信号。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。
步骤：1、按上述程序编写VHDL文件，编译通过。
2、波形仿真
3、硬件测试
将GW48EDA系统左下方的拨码开关全部向上拨，这时实验系统的8个数码管构成图5-20的电路结构，时钟CLK可选择clock0，通过跳线选择16384Hz信号。数码管显示数据：13579bdf。
四、实验内容2：修改参考程序的进程P1中的显示数据直接给出的方式，增加8个4位锁存器，
作为显示数据缓冲器，使得所有8个显示数据都必须来自缓冲器。缓冲器中的数据可以通过不同方式锁入，如来自A/D采样的数据、来自分时锁入的数据、来自串行方式输入的数据，或来自单片机等。
步骤：1、设计4位锁存器
（1）参考程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF_4 IS
PORT ( CLK : IN STD_LOGIC;
D : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END ENTITY;
ARCHITECTURE behav OF DFF_4 IS
BEGIN
PROCESS(CLK,D)
BEGIN
IF CLK='1'
THEN Q<=D;
END IF;
END PROCESS;
END;
（2）波形仿真：
设置为：CLK为50ns，D(0)为200ns，D(1)为300ns，D(2)为400ns，D(4)为500ns，
从波形图可以看出，在时钟为高时，D将数据传递给Q，在时钟为低时，Q会将当前值一直保持到下一个高时钟。
（3）包装元件入库
选择"File"→"Create/update"→"Create symbol files for current file"，将当前文件变成一个包装好的单一元件DFF_4，并放置在工程路径指定的目录中以备后用。（参见实验七）
2、将锁存器的十六进制输入转变为可直接与数码管连接的输出
参见实验七的原理图输入法，建立一个工程目录DFF_4_0，再新建文件“File”->“New”->“Block Diagram/Schematic File”。调入上实验中的包装入库的元件DFF_4，以及元件74248和输入输出元件，按下图连接。
编译成功后，包装元件入库，生成元件DFF_4_0，在后面将会使用到。
3、扫描电路
（1）参考程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY SCAN_LED_1 IS
PORT ( CLK : IN STD_LOGIC;
A0 : IN STD_LOGIC_VECTOR(6 DOWNTO 0); --锁存的数据
A1 : IN STD_LOGIC_VECTOR(6 DOWNTO 0);
A2 : IN STD_LOGIC_VECTOR(6 DOWNTO 0);
A3 : IN STD_LOGIC_VECTOR(6 DOWNTO 0);
A4 : IN STD_LOGIC_VECTOR(6 DOWNTO 0);
A5 : IN STD_LOGIC_VECTOR(6 DOWNTO 0);
A6 : IN STD_LOGIC_VECTOR(6 DOWNTO 0);
A7 : IN STD_LOGIC_VECTOR(6 DOWNTO 0);
SG : OUT STD_LOGIC_VECTOR(6 DOWNTO 0); --段控制信号输出
BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );--位控制信号输出END ENTITY;
ARCHITECTURE one OF SCAN_LED_1 IS
SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL AA : INTEGER RANGE 0 TO 7;
BEGIN
p1: PROCESS(CNT8)
BEGIN
CASE CNT8 IS
WHEN "000" =>BT<="00000001";AA<=0;
WHEN "001" =>BT<="00000010";AA<=1;
WHEN "010" =>BT<="00000100";AA<=2;
WHEN "011" =>BT<="00001000";AA<=3;
WHEN "100" =>BT<="00010000";AA<=4;
WHEN "101" =>BT<="00100000";AA<=5;
WHEN "110" =>BT<="01000001";AA<=6;
WHEN "111" =>BT<="10000000";AA<=7;
WHEN OTHERS=> NULL;
END CASE;
END PROCESS P1;
P2: PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK ='1' THEN CNT8<=CNT8+1;
END IF;
END PROCESS P2;
P3: PROCESS(AA)
BEGIN
CASE AA IS
WHEN 0 => SG <=A0; WHEN 1 => SG <=A1;
WHEN 2 => SG <=A2; WHEN 3 => SG <=A3;
WHEN 4 => SG <=A4; WHEN 5 => SG <=A5;
WHEN 6 => SG <=A6; WHEN 7 => SG <=A7;
WHEN OTHERS=> NULL;
END CASE;
END PROCESS P3;
END;
（2）波形仿真
（3）包装元件入库
4、带锁存器的扫描电路的原理图
建立一个工程目录SCAN_LEC_2，再新建文件“File”->“New”->“Block Diagram/Schematic File”。
调入上面实验中的包装入库的元件DFF_4_0、SCAN_LED_1以及输入输出元件，按下图连接。
OU
SG
OU
BT 波形仿真：
时钟CLK的到来，使8个数据锁存，CLK1的每个上跳沿到来时，依次输出8个数据。因为输出是按7段数码管的形式输出，对应关系如下：
0 => "0111111"; 1 => "0000110"; 2 => "1011011" 3 => "1001111";
4 => "1100110";
5 =>"1101101";
6 =>"1111101"
7 => "0000111";
8 => "1111111"; 9 => "1101111"; 10 => "1110111" 11 => "1111100";
12 => "0111001" 13 => "1011110" 14 => "1111001" 15 => "1110001";
所以8=“1111111”十六进制为7F
3=“1001111”十六进制为4F ……
可以推出确实是逐个输出。但由于输入的数据在实验箱上不好键入，所以不方便进行硬件测试。
实验五、32位并进/并出移位寄存器设计
一、实验目的：仅用8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能
为32位二进制数进行不同方式移位的移位寄存器。这个电路模型十分容易用到CPU的设计中。
二、实验步骤：
1、设计8位移位寄存器
（1）参考程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY SHIFT IS
PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入
MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字
D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据
QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出
CN : OUT STD_LOGIC); --- 进位输出
END ENTITY;
ARCHITECTURE behav OF SHIFT IS
SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0);
SIGNAL CY : STD_LOGIC;
BEGIN
PROCESS(CLK,CO,MD)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
CASE MD IS
WHEN "001"=> REG(0)<=CO; ---带进位循环左移
REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7);
WHEN "010" => REG(0)<=REG(7); ---自循环左移
REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);
WHEN "011"=>REG(7)<=REG(0); ---自循环右移
REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);
WHEN "100" =>REG(7)<=CO; ---带进位循环右移
REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0);
WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数
WHEN OTHERS=>REG<=REG;CY<=CY;--保持
END CASE;
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二、安装方法： 1.在巷道顶板钻出φ32的钻孔，孔深由要求而定。 2.将带有长钢丝绳的孔内固定装置用安装杆推到所要求的位置；抽出安装杆后再将带有短钢丝绳的孔内固定装置推到所要求的位置。 3.将孔口显示装置用木条固定在孔口(在显示装置与钻孔间要留有钢丝绳运动的间隙)。 4.将钢丝绳拉紧后，用螺丝将其分别与孔口显示装置中的圆管相连接，且使其显示读数超过零刻度线。 三、测读方法： 孔口测读装置上所显示的颜色，反映出顶板离层的范围及所处状态，显示数值表示顶板的离层量。☆DY—82型顶板动态仪 一、用途 DY-82型顶板动态仪是一种机械式高灵敏位移计。用于监测顶底板移近量、移近速度，进行采场“初次来压”和“周期来压”的预报，探测超前支撑压力高 峰位置，监测顶板活动及其它相对位移的测量。 二、技术特征 (1)灵敏度(mm) 0.01 (2)精度(％) 粗读±1,微读±2.5 (3)量程(mm) 0～200 (4)使用高度(mm) 1000～3000 三、原理、结构 其结构和安装见图。仪器的核心部件是齿条6、指针8 以及与指针相连的齿轮、微读数刻线盘9、齿条下端带有读 数横刻线的游标和粗读数刻度管11。 当动态仪安装在顶底板之间时，依靠压力弹簧7产生的 弹力而站立。安好后记下读数(初读数)并由手表读出时间。 粗读数由游标10的横刻线在刻度管11上的位置读出，每小 格2毫米，每大格(标有“1”、“22'’等)为10毫米，微读数 由指针8在刻线盘9的位置读出，每小格为0.01毫米(共200 小格，对应2毫米)。粗读数加微读数即为此时刻的读数。当 顶底板移近时，通过压杆3压缩压力弹簧7，推动齿条6下 移，带动齿轮，齿轮带动指针8顺时针方向旋转，顶底板每 移近0.01毫米，指针转过1小格；同时齿条下端游标随齿条 下移，读数增大。后次读数减去前次读数，即为这段时间内的顶底板移近量。除以经过的时间，即得
《EDA》实验指导书2013-6-1
辽东学院自编教材 《可编程逻辑器件原理及应用实验》指导书 李海成编 （计算机科学与技术、电子信息工程专业用） 姓名： 学号： 班级： 信息技术学院 2013年6月
目录 目录 (1) 实验一MAX+PLUS-II设计三八译码器......... 错误！未定义书签。实验二半加器 . (2) 实验三带进位输入的8位加法器 (4) 实验四数据比较器 (6) 实验五编码器 (9) 实验六组合逻辑电路的设计 (12) 实验七计数器 (14) 实验八触发器功能的模拟实现 (17)
（被加数）Ai （被加数）Bi （半加和）Hi （本位进位）Ci 实验二 半加器 实验类型： 验证性 实验课时： 2 指导教师： 李海成 时 间：201 年 月 日 课 次：第 节 教学周次：第 周 实验分室： 实验台号： 实 验 员： 一、 实验目的 1.设计并实验一个一位半加器 2.掌握CPLD/FPGA 组合逻辑设计基本方法。 二、 实验原理 计算机中数的操作都是以二进制进位的，最基本的运算就是加法运算。按照进位是否加入，加法器分为半加器和全加器电路两种。计算机中的异或指令的功能就是求两个操作数各位的半加和。一位半加器有两个输入、输出，如图2-1。 图2-1 一位半加器示意图 表2-1 一个半加大路的真值表如表2-1所示，根据真值表可得到半加器的函数表达式： Bi Ai Bi Ai Hi ?+?= Bi Ai Ci ?= 三、 实验连线 半加器的两个输入所对应的管脚同两位拨码开关相连,两个输入管脚名为a 、b ；两个输出所对应的管脚同两位发光二极管相连,两个输出管脚名为 c0和s,其中c0表示进位, s 表示相加结果。 四、
基础工业工程实验指导书完整
实验1 流程程序分析 一、实验目的 1、学会用程序分析符号、记录并绘制某产品（或零件、服务）的流程程序图。 2、学会用“5W1H”分析（完成了什么？何处做？何时做？由谁做？如何做？为什么要这样做？）技术发掘问题，用“ECRS”原则来改进程序。 二、实验说明 1、流程程序分析是以产品或零件的加工全过程为对象，运用程序分析技巧对整个流程程序中的操作、搬运、贮存、检验、暂存五个方面加以记录和考查、分析。流程程序分析是对生产现场的宏观分析，但它比工艺流程更具体、内容更详细，用途更广泛。 2、运用“5W1H”提问技术，对“操作”、“搬运”、“贮存”、“检验”、“暂存”五个方面进行考查、逐项提问，从而达到考查、分析、发掘问题的目的。 3、在发掘问题的基础上，应用取消、合并、重排、简化四大原则来建立新的程序。 三、实验器材 电子天平、电子秒表、计算器、胶带台、胶带、胶水、记录板、A4纸、包装纸、物流箱等。 四、实验分组 5~6人一组，1人模拟顾客，1人模拟邮局业务员，1人使用记录板记录，1人使用电子秒表测时，其他人认真观察，做些辅助工作。 五、实验内容及步骤 本实验模拟邮局邮包发送流程，可参考下列流程进行： （1）顾客到达。（流程分析起点）； （2）询问业务； （3）等待顾客填单； （4）从顾客手中接邮包和填好的包裹单；
（5）包装邮寄物； （6）称重； （7）使用计算器计算邮资；（2元起价，含200克，200克以上按1分/克计算邮资） （8）向顾客收取邮资； （9）登帐（实为计算机操作，这里用手工记账代替）； （10）贴包裹单； （11）贴邮票； （12）将包裹放入邮件暂存箱； （13）把包裹单第二联交顾客； （14）顾客离开，服务结束。 实验时，先模拟1~2遍，然后负责记录的同学使用流程图符号记录“邮局业务员”的实际工作流程，绘制流程程序分析简图。同时记录时间和移动距离等参考数据。 六、实验报告要求 使用实习报告纸或课程设计纸书写。实验报告应包含以下内容： （1）实验目的；（2）实验器材；（3）实验分组；（4）实验内容与步骤； （5）5W1H分析过程；（6）ECRS改善过程；（7）规范的以为人主的流程程序图（含现行方法和改善方法）。（8）对分析改善进行总结。
混凝土结构实验指导书及实验报告(学生用)
土木工程学院 《混凝土结构设计基本原理》实验指导书 及实验报告 适用专业：土木工程周淼 编 班级：：学 号： 理工大学 2018 年9 月
实验一钢筋混凝土梁受弯性能试验 一、实验目的 1.了解适筋梁的受力过程和破坏特征； 2.验证钢筋混凝土受弯构件正截面强度理论和计算公式； 3.掌握钢筋混凝土受弯构件的实验方法及荷载、应变、挠度、裂缝宽度等数据的测试技术 和有关仪器的使用方法； 4.培养学生对钢筋混凝土基本构件的初步实验分析能力。 二、基本原理当梁中纵向受力钢筋的配筋率适中时，梁正截面受弯破坏过程表现为典型的三个阶段：第一阶段——弹性阶段（I阶段）：当荷载较小时，混凝土梁如同两种弹性材料组成的组合梁，梁截面的应力呈线性分布，卸载后几乎无残余变形。当梁受拉区混凝土的最大拉应力达到混凝土的抗拉强度，且最大的混凝土拉应变超过混凝土的极限受拉应变时，在纯弯段某一薄弱截面出现首条垂直裂缝。梁开裂标志着第一阶段的结束。此时，梁纯弯段截面承担的弯矩M cr称为开裂弯矩。第二阶段——带裂缝工作阶段（II阶段）：梁开裂后，裂缝处混凝土退出工作，钢筋应力急增，且通过粘结力向未开裂的混凝土传递拉应力，使得梁中继续出现拉裂缝。压区混凝土中压应力也由线性分布转化为非线性分布。当受拉钢筋屈服时标志着第二阶段的结束。此时梁纯弯段截面承担的弯矩M y称为屈服弯矩。第三阶段——破坏阶段（III阶段）：钢筋屈服后，在很小的荷载增量下，梁会产生很大的变形。裂缝的高度和宽度进一步发展，中和轴不断上移，压区混凝土应力分布曲线渐趋丰满。当受压区混凝土的最大压应变达到混凝土的极限压应变时，压区混凝土压碎，梁正截面受弯破坏。此时，梁承担的弯矩M u 称为极限弯矩。适筋梁的破坏始于纵筋屈服，终于混凝土压碎。整个过程要经历相当大的变形，破坏前有明显的预兆。这种破坏称为适筋破坏，属于延性破坏。 三、试验装置
EDA实验指导书
实验一上机学习电路原理图的绘制（2） 一、设计目的 1. 掌握PROTEL软件的安装、运行及卸载，掌握Protel 99 SE的基本操作； 2. 掌握设计管理器的使用和设计环境的设置，熟悉常用元件库和各主要菜单及命令的使用； 3．学习电路原理图的基本绘图方法 二、设计内容 1.设置原理图的环境参数，添加相应的元件库文件 2.绘制课本P92页的一个D/A功能模块电路图，其中由一片12位的D/A、两片运放、一些电阻和电容组成 图1-1 实验1电路原理图实例 三、设计设备和仪器 1．计算机 1 台（CPU要求Pentium 166MHz以上，推荐内存应为16MB以上，显示器分辨率为800×600(或1024×768)模式。） 2.Protel 99SE 软件 四、设计方法 根据电路图加载相应的元件库文件，然后选择放置电子元件，编辑各元件并精确调整元件位置。对放置好的元件根据例图连接导线，绘制总线和总线出入端口，放置网络标号及电源和输入输出端口。最后放置注释文字。 五、实验步骤 （1）新建名为自己学号姓名的设计数据库 点击“NEW新建”新建数据库文件 在上图所示的选项栏里设置名为自己姓名学号的数据库文件 （2）建立名为自己姓名的原理图文件
点击上图所示图标建立名为自己姓名的原理图文件（3）进入原理图设计环境，修改文件名并修改图纸大小为A4 点击下图中“Options”选项设置图纸大小 （4）加载常用元件库 （5）从元件库中选出需用元件放在原理图设计工作面上 （6）利用绘图工具对所有元器件进行连线 最终原理图如图所示。 六、设计报告 1．明确实验目的和实验要求； 2．写出详细的实验内容和步骤； 3．写出实验中遇到的问题及改正的方法 七、注意事项 熟悉绘图工具的功能和用法是绘制好电路原理图的关键。
电力电子实验指导书.
电力电子技术 实 验 指 导 书 北京化工大学信息科学与技术学院电工电子教学实习中心 二零零四年六月
目录 实验1 三相桥式全控整流电路的性能研究（设计性） (1) 实验2 直流斩波电路的性能研究（设计性） (5) 实验3 单相交流调压电路的性能研究（设计性） (7) 实验4 单相交直交变频电路的性能研究（设计性） (9)
实验1 三相桥式全控整流电路的性能研究（设计性） 1. 实验目的 熟悉三相桥式全控整流电路的接线，器件和保护情况。明确对触发脉冲的要求。观察在电阻负载、电阻电感负载和反电动势负载情况下电路的输出电压和电流的波形。 2. 实验内容 1）熟悉实验装置的电路结构和器件，检查连接主电路和触发电路的接插线，检查快速熔断器是否良好。电路见实验图1，其中实验图1a为主电路，图中所接负载为电感电阻负载，实验中也可以接电阻负载。实验图1b所示为触发电路，该触发电路由3片集成触发电路芯片KJ004和1片集成双脉冲发生器芯片KJ041组成。触发电路产生的触发信号用接插线与主电路各晶闸管相连接。 2) 熟悉采用KJ004和KJ041构成的触发电路。
6）接电阻电感负载时，在3L R ω>的情况下，调节p u 使0=co u 时0≈d U ，以后p u 固定不变，通过调节变阻器的阻值（有条件的也可改变电感值）改变负载阻抗角?，对于不同的?，观察不同的α时d u 、d i 、和T u 的波形，注意电流临界连续时，α和?的配合情况。记录触发角α分别为0?、30?、60?和90?时co u 与d U 的数值。 7）负载端接平波电抗器和直流他励电动机的电枢，合闸时必须注意使0=co u 、 90α≈?和0≈d U ，随后逐步调节co u ，观察d u 、d i 、L u 和电枢端D u 的波形，适量加载，并分别观察接上电抗器与短接电抗器时d i 的波形，注意电流断续时的现象。 3. 实验报告 1) 估算实验电路参数并选择测试仪表。 2) 分析触发器输出的双脉冲波形。 3) 分别绘制出电阻负载、电感电阻负载时α-L d U U 2/曲线。 4) 不同负载时，不同α与?时电流连续与断续的情况与分析。 5) 讨论与分析实验结果，特别注意对实验过程中出现的异常情况进行分析。
土工实验指导书及实验报告
土工实验指导书及实验报告编写毕守一 安徽水利水电职业技术学院 二OO九年五月
目录 实验一试样制备 实验二含水率试验 实验三密度试验 实验四液限和塑限试验 实验五颗粒分析试验 实验六固结试验 实验七直接剪切试验 实验八击实试验 土工试验复习题
实验一试样制备 一、概述 试样的制备是获得正确的试验成果的前提，为保证试验成果的可靠性以及试验数据的可比性，应具备一个统一的试样制备方法和程序。 试样的制备可分为原状土的试样制备和扰动土的试样制备。对于原状土的试样制备主要包括土样的开启、描述、切取等程序；而扰动土的制备程序则主要包括风干、碾散、过筛、分样和贮存等预备程序以及击实等制备程序，这些程序步骤的正确与否，都会直接影响到试验成果的可靠性，因此，试样的制备是土工试验工作的首要质量要素。 二、仪器设备 试样制备所需的主要仪器设备，包括： （1）孔径0.5mm、2mm和5mm的细筛； （2）孔径0.075mm的洗筛； （3）称量10kg、最小分度值5g的台秤； （4）称量5000g、最小分度值1g和称量200g、最小分度值0.01g的天平；
（5）不锈钢环刀（内径61.8mm、高20mm；内径79.8mm、高20mm或内径61.8mm、高40mm）； （6）击样器：包括活塞、导筒和环刀； （7）其他：切土刀、钢丝锯、碎土工具、烘箱、保湿器、喷水设备、凡士林等。 三、试样制备 （一）原状土试样的制备步骤 1、将土样筒按标明的上下方向放置，剥去蜡封和胶带，开启土样筒取土样。 2、检查土样结构，若土样已扰动，则不应作为制备力学性质试验的试样。 3、根据试验要求确定环刀尺寸，并在环刀内壁涂一薄层凡士林，然后刃口向下放在土样上，将环刀垂直下压，同时用切土刀沿环刀外侧切削土样，边压边削直至土样高出环刀，制样时不得扰动土样。 4、采用钢丝锯或切土刀平整环刀两端土样，然后擦净环刀外壁，称环刀和土的总质量。 5、切削试样时，应对土样的层次、气味、颜色、夹杂物、裂缝和均匀性进行描述。 6、从切削的余土中取代表性试样，供测定含水率以及颗粒分析、界限含水率等试验之用。
EDA实验指导书
实验一 MAX+PLUSII软件的使用 [实验目的] 掌握MAX+PLUSII软件的使用。 [实验内容] 学习MAX+PLUSII软件的设计操作步骤。 [实验原理] MAX+PLUSII软件介绍。 MAX+PLUSII软件功能简介： 1 原理图输入（Graphic Editor） MAX+PLUSII软件具有图形输入能力,用户可以方便的使用图形编辑器输入电路图,图中的元器件可以调用元件库中元器件,除调用库中的元件以外,还可以调用该软件中的符号功能形成的功能块。 2 硬件描述语言输入(Text Editor) MAX+PLUSII软件中有一个集成的文本编辑器,该编辑器支持VHDL,AHDL和Verilog硬件描述语言的输入,同时还有一个语言模板使输入程序语言更加方便,该软件可以对这些程序语言进行编译并形成可以下载配置数据。 3 波形编辑器(waveform Editor) 在进行逻辑电路的行为仿真时，需要在所设计电路的输入端加入一定的波形，波形编辑器可以生成和编辑仿真用的波形（*.SCF文件），使用该编辑器的工具条可以容易方便的生成波形和编辑波形。 4 编译与仿真 当设计文件被编译好,并在波形编辑器中将输入波形编辑完毕后,就可以进行行为仿真了,通过仿真可以检验设计的逻辑关系是否准确。 5 器件编程 当设计全部完成后,就可以将形成的目标文件下载到芯片中,实际验证设计的准确性。[实验步骤] 设计过程如下： 1)输入项目文件名(File/Project/Name) 2)输入源文件(图形、VHDL、AHDL、Verlog和波形输入方式) (Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor) 3)指定CPLD型号(Assign/Device) 4)设置管脚、下载方式和逻辑综合的方式 (Assign/Global Project Device Option,Assign/Global Logic Synthesis) 5)保存并检查源文件(File/project/Save & Check) 6)指定管脚(Max+plusⅡ/Floorplan Editor) 7)保存和编译源文件(File/project/Save & Compile) 8)生成波形文件(Max+plusⅡ/Waveform Editor) 9)仿真(Max+plusⅡ/Simulator) 10)下载配置(Max+plusⅡ/Programmer) [实验报告要求] 不做要求。 实验二简单组合逻辑电路设计 [实验目的] 1 通过本实验提供的实例,掌握组合逻辑电路的设计方法。
实验指导书-全概论
《材料制备与表征实验》 （Experimental of Materials Preparation and Characterization Techniques） 指 导 书 中国矿业大学材料学院 2009 1 18
实验一溶胶凝胶法制备陶瓷粉体与性能表征 一、溶胶－凝胶法的基本原理 1846年法国化学家J.J.Ebelmen用SiCl4与乙醇混合后，发现在湿空气中发生水解并形成了凝胶。20世纪30年代W.Geffcken证实用金属醇盐的水解和凝胶化可以制备氧化物薄膜。1971年德国H.Dislich报道了通过金属醇盐水解制备了SiO2-B2O-Al2O3-Na2O-K2O多组分玻璃。1975年B.E.Yoldas和M.Yamane制得整块陶瓷材料及多孔透明氧化铝薄膜。80年代以来，在玻璃、氧化物涂层、功能陶瓷粉料以及传统方法难以制得的复合氧化物材料得到成功应用。 溶胶－凝胶法是用含高化学活性组分的化合物作前驱体，在液相下将这些原料均匀混合，并进行水解、缩合化学反应，在溶液中形成稳定的透明溶胶体系，溶胶经陈化胶粒间缓慢聚合，形成三维空间网络结构的凝胶，凝胶网络间充满了失去流动性的溶剂，形成凝胶。凝胶经过干燥、烧结固化制备出分子乃至纳米亚结构的材料。 胶体（colloid）是一种分散相粒径很小的分散体系，分散相粒子的重力可以忽略，粒子之间的相互作用主要是短程作用力。 溶胶（Sol）是具有液体特征的胶体体系，分散的粒子是固体或者大分子，分散的粒子大小在1～1000nm之间。 凝胶（Gel）是具有固体特征的胶体体系，被分散的物质形成连续的网状骨架，骨架空隙中充有液体或气体，凝胶中分散相的含量很低，一般在1％～3％之间。 溶胶－凝胶法的化学过程首先是将原料分散在溶剂中，然后经过水解反应生成活性单体，活性单体进行聚合，开始成为溶胶，进而生成具有一定空间结构的凝胶，经过干燥和热处理制备出纳米粒子和所需要材料。其最基本的反应是： (l）水解反应：M(OR)n ＋H2O → M (OH) x (OR) n－x ＋xROH (2) 聚合反应：－M－OH ＋HO－M－→ －M－O－M－＋H2O －M－OR ＋HO－M－→ －M－O－M－＋ROH 溶胶－凝胶法与其它方法相比具有许多独特的优点：（1）由于溶胶－凝胶法中所用的原料首先被分散到溶剂中而形成低粘度的溶液，因此，就可以在很短的时间内获得分子水平的均匀性，在形成凝胶时，反应物之间很可能是在分子水平上被均匀地混合。（2）由于经过溶液反应步骤，那么就很容易均匀定量地掺入一些微量元素，实现分子水平上的均匀掺杂。（3）与固相反应相比，化学反应将容易进行，而且仅需要较低的合成温度，一般认为溶胶一凝胶体系中组分的扩散在纳米范围内，而固相反应时组分扩散是在微米范围内，因此反应容易进行，温度较低。（4）选择合适的条件可以制备各种新型材料。 溶胶一凝胶法金属化合物经溶液、溶胶、凝胶而固化，再经低温热处理而生成纳米粒子。其特点反应物种多，产物颗粒均一，过程易控制，适于氧化物和Ⅱ～Ⅵ族化合物的制备。溶胶一凝胶法作为低温或温和条件下合成无机化合物或无机材料的重要方法，在软化学合成中占有重要地位。在制备玻璃、陶瓷、薄膜、纤维、复合材料等方面获得重要应用，更广泛用于制备纳米粒子。 二、实验目的与要求 1．了解溶胶一凝胶法的基本原理。 2．通过实验掌握溶胶凝胶的实验方法。 3．了解并掌握分体颗粒的基本表征方法。 三、实验过程与细节 1. 实验药品及配制 实验所用原料见表1。用去离子水配制0.5M的(NH4)2 HPO4溶液1000ml。无水乙醇配制0.5 M的Ca(NO3)2溶液1000 ml。Ca含量采用EDTA络合滴定分析，含量用磷钼酸喹啉重量法测定。分别用1+1的
CAD上机实验指导书及实验报告
北京邮电大学世纪学院 实验、实习、课程设计报告撰写格式与要求 （试行） 一、实验报告格式要求 1、有实验教学手册，按手册要求填写，若无则采用统一实验报告封面。 2、报告一律用钢笔书写或打印，打印要求用A4纸；页边距要求如下：页边距上下各为2.5厘米，左右边距各为2.5厘米；行间距取固定值（设置值为20磅）；字符间距为默认值（缩放100%，间距：标准）。 3、统一采用国家标准所规定的单位与符号，要求文字书写工整，不得潦草；作图规范，不得随手勾画。 4、实验报告中的实验原始记录，须经实验指导教师签字或登记。 二、实习报告、课程设计报告格式要求 1、采用统一的封面。 2、根据教学大纲的要求手写或打印，手写一律用钢笔书写，统一采用国家标准所规定的单位与符号，要求文字书写工整，不得潦草；作图规范，不得随手勾画。打印要求用A4纸；页边距要求如下：页边距上下各为2.5厘米，左右边距各为2.5厘米；行间距取固定值（设置值为20磅）；字符间距为默认值（缩放100%，间距：标准）。 三、报告内容要求 1、实验报告内容包括：实验目的、实验原理、实验仪器设备、实验操作过程、原始数据、实验结果分析、实验心得等方面内容。 2、实习报告内容包括：实习题目、实习任务与要求、实习具体实施情况（附上图表、原始数据等）、实习个人总结等内容。 3、课程设计报告或说明书内容包括：课程设计任务与要求、总体方案、方案设计与分析、所需仪器设备与元器件、设计实现与调试、收获体会、参考资料等方面内容。 北京邮电大学世纪学院 教务处 2009-8
实验报告 课程名称计算机绘图（CAD） 实验项目AutoCAD二维绘图实验 专业班级 姓名学号 指导教师实验成绩 2016年11月日
09EDA实验指导书
EDA实验指导书
目录 实验一基于QUARTUSII图形输入电路的设计 (2) 实验二含异步清零和同步使能的加法计数器 (5) 实验三图形和VHDL混合输入的电路设计 (7) 实验四矩阵键盘接口电路的设计 (10) 实验五交通灯控制电路实验 (16) 附图EP1K10TC100管脚图 (24) 主芯片：ACEX 1K 系列的EP1K10TC100-3 下载电缆：Byte Blaster II
实验一基于QUARTUSII图形输入电路的设计 一、实验目的 1、通过一个简单的3线—8线译码器的设计,掌握组合逻辑电路的设计方法。 2、初步了解QUARTUSII原理图输入设计的全过程。 3、掌握组合逻辑电路的静态测试方法。 二、实验原理 3线-8线译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示 输入输出 D2 D1 D0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 表1-1 3线-8线译码器真值表 译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使 能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表 示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使 能输入端时，程序如何设计。 三、实验内容 在本实验中，用三个拨动开关来表示3线-8线译码器的三个输入（D2-D0）；用
显微镜与望远镜实验指导书_全
一、实验目的 1.通过实验掌握显微镜、望远镜的基本原理； 2.通过实际测量，了解显微镜、望远镜的主要光学参数； 3.根据指示书提供的参考材料自己选择2套方案，测出水准仪的放大率并比较与实验结果是否相符。 二、实验器材 1．显微镜实验：测量显微镜、分辨率板、分辨率板放大图、透明刻线板、台灯，高倍（40×、45×）、中倍（8×或10×）、低倍（2.5×、3×或4×）显微物镜各一个，目镜若干（4×、5×、10×、15×等）。 2．望远镜实验：25×水准仪、平行光管、1×长工作距测量显微镜、视场仪、白炽灯、钢板尺、升降台、光学导轨、玻罗板、分辨率板。 三、实验原理 （1）显微镜原理： 显微镜是用来观察近处微小物体细节的重要目视光学仪器。它对被观察物进行了两次放大：第一次是通过物镜将被观察物成像放大于目镜的分划板上，在很靠近物镜焦点的位置上成倒立放大实像；第二次是经过目镜将第一次所成实像再次放大为虚像供眼睛观察，目镜的作用相当于一个放大镜。 由于经过物镜和目镜的两次放大，显微镜总的放大率Γ应是物镜放大率β和目镜放大率Γ1的乘积。 Γ＝β×Γ 1 绝大多数的显微镜，其物镜和目镜各有数个，组成一套，以便通过调换获得各种放大率。显微镜取下物镜和目镜后，所剩下的镜筒长度，即物镜支承面到目镜支承面之间的距离称为机械筒长。我国标准规定机械筒长为160毫米。 显微镜的视场以在物平面上所能看到的圆直径来表示，其视场受安置在物镜像平面上的专设视场光阑所限制。 显微镜的分辨率即它所能分辨的两点间最小距离： nSinU λδ61.0= 式中：λ为观测时所用光线的波长；nSinU 为物镜数值孔径（NA ）。 从上式可见，在一定的波长下，显微镜的分辨率由物镜的数值孔径所决定，光学显微镜的分辨率，基本上与所使用光的波长是一个数量级。为了充分利用物镜的放大率，使被物镜分辨出来的细节，能同时被眼睛所看清，显微镜应有恰当的放大率。综合考虑显微物镜和人眼自身的分辨率，可得出显微镜适当的放大率范围是： 500NA<Γ<1000NA 这个范围的放大率称为有效放大率。如使用比有效放大率更小的放大率，则不能看清物镜已经分辨出的某些细节；如取用高倍目镜得到比有效放大率上限更
《流体力学》课程实验(上机)指导书及实验报告格式
《流体力学》课程实验指导书袁守利编 汽车工程学院 2005年9月
前言 1.实验总体目标、任务与要求 1)学生在学习了《流体力学》基本理论的基础上，通过伯努利方程实验、动量方程实 验，实现对基本理论的验证。 2）通过实验，使学生对水柱（水银柱）、U型压差计、毕托管、孔板流量计、文丘里流量计等流体力学常用的测压、测流量装置的结构、原理和使用有基本认识。 2.适用专业 热能与动力工程 3.先修课程 《流体力学》相关章节。 4.实验项目与学时分配 5. 实验改革与特色 根据实验内容和现有实验条件，在实验过程中，采取学生自己动手和教师演示相结合的方法，力求达到较好的实验效果。
实验一伯努利方程实验 1．观察流体流经实验管段时的能量转化关系，了解特定截面上的总水头、测压管水头、压强水头、速度水头和位置水头间的关系，从而加深对伯努利方程的理解和认识。 2．掌握各种水头的测试方法和压强的测试方法。 3．掌握流量、流速的测量方法，了解毕托管测速的原理。 二、实验条件 伯努利方程实验仪 三、实验原理 1．实验装置： 图一伯努利方程实验台 1.水箱及潜水泵 2.上水管 3.电源 4.溢流管 5.整流栅 6.溢流板 7.定压水箱 8.实验 细管9. 实验粗管10.测压管11.调节阀12.接水箱13.量杯14回水管15.实验桌 2.工作原理 定压水箱7靠溢流来维持其恒定的水位，在水箱下部装接水平放置的实验细管8，水经实验细管以恒定流流出，并通过调节阀11调节其出水流量。通过布置在实验管四个截面上的四组测压孔及测压管，可以测量到相应截面上的各种水头的大小，从而可以分析管路中恒定流动的各种能量形式、大小及相互转化关系。各个测量截面上的一组测压管都相当于一组毕托管，所以也可以用来测管中某点的流速。 电测流量装置由回水箱、计量水箱和电测流量装置（由浮子、光栅计量尺和光电子
EDA实验指导书
ED心验指导书齐鲁理工学院
目录 实验一Protel DXP 2004认识实验 0 实验二两级阻容耦合三极管放大电路原理图设计 0 实验三原理图元件库建立与调用 (2) 实验四两级阻容耦合三极管放大电路PCB图设计............................ .4实验五集成电路的逻辑功能测试.. (6) 实验六组合逻辑电路分析与设计............................................... 1.1实验七Quartus II的使用 ................................................. 1.6实验八组合逻辑器件设计. (16) 实验九组合电路设计 (24)
实验一Protel DXP 2004 认识实验 一、实验目的 1. 掌握Protel DXP 2004的安装、启动和关闭。 2. 了解Protel DXP 2004主窗口的组成和各部分的作用。 3. 掌握Protel DXP 2004工程和文件的新建、保存、打开。 二、实验内容与步骤 1、Protel_DXP_2004 的安装 (1) 用虚拟光驱软件打开Protel_DXP_2004.iso 文件 (2) 运行setup\Setup.exe 文件，安装Protel DXP 2004 (3) 运行破解程序后，点击导入模版”，先导入一个ini文件模版(如果要生成单机版的License选择Unified Nexar-Protel License.ini;要生成网络版的License选择Unified Nexar-Protel Network License.ini )，然后修改里面的参数：TransactorName=Your Name (将"Your Name替换为你想要注册的用户名)；SerialNumber=0000000 (如果你只有一台计算 机，那么这个可以不用修改，如果有两台以上的计算机且连成局域网，那么请保证每个License文件中的SerialNumber=为不同的值。修改完成后点击生成协议文件"，任意输入一 个文件名(文件后缀为.alf)保存，程序会在相应目录中生成1个License文件。点击替换密钥”，选取DXP.exe (在DXP 2004安装目录里，默认路径为)，程序会自动替换文件中的公开密钥。将前面生成的License文件拷贝至DXP 2004安装目录里(默认路径为)授权完成。 (4) 打开Protel 在左上角DXP 菜单下的Preference 菜单项里，选中Use localize resources后关闭Protel_DXP_2004 ,重新打开软件变为简体中文版本。 2、Protel_DXP_2004 的卸载 卸载Protel_DXP_2004的具体步骤如下： (1) 在Windows的“开始”菜单中选择“设置/控制面板”，然后在控制面板中选择“添加/删除程序”选项，将弹出对话框。从中选择DXP 2004应用软件。 (2) 单击删除”按钮，将弹出对话框，询问用户是否真的要删除程序。 (3) 单击“是”按钮，开始卸载。在卸载过程中，若想终止卸载，可单击“取消”按
电力电子实验指导书完全版
电力电子技术实验指导 书 目录 实验单相半波可控整流电路实 验 实验三相桥式全控整流电路实 验 实验三单相交流调压电路实 验 实验四三相交流调压电路实 验
实验装置及控制组件介绍11
实验一单相半波可控整流电路实验 一、 实验目的 1. 熟悉单结晶体管触发电路的工作原理及各元件的作用； 2. 对单相半波可控整流电路在电阻负载及电阻电感负载时的工作做全面分析； 3. 了解续流二极管的作用； 二、 实验线路及原理 熟悉单结晶体管触发电路的工作原理及线路图，了解各点波形形状。将单结晶体管触发 电路的 输出端“ G'和“K'端接至晶闸管的门极和阴极，即构成如图1-1所示的实验线路。 图1-1单结晶体管触发的单相半波可控整流电路 三、 实验内容 1. 单结晶体管触发电路的调试； 2. 单结晶体管触发电路各点电压波形的观察； 3. 单相半波整流电路带电阻性负载时 Ud/U 2=f (a)特性的测定； 4. 单相半波整流电路带电阻电感性负载时续流二极管作用的观察； 四、 实验设备 1. 电力电子实验台 2. RTDL09实验箱 3. RTDL08实验箱 4. RTDL11实验箱 5. RTDJ37实验箱 6. 示波器； 7. 万用表； 五、 预习要求 1. 了解单结晶体管触发电路的工作原理，熟悉 RTDL09实验箱； 2. 复习单相半波可控整流电路的有关内容，掌握在接纯阻性负载和阻感性负载时, 电路各 部分的电压和电流波形； 立VD 币L 11
3.掌握单相半波可控整流电路接不同负载时 Ud Id的计算方法。 六、思考题 1.单相桥式半波可控整流电路接阻感性负载时会出现什么现象？如何解决？ 七、实验方法 1.单相半波可控整流电路接纯阻性负载 调试触发电路正常后，合上电源，用示波器观察负载电压Ud晶闸管VT两端电压波形U VT，调节电位器RP1,观察a =30°、60°、90°、120°、150°、180° 时的Ud U VT 波形，并测定直流输出电压Ud和电源电压U,记录于下表1-1中。 表1-1 2.单结晶体管触发电路的调试 RTDL09的电源由电源电压提供（下同），打开实验箱电源开关，按图1-1电路图接线，负载为RTDJ37实验箱，选择最大的电阻值，调节移相可变电位器RP1,用示波器观察单结晶体管触发电路的输出电压波形（即用于单相半波可控整流的触发脉冲）。 4.单相半波可控整流电路接电阻电感性负载 将负载改接成阻感性负载（由滑动变阻器Rd与平波电抗器串联而成，RTDL08实验箱提供电感）。不接续流二极管VD,在不同阻抗角（改变Rd的电阻值）情况下，观察并记录 a =30°、60°、90 0、120°时的Ud及U VT的波形。 接入续流二极管VD,重复上述实验，观察续流二极管的作用记录于下表计算 1-2 中。 公式：Ud=[0.45*U2*（1+cosa） ]/2 表1-2
电磁场实验指导书及实验报告
CENTRAL SOUTH UNIVERSITY 题目利用Matlab模拟点电荷电场的分布姓名xxxx 学号xxxxxxxxxx 班级电气xxxx班 任课老师xxxx 实验日期2010-10
电磁场理论 实验一 ——利用Matlab 模拟点电荷电场的分布 一．实验目的： 1．熟悉单个点电荷及一对点电荷的电场分布情况； 2．学会使用Matlab 进行数值计算，并绘出相应的图形； 二．实验原理： 根据库伦定律：在真空中，两个静止点电荷之间的作用力与这两个电荷的电量乘积成正比，与它们之间距离的平方成反比，作用力的方向在两个电荷的连线上，两电荷同号为斥力，异号为吸力，它们之间的力F 满足： R R Q Q k F ? 212 = (式1) 由电场强度E 的定义可知： R R kQ E ? 2 = (式2) 对于点电荷，根据场论基础中的定义，有势场E 的势函数为 R kQ U = (式3) 而 U E -?= (式4) 在Matlab 中，由以上公式算出各点的电势U ，电场强度E 后，可以用Matlab 自带的库函数绘出相应电荷的电场分布情况。 三．实验内容： 1. 单个点电荷 点电荷的平面电力线和等势线 真空中点电荷的场强大小是E=kq /r^2 ,其中k 为静电力恒量, q 为电量, r 为点电荷到场点P(x,y)的距离。电场呈球对称分布, 取电量q> 0, 电力线是以电荷为起点的射线簇。以无穷远处为零势点, 点电荷的电势为U=kq /r,当U 取
常数时, 此式就是等势面方程.等势面是以电荷为中心以r 为半径的球面。 平面电力线的画法 在平面上, 电力线是等角分布的射线簇, 用MATLAB 画射线簇很简单。取射线的半径为( 都取国际制单位) r0=, 不同的角度用向量表示( 单位为弧度) th=linspace(0,2*pi,13)。射线簇的终点的直角坐标为: [x,y]=pol2cart(th,r0)。插入x 的起始坐标x=[x; *x].同样插入y 的起始坐标, y=[y; *y], x 和y 都是二维数组, 每一列是一条射线的起始和终止坐标。用二维画线命令plot(x,y)就画出所有电力线。 平面等势线的画法 在过电荷的截面上, 等势线就是以电荷为中心的圆簇, 用MATLAB 画等势 线更加简单。静电力常量为k=9e9, 电量可取为q=1e- 9; 最大的等势线的半径应该比射线的半径小一点 r0=。其电势为u0=k8q /r0。如果从外到里取7 条等势线, 最里面的等势线的电势是最外面的3 倍, 那么各条线的电势用向量表示为: u=linspace(1,3,7)*u0。从- r0 到r0 取偶数个点, 例如100 个点, 使最中心点的坐标绕过0, 各点的坐标可用向量表示: x=linspace(- r0,r0,100), 在直角坐标系中可形成网格坐标: [X,Y]=meshgrid(x)。各点到原点的距离为: r=sqrt(X.^2+Y.^2), 在乘方时, 乘方号前面要加点, 表示对变量中的元素进行乘方计算。各点的电势为U=k8q. /r, 在进行除法运算时, 除号前面也要加点, 同样表示对变量中的元素进行除法运算。用等高线命令即可画出等势线 contour(X,Y,U,u), 在画等势线后一般会把电力线擦除, 在画等势线之前插入如下命令hold on 就行了。平面电力线和等势线如图1, 其中插入了标题等等。越靠近点电荷的中心, 电势越高, 电场强度越大, 电力线和等势线也越密。
EDA实验指导书new_Quartus2
EDA技术实验手册及程序代码 物理与信息项目学院 学号：111000228 姓名：汪艺彬 注意事项 1、本实验手册是为了配合《EDA技术实用教程》，作为本课程实验环节的补充 指导而编制。 2、实验中涉及的QuartusⅡ软件的使用请参考 《EDA技术实用教程》中有关章节。 手册中所有的虚线空白框，都留出来作为实验记录之用，每个实验完成后，应按照实验内容的要求将实验结果记入框中。 4、每个实验后面都附有一道思考题，完成实验内容后可以作为更进一步的练习 。 5、每次实验后将手册相关部分<完成实验结果记录）和实验源代码<.vhd文件） 一起，作为实验报告上交。 6、课程结束后请将所有报告按顺序加封面装订好上交，作为实验部分成绩计入 总成绩。 实验一利用原理图输入法设计4位全加器一、实验目的： 熟悉如何在QuartusⅡ集成环境下利用原理图输入设计简单组合逻辑电路，掌握层次化的电路设计方法。 二、实验原理： 一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。 三、实验内容： 1.QuartusII软件的熟悉
熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本5.4节的内容，重点掌握层次化的设计方法。 2.设计1位全加器原理图 设计的原理图如下所示 3.利用层次化原理图方法设计4位全加器 <1）生成新的空白原理图，作为4位全加器设计输入 <2）利用已经生成的1位全加器作为电路单元，设计4位全加器的原理图，如下所示 4、设计一个超前进位4位全加器 以上设计的全加器是基于串行进位的结构，高位的进位输入必须等待低位的运算结果，造成较长的延时。通过对进位位进行超前运算，可以缩短这部分的延时。 在已有1位全加器的基础上设计一个具有超前进位结构的4位全加器，原理图如下所示 5、完成设计流程
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