数字定时抢答器
系 别
物理与电子信息工程系 专 业
通信工程 年 级
2008级 学 号
0810618112 学 生 姓 名
张俊洋 指 导 教 师
李艳琼 职 称
讲师 完 成 时 间 2012年04 月20 日
数字定时抢答器
本科生毕业论文
独创性声明
本人郑重声明：所呈交的毕业论文（设计）是本人在指导老师指导下取得的研究成果。除了文中特别加以注释和致谢的地方外，论文（设计）中不包含其他人已经发表或撰写的研究成果。与本研究成果相关的所有人所做出的任何贡献均已在论文（设计）中作了明确的说明并表示了谢意。
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指导教师签名：
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数字定时抢答器
摘要
本设计介绍了用74系列集成块，及其集成块所组成的数字定时抢答器。该数字定时抢答器可同时供8名选手或8个代表队参加比赛，电路由主体电路和扩展电路两部分组成，分别由集成编码器、计数器、锁存器、定时器和必要的门电路等组成，具体的说，数字抢答器由抢答电路,定时电路,报警电路,时序电路组成。优先编码电路,锁存器,译码电路将参赛选手的输入信号在显示器上输，通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能,用控制电路和报警电路实现报警功能。它采用74LS148来实现抢答电路的选号，采用74LS279芯片实现对号码的锁存，采用74LS192实现十进制的减法计数，采用555芯片产生秒脉冲信号来共同实现倒计时功能，所以该抢答器除具有基本的抢答功能外，还具有定时、计时和报警功能。主持人通过时间预设开关预设供抢答的时间，系统将完成自动倒计时。若在规定的时间内有人抢答，则计时将自动停止，系统中的蜂鸣器将发响，实现报警功能；若在规定的时间内无人抢答，则定时显示器上显示00，提示主持人本轮抢答无效，若超过抢答时间则同样抢答无效。另外此设计还提高和巩固了所学的专业知识，以及知识的综合应用和焊接技术。
关键词：抢答电路；定时电路；报警电路；时序控制
ABSTRACT
This design are introduced with 74 series of integration, and its integrated blocks of digital time vies to answer first device. The digital time vies to answer first device can simultaneously for 8 contestants or 8 teams playing, by subject circuit and the expansion circuit circuit two parts, the integrated encoder counter, respectively, latches, timer and necessary implication of, specifically, the digital vies to answer first by vies to answer first circuit, timing circuit, alarm circuit, of sequential circuits. Priority coding circuit, latches, decode circuit will contestants in the input signal on the display lose, through the timing circuit and decode the circuit will be second pulse a signal on the monitor realization output timing function, with control circuit and alarm circuit implementation alarm function. It USES 74 LS148 to achieve vies to answer first circuit this, the 74 LS279 chip to achieve the number lock to save, using 74 LS192 realize decimal subtraction count, with 555 chip produce second pulse signal to realize common countdown function, so this vies to answer first device is in addition to the basic vies to answer first function outside, still have timing, timing and alarm function. Host through the time vies to answer first the default default switch for time, the system will complete automatic countdown. If the stipulated time someone vies to answer first, the timing will automatically stop，and the system will send the buzzer rang ，realize the alarm function; If the stipulated time no contest, the regularly monitors displayed 00, indicating that the host this contest null and void, if exceed the same time vies to answer first contest null and void. In addition the design also improve and consolidate the major knowledge, and comprehensive application of knowledge and welding technology.
Key words:Vies to answer first circuit; Timing circuit; The alarming circuit; Sequential control
目录
摘要 .................................................................. I ABSTRACT ............................................................... II
1 前言 (1)
2 方案设计 (1)
2.1功能要求 (1)
2.2方案论证 (2)
3 电子元件和集成块的介绍 (3)
3.1 HDSP-5553 LED数码管 (3)
3.2 74LS48 译码器 (4)
3.3 74LS148 优先编码器 (7)
3.4 74LS279 锁存器 (9)
3.5 计数器74LS192 (9)
3.6 74LS11三输入与门 (10)
3.7 六反向器74LS04 (11)
3.8 拨码开关 (12)
4模块电路的设计 (12)
4.1 抢答电路 (12)
4.2 定时电路的设计 (14)
4.3报警电路的设计 (15)
4.4 时序电路的设计 (16)
5 系统总体的设计 (17)
6 电路实验与调试 (18)
6.1焊接 (18)
6.2电路仿真 (18)
6.2.1抢答电路 (18)
6.2.2 倒计时电路 (19)
7实验结果及分析 (20)
8 设计总结 (22)
参考文献 (24)
附录 (25)
致谢 (26)
贺州学院本科生毕业论文（设计）
1 前言
在如今知识科技高速发展的时代，社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器。另外抢答器是机关学校、电视台等单位开展智力竞赛活动必不可少的设备，通过抢答者的按键、数码显示等能准确、公正、直观地判断出优先抢答者。而在这些活动当中，往往分为几组选手参加，针对主持人提出的问题，如果用举手的方式抢答，往往会因主持人判断的误差，造成比赛的不公平性。本着公平公正的原则，就需要有一种稳定、准确的工具，因此人们于是开始寻求一种能不依人的主观意愿来判断的设备来规范比赛。因此，为了克服这种现象的惯性发生人们利用各种资源和条件设计出很多的抢答器，从最初的简单抢答按钮，到后来的显示选手号的抢答器，再到现在的数显抢答器，其功能在一天的趋于完善不但可以用来倒计时抢答，还兼具报警，计分显示等等功能，有了这些更准确地仪器使得我们的竞赛变得更加精彩纷呈，也使比赛更突显其公平公正的原则。今天随着科技的不断进步抢答器的制作也更加追求精益求精，人们摆脱了耗费很多元件仅来实现用指示灯和一些电路来实现简单的抢答功能，使第一个抢答的参赛者的编号能通过指示灯显示出来，避免不合理的现象发生。但这种电路不易于扩展，而且当有更高要求是无法实现，例如参赛人数的增加。随着数字电路的发展，数字抢答器诞生了，它易于扩展，可靠性好，集成度高，而且费用低，功能更加多样话，是一种高效能的产品。而如今在市场上销售的抢答器大多采用可编程逻辑元器件，或利用单片机技术进行设计，本次设计主要利用常见的74系列集成电路芯片和555芯片，并通过划分功能模块进行各个部分的设计，最后完成了数字定时抢答器的设计。
2 方案设计
2.1功能要求
由控制电路和优先编码器组成的定时抢答电路，包括四个单元电路。
（1）抢答电路：由优先编码器74LS148和RS锁存器组成，具有清除/开始功能。（2）定时电路：可设置时间的同步加减计数器。（74LS192）
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（3）报警电路：NE555构成的多谐振荡器。
（4）时序控制电路：“开始”----抢答和定时电路工作、“抢答”----抢答和定时电路停止工作；无人抢答时，到时停止。
2.2方案论证
控制设计
方案一：使用AT89S52单片机，硬件组成：输入设备为按键，输出为四位共阳数码管，其中AT89S52单片机芯片用于处理的数字信号并输出数字信号。
软件部分是由C语言设计的控制程序。KEIL软件将设计好的Ｃ语言程序
转换成.hex文件，并通过ISP通信接口下载端下载到单片机的EEPROM
中，用来控制单片机的输出电平，进而控制数码管上显示的数字，从而
实现多人抢答的功能。
方案二：
图1
如图1所设计的方案，接通电源后，主持人将开关拨到“清零”状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置“开始”状态，宣布“开始”抢答器工作。定时器倒计时，扬声器给出声响提示。当定时时间到，却没有选手抢答时，数码管显示00，并封锁输入电路，禁止选手超时后抢答。
当选手在定时时间内按动抢答按钮时，抢答器要完成以下四项工作：
（1）优先编码电路立即分辨出抢答者的编号，并由锁存器进行锁存，然后由译码
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显示电路显示选手编号；
（2）扬声器发出短暂响声，实现报警功能，提醒节目主持人注意；
（3）控制电路要对输入编码电路进行封锁，避免其他选手再次进行抢答；
（4）控制电路要使定时器停止工作，时间显示器上显示剩余的抢答时间，并保持到主持人将系统清零为止。
当选手将问题回答完毕，主持人操作控制开关，使系统恢复到禁止工作状态，以便进行下一轮抢答。
综上所述，本系统采用方案二。
3 电子元件和集成块的介绍
3.1 HDSP-5553 LED数码管
LED数码管是由特殊的半导体材料砷化镓、磷砷化镓等制成，可以单独使用，也可以组装成分段式或点阵式LED显示器件(半导体显示器)。分段式显示器(LED数码管)由7条线段围成8型，每一段包含一个发光二极管。外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。只要按规律控制各发光段的亮、灭，就可以显示各种字形或符号。图2(a)是共阴式LED数码管的原理图，图2(b)是其表示符号。使用时，公共阴极接地，7个阳极a~g由相应的BCD七段译码器来驱动(控制)，如图2(c)所示。
图2
BCD七段译码器的输入是一位BCD码(以D、C、B、A表示)，输出是数码管各段的
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驱动信号(以Fa~Fg表示)，也称4—7译码器。若用它驱动共阴LED数码管，则输出应为高有效，即输出为高电平时，相应显示段发光。例如，当输入8421码DCBA=0100时，应显示，即要求同时点亮b、c、f、g段，熄灭a、d、e段，故译码器的输出应为Fa~Fg=0110011，这也是一组代码，常称为段码。同理，根据组成0~9这10个字形的要求可以列出8421BCD七段译码器的真值表，见图3(未用码组省略)。
图3
3.2 74LS48 译码器
4线－七段译码器/驱动器（BCD输入，有上拉电阻）
简要说明
48 为有内部上拉电阻的BCD－七段译码器/驱动器，共有54/7448、54/74LS48 两种线路结构型式，其主要电特性的典型值如下：
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型号
I OL V O(OFF) P D （典型） 54/7448
6.4mA 5.5V 265mW 54LS48
2mA 5.5V 125mW 74LS48 6mA 5.5V 125mW
表1
输出端（Ya －Yg ）为高电平有效，可驱动灯缓冲器或共阴极VLED 。
当要求输出 0－15 时，消隐输入（B ＿＿ I ＿
）应为高电平或开路，对于输出为0 时
还要求脉冲消隐输入（R ＿＿ B ＿＿ I ＿
）为高电平或者开路。
当B ＿＿ I ＿
为低电平时，不管其它输入端状态如何，Ya －Yg 均为低电平。
当RBI 和地址端（A0－A3）均为低电平，并且灯测试输入端（L ＿＿ T ＿＿
）为高电
平时， Ya －Yg 为低电平，脉冲消隐输出（R ＿＿ B ＿＿ O ＿＿
）也变为低电平。
当B ＿＿ I ＿ 为高电平或开路时，L ＿＿ T ＿＿
为低电平可使Ya －Yg 均为高电平。
48 与248 的引出端排列、功能和电特性均相同，差别仅在显示6 和9,248 所显
示的6 和9 比48 多出上杠和下杠。
引出端符号
A 0－A 3 译码地址输入端
B ＿＿ I ＿ /R ＿＿ B ＿＿ O ＿
消隐输入（低电平有效）/脉冲消隐输出（低电平有效）
L ＿＿ T ＿＿
灯测试输入端（低电平有效）
R ＿＿ B ＿＿ I ＿
脉冲消隐输入端（低电平有效） Ya －Yg 段输出
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图4
图5
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极限值
电源电压…………………………………………7V
输入电压
54/7448…………………………………………5.5V
54/74LS48 ………………………………………7V
工作环境温度
54XXX ……………………………………………-55~125℃
74XXX…………………………………………0~70℃
存储温度…………………………………………-65~150℃
3.3 74LS148 优先编码器
74LS148为8线－3线优先编码器，表2为其真值表，图6为其管脚图。
I
I 1 I 2 I 3 I 4 I 5 I 6 I 7 S
Y
1
Y
2
Y
EX
Y
s
Y9
7
6
14
15
10 11 12
13 1 2 3 4 574LS148
01
2
3
4
5
6
7
8
74LS148
16
15
14
13
12
11
10
9
I
4
I
5
I
6
I
7
S(E)
Y
2
Y
1
GND
V
CC
Y
S
Y
EX
I
3
I
2
I
1
I
Y
(a)(b)
图6 74LS279管脚引线图
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表2 74LS148 8线—3线二进制编码器真值表
74LS148工作原理如下：
该编码器有8个信号输入端，3个二进制码输出端。此外，电路还设置了输入使能端EI，输出使能端EO和优先编码工作状态标志GS。
当EI=0时，编码器工作；而当EI=1时，则不论8个输入端为何种状态，3个输出端均为高电平，且优先标志端和输出使能端均为高电平，编码器处于非工作状态。这种情况被称为输入低电平有效，输出也为低电来有效的情况。当EI为0，且至少有一个输入端有编码请求信号（逻辑0）时，优先编码工作状态标志GS为0。表明编码器处于工作状态，否则为1。
由功能表可知，在8个输入端均无低电平输入信号和只有输入0端（优先级别最低位）有低电平输入时，A2A1A0均为111，出现了输入条件不同而输出代码相同的情况，这可由GS的状态加以区别，当GS＝1时，表示8个输入端均无低电平输入，此时A2A1A0=111为非编码输出；GS＝0时，A2A1A0=111表示响应输入0端为低电平时的输出代码（编码输出）。EO只有在EI为0，且所有输入端都为1时，输出为0，它可与另一片同样器件的EI连接，以便组成更多输入端的优先编码器。
从功能表不难看出，输入优先级别的次为7，6，……，0。输入有效信号为低电平，当某一输入端有低电平输入，且比它优先级别高的输入端无低电平输入时，输出端才输出相对应的输入端的代码。例如5为0。且优先级别比它高的输入6和输入7均为1时，输出代码为010，这就是优先编码器的工作原理
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3.4 74LS279 锁存器
原理：在74LS279中，由于4回路中2回路置位端子为两个，所以使用其一时，整理两个置位输入作为1个使用，或将另一个输入固定为“H”使用。另外，作为稍微变化74LS279 的使用方法，也可将3组作为RS锁存器使用，剩余的RS锁存器作为2输入NAND门电路使用，复位输入例如①管脚固定为”L”时其输入为”H”，所以可构成将②和③作为输入，输出为④的2输入NAND，此变换如图7所示。
图7 74LS279管脚引线图
3.5 计数器74LS192
74LS192具有下述功能：
①异步清零：CR=1，Q3Q2Q1Q0=0000
②异步置数：CR=0，LD=0，Q3Q2Q1Q0=D3D2D1D0
③保持： CR=0，LD=1，CPU=CPD=1,Q3Q2Q1Q0保持原态
④加计数：CR=0, LD=1，CPU=CP，CPD=1，Q3Q2Q1Q0按加法规律计数
⑤减计数：CR=0, LD=1，CPU=1，CPD= CP，Q3Q2Q1Q0按减法规律计数
74LS192是双时钟方式的十进制可逆计数器。
CPU为加计数时钟输入端，CPD为减计数时钟输入端。
LD为预置输入控制端，异步预置。
CR为复位输入端，高电平有效，异步清除。
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CO为进位输出：1001状态后负脉冲输出
BO为借位输出：0000状态后负脉冲输出。
图8 74LS192管脚引线图3.6 74LS11三输入与门
图9 74LS11管脚引线图
贺州学院本科生毕业论文（设计）功能表
表三74LS11真值表
3.7 六反向器74LS04
逻辑图：
图10 74LS04逻辑图
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3.8 拨码开关
图11 拨码开关
主要的主要特点是颜色比较鲜艳，本体比较打，拨动推扭用手直接拨动起来很方便，也比较有手感。这款的脚间距只有一种2.54mm的，有直插跟贴片之分，不过直插的用得很多，贴片的市面上很少见。试用于用在仪器外表，并且要经常调试的情况下试用。具体尺寸如图11
主要目的是设置两个4位的二进制数，如设置30秒，则拨码开关调成00110000. 4模块电路的设计
4.1 抢答电路
抢答电路的功能有两个：一是能分辨出选手按键的的先后，并锁存优先抢答者的
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编号，供译码显示电路用；二是要使其他选手的按键操作无效。选用优先编码74LS148和RS锁存器74LS279可以完成上述功能，其电路组成如图12所示：
图12 抢答电路
其工作原理是：当主持人控制开关处于“清零”位置时，RS触发器的R端为低电平，输出端（4Q～1Q）全部为低电平。于是74LS48的BI=0，显示器灭灯；74LS148的选通输入端ST=0，74LS148处于工作状态，此时锁存电路不工作。当主持人将开关拨到“开始”位置时，优先编码电路和锁存电路同时处于工作状态，既抢答器处于等待
工作状态，等待输入端I
7、I
6
、I
5
、I
4
、I
3
、I
2
、I
1
、I
输入信号，当有选手将键按下时
（如按下S
5），74LS148的输出Y
2
Y
1
Y
=010，Y
EX
=0，经RS锁存器后，CTR=1，BI=1，此时
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74LS279处于工作状态，4Q3Q2Q=101，经74LS48译码后，显示器显示出“5”。此外，CTR=1，使74LS148的ST端为高电平，74LS148处于禁止工作状态，封锁了其它按键的
高电平，但由于CTR维持高电平不变，所以输入。当按下的键松开后，74LS148的Y
EX
74LS148仍处于禁止工作状态，其它按键的输入信号仍不会被接受。这就保证了抢答者的优先性以及抢答电路的准确性。当优先抢答者回答完问题后，主持人操作控制开关S，使抢答电路复位，以便进行下一轮抢答。
4.2 定时电路的设计
74LS48的7，6，2，3引脚接受来自74LS192的输出信号并把它译码显示在数码管上。74LS192的9，10，11，15引脚完成时间设定功能，本设计要求定时30秒，所以把左边的芯片的1，15引脚接高电位，期于的全接低位，使的初始时间设定为30秒。555芯片完成产生秒脉冲的功能。工作过程为：抢答开始前，74LS192的置数端为低电位，处于初始状态，数码管显示为30，5引脚接高电位。抢答开始后，秒脉冲冲推动右边的芯片开始倒记时，同时右边芯片产生的信号做为左边芯片的CP信号推动左边的芯片倒记时，完成十进制的倒记时功能。当有人抢答后1Q的输出为1，经过非门后变为0，通过与门屏蔽了秒信号，停止记时，完成显示抢答时间的功能。当记到了30秒时，左边的芯片产生的定时到信号输出为低电位，也屏蔽了秒信号，使得数码管显示为00。
51单片机 4路抢答器
先说下我这个4路抢答器的功能： 5个按键，第五个是复位。第一个按键到第四个按键分别对应4个led 灯，只要1到4的其中任何一个按键按下，其对应的led灯就会亮，再按其他按键，不会有其他led灯亮。第五个按键进行复位，开始下一轮抢答。不多说直接上程序和protues仿真图如下： 注意：我试了下，程序有点小问题，（编译是完全通过的）我也没改出来，毕竟小弟我也才学，有大神知道的话可以给我说说，，谢谢。 #include
亮，将其他三个按钮锁定为低电平 else if(key2==0) {P1 = 0xfb;P3 = 0xf0;}//如果key0等于2，即闭合，led3亮，将其他三个按钮锁定为低电平 else if(key3==0) {P1 = 0xf7;P3 = 0xf0;}//如果key0等于3，即闭合，led4亮，将其他三个按钮锁定为低电平 if(key4==0) //复位按钮按下闭合，则复位 { P1 = 0xff;P3 = 0xff; } } }
数字式竞赛抢答器设计
目 录 1 引言 (1) 1.1设计背景 (1) 1.2VHDL简介 (1) 1.3Q UARTUSⅡ简介 (3) 2 数字抢答器的设计 (3) 2.1系统设计要求 (3) 2.2设计思路 (4) 2.3数字抢答器系统工作流程图 (5) 3 数字抢答器的实现 (6) 3.1数字抢答器的顶层原理图 (6) 3.2系统各功能模块的实现 (7) 3.2.1 抢答鉴别模块qdjb (7) 3.2.2 记分器模块JFQ (7) 3.2.3 计时器模块JS (8) 3.2.4 数码管显示模块 (8) 3.2.5 喇叭报警模块beepf (9) 4 数字抢答系统仿真及分析 (10) 4.1抢答鉴别模块仿真波形 (10) 4.2计分模块仿真波形 (11) 4.3计时模块仿真波形 (11) 4.4管脚锁定 (12) 4.5显示结果的几种情况 (13) 5 总结 (14) 5.1设计制作过程中遇到的问题及解决方案 (14) 5.2本设计有以下几个可以改进的地方 (15) 参考文献 (16) 附录 (17) 抢答鉴别模块的VHDL程序 (17) 记分器模块的VHDL程序 (18) 计时器模块的VHDL程序 (20) 动态扫描模块的VHDL程序 (21) 译码器模块的VHDL程序 (22) 蜂鸣器报警模块的VHDL程序 (23)
1 引言 1.1 设计背景 人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA 技术。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作：IC设计,电子电路设计以及PCB设计。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计黄精，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。未来的EDA技术将在仿真、时序分析、集成电路自动测试、高速印刷版设计及开发操作平台的扩展等方面取得新的突破，向着功能强大、简单易学、使用方便的方向发展。 1.2 VHDL简介 硬件描述语言已经有几十年的发展历史，并且在系统的仿真、验证和设计、综合等方面得到成功的应用。目前常用的硬件描述语言有VHDL、Verilog HDL、ABEL等[2][3][4]。VHDL则起源于20世纪70年代末和80年代初，美国国防部提出的VHSIC计划，目标是为下一代集成电路的生产、实践阶段性的工艺极限和完成10万门级以上的电路设计而建立一种新的描述方法[5]。VHDL的英文全称为Very-High-Speed Integrated Circuit Hardware Description Language,是IEEE 标准化的硬件描述语言，并且已经成为系统描述的国际公认标准，得到众多EDA 公司的支持。
八位数字抢答器
八路数显抢答器 摘要 抢答器可以根据抢答情况,显示优先抢答者的号数。同时蜂鸣器发声,表示抢答成功。抢答器由抢答,编码,优先,锁存,数显及负数电路组成。具体操作是这样的。主持人手里有一个控制键,主持人先操作“清除”,然后操作“开始”。于是,八个选手或八个代表团就能在定时期间内进行抢答,最先按键的选手,在把按钮按下后,蜂鸣器发声,同时数码管显示,优先抢答者的号码,而其它在其后按键的选手,则没有实质性的有效反应,只能等待下一轮的比赛,在下一轮比赛,在下一轮比赛 开始。主持人要先操作“清除”后,在操作“开始”即可从新开始新一轮的比赛。 关键词：抢答编码优先锁存数显复位电路
目录 摘要 (1) 引言 (3) 第一章八路数显抢答器的基础知识 (4) 1.1抢答器的分类 (4) 1.2八路数显抢答器的现状及应用 (4) 1.3八路数显抢答器的设计任务和要求 (5) 1.4八路数显抢答器的电路原理 (6) 1.5八路数显抢答器的整机工作原理 (6) 1.6八路数显抢答器的主体流程图 (7) 第二章八路数显抢答器的制作计划方案 (8) 2.1始终保持一个清醒的头脑 (8) 2.2完成制作流程中的准备工作 (8) 2.3焊接操作及注意事项 (8) 2.4调试及需要修改的地方以及修改方案 (8) 第三章八路数显抢答器的焊接及其具体操作 (10) 3.1焊接前的准备工作 (10) 3.2焊接的具体操作及要求 (10) 3.3焊接时的注意事项 (11) 3.4焊接完成后的工作事项 (11) 第四章八路数显抢答器元器件的测试及替换 (12) 4.1元器件的测试 (12) 4.2元器件的替换 (12) 第五章绘制原理图 (13) 5.1 准备工作 (13) 5.2 元器件布局原则及其基本操作 (13) 5.3 连线 (13) 5.4 绘制标题栏及填写标题栏文字内容 (14) 所有元器件列表 (1) 论文小结 (2) 致谢......................................................................................错误！未定义书签。参考文献................................................................................错误！未定义书签。毕业论文成绩评定表..........................................................................错误！未定义书签。
数字电子设计_八路抢答器介绍
数字电子技术 课程设计任务书 专业 班级 姓名 学号 指导老师 年月日 学院
目录 摘要 第一章设计技术要求 第二章系统的组成框图及工作原理第三章单元电路设计 1.1 抢答电路的设计 1.2 定时电路的设计 1.3 报警电路的设计 1.4 时序控制电路的设计 第四章整机电路的设计 第五章元件清单 第六章参考文献 第七章设计总结
摘要 进入21世纪越来越来多的电子产品出现在人们的日常生活中，例如企业、学校和电视台等单位常举办各种智力竞赛, 抢答记分器是必要设备。 主要介绍了数码显示八路抢答器电路的组成、设计及功能，电路采用74系列常用集成电路进行设计。该抢答器除具有基本的抢答功能外，还具有定时、计时和报警功能。主持人通过时间预设开关预设供抢答的时间，系统将完成自动倒计时。若在规定的时间内有人抢答，则计时将自动停止；若在规定的时间内无人抢答，则系统中的蜂鸣器将发响，提示主持人本轮抢答无效，实现报警功能，若超过抢答时间则抢答无效。 该抢答器主要运用到了编码器，译码器和锁存器：它采用74LS148来实现抢答器的选号，采用74LS279芯片实现对号码的锁存，采用74LS192实现十进制的减法计数，采用555芯片产生秒脉冲信号来共同实现倒计时功能。 关键词: 抢答器编码译码定时报警 第一章设计技术的要求 （1）设计8路抢答器，编号与参赛选手一一对应。 （2）具有优先显示抢答序号及时间的功能并禁止其他选手的抢答。（3）主持人预置抢答时间，控制比赛的开始与结束。 （4）报警电路：主持人按下“开始”键时报警并进入抢答状态；当抢答者发出抢答信号时报警提示；在规定抢答终止时间到时报警。 第二章系统的组成框图及工作原理 抢答器的组成框图
数字逻辑课程设计方案智力竞赛抢答器逻辑电路设计方案
内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告 设计题目智力竞赛抢答器逻辑电路设计指导教师戚桂美职称讲师 姓名*** 学号2009******* 日期2011/7/12
智力竞赛抢答器逻辑电路设计 计算机与信息工程学院 2009级 2009******* 指导教师戚桂美讲师 摘要设计一个可以容纳4名选手或4个代表队比赛的抢答器。设置一个系统清除和抢答控制开关S，该开关由主持人控制。抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并将优先抢答选手的编号保持到显示器上，直到主持人将系统清除为止。 关键字抢答器电路图 74LS74 1引言 智力竞赛是一种生动活泼的教育形式和方法，通过抢答和必答两种方式能引起参赛者和观众的极大兴趣，并且能在极短的时间内，使人们增加些科学知识和生活常识。 在进行智力竞赛抢答时，各参赛者考虑好后都想抢先答题。如果没有合适的设备，有时难以分清它们的先后，是主持人感到为难。为了使比赛能顺利进行，需要有一个能判断抢答先后的设备，来做一个公正的裁判员。称之为智力竞赛抢答器。 2设计任务及主要技术指标和要求 2.1 主要的设计指标和要求 主持人没有宣布抢答开始时，抢答不起作用；在主持人宣布抢答开始后，可以进行抢答。它的任务是从若干名参与者中确定出最先的抢答者，立即将其编号锁存，并在LED数码管上显示选手的编号，同时用声和光提示。此外，封锁输入电路，禁止其他选手抢答，优先抢答选选手的编号一直保存到主持人将系统清零为止。为此我们小组决定就这次机会设计一个低成本但又能满足需要的四路智力竞赛抢答器。
2.2 设计任务和要求 (1) 设计一个可以容纳4名选手或4个代表队比赛的抢答器。 (2)设置一个系统清除和抢答控制开关S，该开关由主持人控制。 (3) 抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并将优先抢答选手的编号保持到显示器上，直到主持人将系统清除为止。 3工作原理 接通电源后： 主持人的开关拨到“清除”状态，此时抢答器处于禁止状态，编号显示器处于“0”；主持人将开关设置为“开始”状态，并宣布“开始抢答”，此时抢答器开始工作。 当参加智力竞赛的选手摁下手中的抢答器时，蜂鸣器和LED数码管会用声和光提示，并显示该小组的编号。 只有最先抢答者的编号才能被锁存，并在LED数码管上显示选手的编号，同时用声和光提示。 由以上两个条件可以想到： 用D触发器来实现，D触发器是一个输出跟输入一样的触发器。 将主持人的开关和D触发器的清零端相连。 D触发器是一个在CP脉冲上升沿时反转的触发器。所以只要有一个抢答器输出为1时，就让所有抢答器的脉冲没有上升沿，这样就轻而易举的让其他小组的抢答无效了。 蜂鸣器和LED数码管的提示延续到主持人清零为止，不能在变。 当一轮抢答结束后，主持人将其清零，准备下一轮抢答。
八位数字抢答器的设计
电气化14届《电子技术课程设计》 课程设计题目 设计说明书 学生姓名刘晓燕 学号8021210115 所属学院机械电气化工程学院 专业农业电气化与自动化 班级14-1 指导教师梁丽秀/刘文亮 日期2012.0.6
塔里木大学教务处制 塔里木大学课程设计任务书
注：1、此任务书由指导教师填写，任务下达人为指导教师。 2、此任务书须在学生课程设计开始前一周下达给学生本人。 3、此任务书一式三份，一份留学院存档，一份学生本人留存，一份指导教师留存。 八位数字抢答器设计 一、实训目的 1、明确设计任务和要求，了解数字电子技术的基本应用过程及领域。 2、理解数字抢答器的设计原理、参考电路 3、理解数字抢答器基本电路的构成原理及分析方法 4、掌握数字抢答器的装配及调试方法 5、理解数字抢答器常用元器件的工作原理、特性、主要参数及应用 二、实训器材
三、设计思想 接通电源后，主持人将开关拨到″清除″状态，抢答器处于禁止状态，编号显示器灭灯，定时器显示设定时间；主持人将开关置于开始状态，宣布"开始"抢答器工作。定时器倒计时，扬声器给出声响提示。选手在定时时间内抢答时，抢答器完成：优先判断、编号锁存、编号显示、扬声器提示。当一轮抢答之后，定时器停止、禁止二次抢答、定时器显示剩余时间。如果再次抢答必须由主持人再次操作"清除"和"开始"状态开关。
1、复习编码器、十进制加/减计数器的工作原理。 2、设计可预置时间的定时电路。 3、分析与设计时序控制电路。 4、画出定时抢答器的整机逻辑电路图 四、抢答器设计任务与要求、设计原理与参考电路 （一）设计任务与要求 1、抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0～S7表示。 2、设置一个系统清除和抢答控制开关S，该开关由主持人控制。 3、抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在LED数码管上显示（也可设置报警电路让扬声器发出声响提示）。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 4、抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如30秒）。当主持人启动"开始"键后，定时器进行减计时（若加报警电路，扬声器同时发出短暂的声响，声响持续的时间0.5秒左右）。 5、参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。 6、如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。 （二）参考电路 1、抢答器电路 如图2，该电路完成两个功能：一是分辨出选手按键的先后，并锁存优先
8路抢答器基于fpga解析
基于FPGA的多路数字抢答器的设计 摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。 关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示 目录 第一章绪论................. . (2) 第二章 FPGA原理及相关开发工具软件的介绍 (3) 2.1 FPGA的简介..... . (3) 2.1.1 FPGA的发展与趋势......... .. (3) 2.1.2 FPGA的工作原理及基本特点 (4) 2.1.3 FPGA的开发流程 (5) 2.1.4 FPGA的配置... . (5) 2.2 软件介绍............... .. (6) 2.2.1 Verilog HDL的介绍........... .. (6)
2.2.2 Quartus II软件.................... .. (7) 第三章数字抢答器系统设计方案和主要模块 (8) 3.1 功能描述及设计架构...... .. (8) 3.2 抢答器程序流程图以及各模块代码分析 (10) 3.2.1 抢答器程序结构及主程序流程图 (10) 3.2.2 秒分频模块 (15) 3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。 3.2.4 倒计时显示及倒数计时设置显示模块 (20) 3.2.5 选手号显示及违规报警模块 (26) 3.2.6倒计时设置模块 (30) 3.2.7顶层模块 (35) 3.3 硬件电路 (37) 3.3．1 按键电路图 (38) 3.3．2 数码管显示电路图 (38) 3.3．2 蜂鸣器电路图 (39) 第四章管脚分配及功能 (40) 第五章总结 (41) 参考文献 (418) 第一章绪论 1.1 课题研究背景 随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方
四路抢答器
一、设计题目： 四路抢答器设计 二、技术指导和技术要求： 用集成芯片设计并制作简易四路抢答器，具体要求如下： 1.每个参加者控制一个按钮，用按动按钮发出抢答信号； 2.抢答组数分为四组，即序号A、B、C、D，对应数字编码1、2、3、4，优先抢答者按动本组序号开关，该组对应数字编码立即锁存到LED显示器上，同时封锁其他组号，并有蜂鸣器声音提示。此后其他3人再按动按钮对电路不起作用； 3.竞赛主持人另有一个按钮，用于将电路复位。 三、选择总体方案，确定电路 1、提出电路的方案 方案（1）： 如图1所示为总体方框图。其工作原理为：通电源后，抢答器处于工作状态，编号显示器灯灭，主持人宣布“开始”，选手开始抢答，抢答器完成：优先判断、编号锁存、编号显示。当一轮抢答之后，禁止二次抢答。如果再次抢答必须由主持人操作“复位”开关。 图1 电路原理框图 方案（2）： 下面是用74LS175、74LS00、74LS20得到的4路抢答器的电路，如图2。 这个电路只是通过发光二极管来显示其结果，没有达到按照选手的号码来显示数字，并且其电路抢答没有声音，所要求集成块个数跟方案(1)相当，但实现功能稍逊方案(1)。 2、方案的选择与论证 比较方案（1）和方案（2），发现方案（1）需要元器件数量稍微多一点，但
所需元件都是比较简易，电路不是很复杂，并且所显示的效果比方案(2)要多，达到了实验的要求。而方案(2)不能有效达到设计指标（没有声音、无数字显示），所以选择方案（1）。 图2 方案(2)电路图 四、单元电路推导和电路元器件参数计算 (1)优先锁存、门控电路： CD4511具有锁存、译码、消隐功能，通常以反相器作输出级，通常用以驱 动LED，其引脚图和功能表如图3。 图3 CD4511的引脚图和功能表
数字式竞赛抢答器VHDL
数字系统设计与硬件描述语言 期末考试作业 题目：数字式竞赛抢答器设计 学院：电子信息工程 专业：电子信息工程 学号： 姓名：
一、选题设计描述 1.功能介绍 此设计用于竞赛的四人抢答，有如下的功能： （1）具有多路抢答功能，台数设计为四； （2）具有抢答器开始后30秒倒计时，30秒后无人抢答显示超时，并报警； （3）能显示超前抢答犯规，并警报； （4）能显示各组得分，大队加分，答错扣分； 当系统复位，主持人按下抢答开始按键，处于使能状态，抢答开始，某路抢答键按下时，该路信号将其他路信号锁存，同时抢答铃声响起，直至此路按键松开，显示该路组号。 2.算法简介 本设计采用分层设计思想，分为：信号鉴别模块、计时模块、计分模块、BCD译码模块、分频器，还有顶层模块。 信号鉴别模块。此模块主要实现抢答器的抢答功能，并能够分辨是正常抢答还是提前抢答，选取最先按下的一路信号，锁存其余信号，实现信号选取功能。在此模块中，用到的信号为抢答信号a、b、c、d;抢答使能信号en；抢答结果信号states；警报时钟信号clk2；复位信号 rst；提前抢答信号fangui。 计时模块。此模块主要实现抢答过程中的计时功能，在抢答开始后进行30秒的倒计时，且在30秒后显示无人抢答报警信号。其中有抢答时钟信号clk；系统复位信号rst；抢答使能信号en；无人抢答警报信号warn；计时中止信号stop；计时十位个位信号tb，ta。 计分模块。此模块主要实现给四个抢答器计分的功能，初始条件下，为每个抢答器信号预制5分，当某组抢答且回答正确时加一分，答错减一分，未获答题机会时保持不变。其中设有时钟信号clk；复位信号rst；抢答使能信号en；抢答结果显示信号states；记分加减信号add（add＝‘1’时为加，add＝‘0’时为减）；四个信号的得分显示信号a_out,b_out,c_out,d_out。 BCD译码模块。此模块主要实现将抢答结果信号显示在bcd七段译码器上。其中输入信号a；输出译码结果信号q。 分频器。此模块主要实现时钟分频功能。在开头对时钟信号进行一次千分频。其中时钟输入信号clkin，输出信号clk。 顶层模块。将前几个模块综合在一起，形成一个整体。分频器输出作为其他模块所需的时钟信号，使整个系统正常运转。 二、程序源代码及说明 抢答信号鉴别模块的程序： library ieee; use qdjb is port(clk2,en,rst:in std_logic; a,b,c,d:in std_logic; fangui:out std_logic;
单片机实验8路抢答器C语言版
单片机综合实验报告 题目: 8路抢答器实验 班级： 姓名： 学号： 指导老师： 时间：
一、实验内容： 以单片机为核心，设计一个8位竞赛抢答器：同时供8名选手或8个代表队比赛，分别用8个按钮S0～S7表示。本实验有Protues软件仿真。 分别设置一个抢答控制开关S1和复位开关S2，由主持人控制。 抢答器具有锁存与显示功能。即选手按按钮抢答时，锁存相应的编号，并且优先抢答选手的编号一直保持显示在显示器上，直到主持人将系统复位为止。 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定为30秒。 当主持人启动“开始”键后，定时器进行减计时，同时绿色LED灯亮。 二、实验电路及功能说明 分别设置一个抢答控制开关S1和复位开关S2，由主持人控制。 抢答器具有锁存与显示功能。即选手按按钮抢答时，锁存相应的编号，并且优先抢答选手的编号一直保持显示在显示器上，直到主持人将系统复位为止。参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统复位为止。复位后参赛队员可继续抢答。 如果定时时间已到，无人抢答，本次抢答无效，系统报警红色LED灯亮，并禁止抢答，定时显示器上显示00。
三、实验程序流程图： 主程序； 非法抢答序；抢答时间调整程序；回答时间调整程序；倒计时程序；正常抢答处理程序；犯规处理程序；显示及发声程序。主流程图如下图所示 子程序
四、实验结果分析 五、心得体会
六、程序清单 #include
课程设计三路抢答器
三人抢答计时器 一、摘要 智力竞赛抢答计时器是一名公正的裁判员，它的任务是从若干名参赛者中确定出最先的抢答者，并要求参赛者在规定的时间里回答完问题。 二、设计要求 1.设计一个三人参加的智力竞赛抢答计时器。 2.当有某一参赛者首先按下抢答开关时，相应显示灯亮并伴有声响。此时，抢答器不再接收其他输入的信号。 3.电路具有回答问题时间控制功能。要求回答问题的时间小于等于100秒（显示0～99），时间显示采用倒计时方式。当达到限定时间时，发出声响以示警告。 三、给定条件及元器件 1.要求电路主要选用中规模CMOS集成电路CC 4000 系列。 2.电源电压为5 ~ 10 V 。 3.本设计要求在数字电路实验箱上完成。 四、设计内容 1.电路各部分的组成和工作原理。 2.元件器的选取及其电路图和功能。 3.电路各部分的调试方法。 4.在整机电路的设计调试过程中，遇到什么问，其原因及解决的办法。 五、电路组成和工作原理
图（一） 根据上面所说的功能要求，智力竞赛抢答计时系统的组成框如图（一）所示。 它主要由六部分组成； 1、抢答器——是三人抢答计时器的核心。当参赛者的任意一位首先按下抢答开关时，抢答器即刻接受该信号，指使相应发光二级管亮（或音响电路发出声音），与此同时，封锁住其他参赛者的输入信号。 2、抢答控制电路——由三个开关组成。三名参赛者各控制一个，拨动开关使相应控制端的信号为高电平或低电平。 3、清零装置——供比赛开始前裁判员使用。它能保证比赛前触发器统一清零，避免电路的误动作和抢答过程的不公平。 4、显示声响电路——比赛开始，当某一参赛者按下抢答器开关时，触发器接受该信号，在封锁其他开关信号的同时，使该路的发光二极管发出亮光和蜂鸣器发出声响，以引起人们的注意。 5、计时显示声响电路——是对抢答者回答问题时间进行控制的电路。若规定回答问题时间小于等于100秒（显示为0—99），那么显示装置应该是一个二位数字显示的计数系统。 6、振荡电路——它应该提供给抢答器，计时系统和声响电路工作的控制脉冲。
数字式竞赛抢答器说明书
《EDA技术》课程设计说明书数字式竞赛抢答器 学院：电气与信息工程学院 学生姓名：程波 指导教师：王晓丽职称/学位硕士 专业：电气工程及其自动化 班级：电气本1202班 学号：1230140210 完成时间：2015年6月28日
当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那摩就必然离不开抢答器。抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的号码，对应的灯亮，同时电路将其他各组按键封锁，使其不起作用。若抢答时间内无人抢答，则报警灯亮。回答完问题后，由主持人将所有按键恢复，重新开始下一轮抢答。 此次课程设计的内容是设计一个可容纳四组参赛者同时抢答的数字抢答器。主要模块有抢答鉴别模块、计时模块、犯规模块、计分模块以及显示模块，这些模块的组合构成了抢答器系统框图。通过编写相应的VHDL程序实现即功能仿真，顶层文件及整体仿真。 关键词：抢答器；VHDL
1 绪论 (1) 2 抢答器的设计要求 (2) 3 抢答器的功能模块 (3) 3.1 抢答器的抢答鉴别模块设计 (3) 3.1.1 抢答鉴别的功能 (3) 3.1.2 抢答鉴别模块的时序仿真图 (3) 3.2 抢答器的计时模块设计 (4) 3.2.1 计时模块的功能 (4) 3.2.2 计时模块的时序仿真图 (4) 3.3 抢答器的计分模块设计 (5) 3.3.1 计分模块的功能 (5) 3.3.2 计分模块的时序仿真图 (5) 3.4 抢答器的译码显示模块设计 (6) 3.4.1 译码显示模块的功能 (6) 3.4.2 译码显示模块的时序仿真图 (6) 3.5 抢答器的犯规模块设计 (7) 3.5.1 犯规模块的功能 (7) 3.5.2 犯规模块的时序仿真图 (7) 4 抢答器的顶层原理图设计 (8) 4.1 顶层原理图的源文件 (8) 4.2 顶层设计的时序仿真图 (8) 结束语 (10) 参考文献 (11) 致谢 (12) 附录 (13) 附录A 抢答鉴别模块VHDL源程序 (13) 附录B 计时模块VHDL源程序 (15) 附录C 计分模块VHDL源程序 (18) 附录D 译码显示模块VHDL源程序 (21)
八路数字显示抢答器的设计要点
目录 1实习目的与要求 (2) 2实习内容 (3) 2.1电路设计……………….……………………………………………………. .3 2.1.1抢答电路设计 (3) 2.1.2定时电路设计 (4) 2.1.3报警电路设计 (5) 2.1.4时序控制电路设计 (6) 2.2整体电路设计 (6) 2.3 电路的仿真 (6) 2.3.1 抢答电路的仿真 (7) 2.3.2定时电路的仿真 (8) 2.3.3脉冲发生电路的仿真 (9) 2.3.4报警电路的仿真 (11) 3心得体会 (11) 参考文献 (12) 附录 (13) 附录A 整体仿真图 (13) 附录B 整体图 (13)
1实习目的要求 实习内容 本次实习的内容是独立完成一个八路数显抢答器的设计，采用电路仿真设计软件完成竞赛抢答器电路的设计及仿真调试，在微机上仿真实现数字式竞赛抢答器的设计。 实习具体内容为：比赛中为了准确、公正、直观地判断出第一抢答者，所设计的抢答器通常由数码显示、灯光、音响等多种手段指示出第一抢答者。同时还应设计记分、犯规和奖惩记录等多种功能。 设计要求： 1、基本部分 (1) 抢答器可供八组使用，组别键(信)号可以锁存；抢答指示用发光二极管(LED)。 (2) 记分部分独立(不受组别信号控制)，至少用2位二组数码管指示，步 进有10分、5分两种选择，并且具有预置、递增、递减功能。 (3) 要求性能可靠、操作简便。 2、发挥部分(选做) 数字智力竞赛抢答器(自动记分)原理框图
(1) 增加抢答路数，数码管显示其组别键(信)号。 (2) 自动记分(受组别信号控制)：当主持人分别按步进得分键、递增键或递减键后能够将分值自动累计在某组记分器上）。 (3) 超时报警。 实习任务要求 1、画出总体设计框图，以说明数字式竞赛抢答器由哪些相对独立的功能模块组成，标出各个模块之间互相联系，时钟信号传输路径、方向和频率变化。并以文字对原理作辅助说明。 2、设计各个功能模块的电路图，加上原理说明。 3、选择合适的元器件，在仿真软件上连接验证、仿真、调试各个功能模块的电路。在连接验证时设计、选择合适的输入信号和输出方式，在充分电路正确性同时，输入信号和输出方式要便于电路的仿真、调试和故障排除。 4、在验证各个功能模块基础上，对整个电路的元器件和连接，进行合理布局，进行整个数字钟电路的连接验证、仿真、调试。 5、自行接线验证、仿真、调试，并能检查和发现问题，根据原理、现象和仿真结果分析问题所在，加以解决。学生要解决的问题包括元器件选择、连接和整体设计引起的问题。 2实习内容 2.1电路设计 2.1.1 抢答电路设计 如图1所示为抢答电路图。电路选用优先编码器 74LS148 和锁存器74LS297 来完成。该电路主要完成两个功能：一是分辨出选手按键的先后，并锁存优先抢答者的编号，同时译码显示电路显示编号（显示电路采用七段数字数码显示管）；二是禁止其他选手按键，其按键操作无效。工作过程：开关S置于"
数字电路逻辑设计数字竞赛抢答器
数字电路逻辑设计课程设计 设计名称数字竞赛抢答器 专业班级 学号 姓名 指导教师
太原理工大学现代科技学院 课程设计任务书 注：1.课程设计完成后，学生提交的归档文件应按照：封面—任务书—说明书—图纸的顺序进行装订上交（大张图纸不必装订） 2.可根据实际内容需要续表，但应保持原格式不变。 指导教师签名：日期：
专业班级 学号 姓名 成绩 1.1设计目的 有许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置记分、犯规及奖惩记录功能。 (1). 了解抢答器的设计原理 (2). 掌握其外围电路的设计与主要性能参数测试方法 (3). 掌握抢答器的设计方法与电子线路系统的装调技术 1.2设计要求内容和步骤 1.2.1设计要求 设计竞赛抢答器，要求： （1）设计制造一个可容纳六组参赛的数字式抢答器，每组设置一个抢答按钮供抢答者使用。 （2）电路具有第一抢答信号的鉴别和锁存功能。 （3）设置记分电路。每组在开始预置成100分，抢答后由主持人记分，答对一次加10分，否则减10分。（选做） （4）设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别电路显示出犯规组别。（选做） 1.2.2设计步骤 1、根据选题要求，进行方案比较，画出系统框图，进行初步设计。 2、设计单元电路，计算参数，选择元器件。 3、画出系统电路原理图。 4、利用EWB 软件对原理图进行仿真，修改设计中的疏漏。 5、现场安装调试。 6、撰写课程设计说明书。 2.1 电路的基本功能要求及原理方框图 2.1.1基本功能要求 1：设计一个智力抢答器抢答器，能同时供6名选手或6个代表队比赛，他们的编号分别是1，2，3，4，5，6各用一个按纽，按纽编号与选手的编号相对应，分别用6个按钮S1-S6表示。 2: 给主持人设置一个系统清除和抢答开始的控制开关S 。 3：抢答器具有锁存与显示功能。即抢答开始后，若选手按动按钮，锁存器立即锁存相应的选手编号，并在LED 数码管上显示选手的编号（1-6），同时扬声器发出声响提示。选手抢答实行优先锁存，禁止其他选手抢答，优先抢答选手的编号一直保持到主持人将系统清除为止。 4：抢答器具有定时抢答功能，且一次抢答的时间为30秒，当主持人启动"开始"键后，定时器立刻倒计时，若30秒时间内有选手抢答，则显示器显示倒计时时间，并显示，保持到主持人将系统清除为止。 5：参赛选手在设定的时间内进行抢答有效，超过时间抢答无效，定时器停止工作，定时显示器显示00。 ……………………………………装………………………………………订…………………………………………线………………………………………
8路数字抢答器设计说明
简易8路数显抢答器： 简单实用的八路数显抢答器，主要包括抢答、编码、优先锁存、数显、复位及音频振荡等电路。元器件主要包括 CD4511.N E555、IN 4148、三极管（901 4）、LED 共阴极数码管、扬声器、小型按钮开关及电阻电容等。 说明： 抢答数显电路： J1～J8八个按钮开关组成抢答键。D1～D12十二个二极管组成编码器，将抢答键按对应的BCD 码进行编码，并将所得的高电平加在CD4511所对应的输入端。CD4511是一块含BCD —七段锁存/译码/驱动电路于一体的集成电路。CD4511的 1、2、 6、7脚为BCD 码输入端，9～15脚为显示输出端。3脚为测试端（LT），当L T 为“0 ”时，输出全为“1 ”。4脚为消隐端（B I ），当B I 为“0 ”时，输出全为“0 ”，因此此时可以清除锁存器内的数值，即可使用为复位端。5脚为锁存允许端（L E ），当L E 端由“0 ”→“1 ”时，a 、b 、c 、d 、e 、f 、g 七个输出端保持在LE 为“0”时所加BCD 码对应的数码显示状态。 16、8脚分别接电源正负极。由CD4511的引脚图可知， 6、2、 1、7脚分别代表BCD 码的 8、4、
2、1位。按下对应的键，即可得到 0001、0010、 0011、0100、 01、0110、 0111、1000八个一系列的BCD 码。高电平加在CD4511对应的输入端上，便可以由其内部电路译码为十进制数在数码管上显示出来。优先锁存电路由两个二极管（ D13、D14）、一个三极管（VT）、两个电阻及CD4511的锁存允许端（LE）完成。在初始状态或复位后的状态时，CD4511输入端都与一个电阻（10K）串联接地，所以此时BCD码输入端为“00”，则CD4511输出端a、b、c、d、e、f 均为高电平，g 为低电平，且数码显示为“0”。而当d 为高电平，三极管（VT）导通及g 为低电平时， D13、D14的正极均为低电平，使CD4511的LE 端为低电平“0”，可见，此时没有锁存即允许BCD码输入。而当任一抢答键按下时，由数码显示可知，CD4511输出端d 输出为低电平或输出端g输出为高电平，两个状态必有一个存在或着都存在。迫使CD4511的LE端，由“0”→“1”，即将首先输入的BCD 码显示的数字锁存并保持。此刻，其它按键编码就无法输入，从而达到了抢答的目的。音频振荡电路为NE555组成的多谐振荡器推动扬声器发出讯响声。四只二极管（IN4148）组成二极管或门电路分别接CD4511的 1、2、 6、7引脚，为NE555提供电源+Ucc，即任何抢答键按下时，扬声器都能发出报警声。元器件清单 序号910元件名称 电阻 电阻
简易四路抢答器
单片机课程设计 预习报告 班级：建电141 姓名：付鹏鑫 学号：1412032031 设计题目：四位竞赛抢答器系统设计设计时间：2016.01.03~01.07 评定成绩： 评定教师：
目录 摘要 -------------------------------------------------------------------- 错误！未定义书签。 一、任务分析： -------------------------------------------------------------------------------- 3 二、总体方案： -------------------------------------------------------------------------------- 4 2.1 可行方案--------------------------------------------------- 错误！未定义书签。 2.2 方案设计--------------------------------------------------- 错误！未定义书签。 三、硬件设计： -------------------------------------------------------------------------------- 8 3.1 电路原理图 --------------------------------------------------------------------------- 8 1.AT89C51简介 ------------------------------------------------------------------------ 10 2.PCF8591简介 --------------------------------------------------------------------------- 9 3.RESPACK8及RX8简介 (12) 3.2 器件选择--------------------------------------------------- 错误！未定义书签。 四、软件设计： ---------------------------------------------------- 错误！未定义书签。 4.1程序处理流程 --------------------------------------------- 错误！未定义书签。 4.2 程序流程图 ----------------------------------------------- 错误！未定义书签。 4.3 程序介绍--------------------------------------------------- 错误！未定义书签。 五、调试过程： ------------------------------------------------------------------------------ 22 5.1 调试步骤----------------------------------------------------------------------------- 22 六、参考文献： ---------------------------------------------------- 错误！未定义书签。 错误！未定义书签。 摘要：抢答器作为一种工具，已广泛应用于各自智力与知识竞赛场合。本设计是基于C52单片机系统的四路抢答器。考虑到其限时回答功能，
数字式竞赛抢答器
一设计任务 数字式竞赛抢答器 二设计条件 本设计基于学校实验室Multisim8.0仿真软件和计算机. 三设计要求 1、设计制作一个可容纳4组的数字式抢答器，每组设置一个抢答按钮供抢答者 使用。 2、根据数字式抢答器的功能和使用步骤，设计抢答者的输入抢答锁定电路、抢 答者序号编码、译码和显示电路。 3、设计定时电路，声、光报警或音乐片驱动电路。 4、设计控制逻辑电路，启动、复位电路。 四设计内容 1．设计思想 根据设计的要求分块设计抢答、锁存、计时、显示、和报警功能。 （1）抢答和锁存电路要求能够对信号进行存储和所定，可用触发器组成。 （2）对于显示部分就直接用编码器、七段数码管驱动译码器和七段数码管组成。（3）计时电路是按秒进行倒计时,所以计时电路可以减法计数器、秒脉冲生成电路、和显示电路。由于电路对秒脉冲信号的占空比要求的不高所以可以用555定时器构成多谐振荡电路来实现. （4）报警电路，按题目要求可采用声、光报警，光报警用发光二极管电路实现声报警用蜂鸣器来实现。 各个模块设计好后要把各个模块组合起来进行调试,主要是解决题目中要求的多个锁定问题： （1）抢答后抢答电路的锁定功能。 （2）抢答后计时器的锁定功能。 （3）计时结束后无人抢答时抢答电路的锁定功能。
（4）计时结束后无人抢答时计时器的锁定功能。 2．电路结构与原理图 根据设计要求和设计思路画出抢答器的组成框图: 图(1)四人智力竞赛抢答器系统框图 ⑴触发锁存电路分析: 图(2)触发锁存电路
图(3) 74LS175的管脚图 触发锁存电路主要是由集成寄存器74LS175、四输入与非门74LS20和二输入与非门74LS00构成.一个4位的集成寄存器74LS175的管脚图。其中CLR 是异步清零控制端。在往寄存器中寄存数据或代码之前，必须先将寄存器清零,否则有可能出错。1D ～4D 是数据输入端,在CP 脉冲上升沿作用下，1D ～4D 端的数据被并行地存入寄存器。输出数据可以并行从1Q ～4Q 端引出，也可以并行从1Q ～4Q 端反码引出。 开关J5是裁判开关，开关J1～J4是抢答开关.开关闭合输入高电平,断开输入低电平。当J5断开时CLR 端输入为低电平对74LS175进行清零，1Q ～4Q 全为高电平，输入CLK 的脉冲为有效脉冲。当开关J5闭合后选手可以进行抢答，如果J3闭合3D 输入为1相应的3Q 输出为1 ，3Q 输出为0,而1Q 、2Q 、4Q 输出为1，最后CLK 的输入为1,脉冲信号将无效触发器被锁定. ⑵显示电路分析: 显示电路由8线—3优先编码器74LS148、与非门、集成七段显示译码器7448和七段共阴数码管组成。由于74LS148输出的是反码所以74LS148输出的信号首先用反码器反相后再由译码器译码并最终在七段数码管上显示出结果. U21 74175N 1D 4CLK 9 1Q 2~CLR 12D 53D 124D 13~1Q 3~2Q 63Q 10~3Q 112Q 74Q 15~4Q 14