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常用时序分析SDC

常用时序分析SDC
常用时序分析SDC

常用时序分析SDC 命令参考(一)

1.Define design environment

1.1.Set_operating_conditions

1.2.Set_wire_load_model

1.3.Set_driving_cell

1.4.Set_load

1.5.Set_fanout_load

1.6.Set_min_library

2.Set design constraints

2.1.Design rule constraints

2.1.1. Set_max_transition

2.1.2. Set_max_fanout

2.1.

3. Set_max_capacitance

2.2.Design optimization constraints

2.2.1. Create_clock

2.2.2.create_generated_clock

2.2.

3. Set_clock_latency

2.2.4. Set_propagated_clock

2.2.5. Set_clock_uncertainty

2.2.6. Set_input_delay

2.2.7. Set_output_delay

2.2.8. Set_max_area

3.Other commands

3.1.set_clock_groups

3.2.set_false_path

3.3.set_case_analysis

3.4.set_max_delay

1.Do not exist in timing fix sdc file:

1.1.Set_max_area

1.2.set_operation_conditions

1.3.set_wire_load_model

1.4.set_ideal_*

2.Must be placed in timing fix sdc file:

2.1.Set_clock_uncertainty,

2.2.set_max_transition

2.3.set_propagated_clock create_clock

在当前设计中创建一个时钟

语法:

status create_clock

[-name clock_name]

[-add]

[source_ojbects]

[-period period_value]

[-waveform edge_list]

数据类型:

clock_name 字符

source_objects 列表

period_value 浮点

edge_list 列表

参数:

-name clock_name

指定时钟名称。如果你不使用该选项,时钟名称将会与第一个时钟源在source_objects 指定的一样。如果你没有使用souce_objects,你就必须使用本选项,它会创建一个与端口或接脚无关的虚拟时钟。本选项与source_objects一起使用可以为时钟增加一个描述性的名称。

如果你使用-add选项,你必须使用-name选项,并且要为有相同源的时钟分配不同的名称。

(注解:-name如果省略,就必须要指定创建时钟的节点。这也是默认的做法。

不指定时钟创建节点的意思就是指创建一个虚拟时钟。

如果既指定了时钟节点,有写了-name选项,这个-name可以认为是一个alias。)

(疑难点:虚拟时钟,-add选项)

-add

指明是否将该时钟加到已存在的时钟中或将其覆盖。使用本选项抓取有相同源不同波形,进行同时分析的复合时钟。你使用该选项时,必须使用-name选项。定义在相同源接脚

或端口的复合时钟相比一个单一时钟,会导致更长的运行时间和更高的内存占用。因为

时序综合引擎必须搜索所有开始(launch)和截取(capture)组合的可能性。使用

set_false_path命令限制不期望的组合。该选项在默认为关闭,除非复合时钟分析的相

关变量timing_enable_multiple_clocks_pre_reg被设为true。

(疑难点:timing_enable_multiple_clocks_per_reg,-add)

(注意,这是create_clock命令,它也是有-add选项的。)

(举一个简单的例子,对于一个输入时钟端口,你创建了两个时钟。第二个时钟创建的

时候使用了-add选项。则,看timing路径的时候,就会发现clk1和clk2互相检查的

情况。这种情况是不真实的。需要使用false path把它们进行设置。这属于两时钟物

理互斥的范畴。)

source_objects

指定应用于时钟的接脚或端口的列表。如果你没有使用本选项,你必须使用-name

clock_name ,它会创建一个与接脚或端口无关的虚拟时钟。如果你指定的时钟已经在

接脚上了,旧的时钟会被取代,除非你增加-add选项。

-period period_value

以库时间单位指定时钟波形的周期。

-waveform edge_list

以库时间单位指定整个时间周期中时钟的上升或下降沿时间。列表中第一个时间是上升

转换,通常第一个上升转换在时间零点之后。这里增加次数必须是偶数,并且它们假定

为交替的上升和下降时间。数值上,为一个完整时钟周期。

如果-waveform edge_list没有设定,但有-period period_value,默认情况,波形假

定为一个0.0上升沿和一个period_value/2下降沿。

(疑难点:通过-waveform把波形给画出来。但是,-period是必须要写的。也就是说,你可以只使用-period指定一个时钟周期。默认是50%占空比,且先1后0。如果想创建

占空比不是50%的时钟,就要通过-waveform来描述了,第一个上升的位置在什么时刻,

下降的位置在什么时刻。)

(和create_generate_clock中的-edge选项很容易混淆!)

描述:

create_clock命令在当前设计中创建一个时钟。该命令在当前设计中定义指定的

source_objects作为时钟源。一个接脚或端口可以成为一个单时钟源。如果source_objects没有指定,但clock_name给定,一个虚拟时钟会被创建。一个虚拟时钟可以被创建,代表一个片外时钟用于描述输入或输出延迟。更多关于输入和输出延迟的信息,可以阅读set_input_delay 和set_oupt_delay参考。

时钟影响到时钟网络的属性,比如dont_touch_network, fix_hold和propagated_clock。使用create_clock在已存在的时钟上会覆盖时钟上已有的属性。create_clock也同时定义时钟波形。时钟允许每个周期多脉冲形式。建立和保持路径延迟是从时钟波形路径的起点到终点自动衍生的。fix_hold属性(用set_fix_hold设定)指导compile修复时钟保持(hold) 错误。

默认状态,时钟对应一组路径。该组与时钟相关的终点用于估算函数的计算。要将时钟从分配的组中删除,使用group_path命令分配时钟到另一个组或默认路径组。更多的信息可参考

group_path命令帮助。

新的时钟有理想时序,不能通过时钟网络传播延迟。使用set_propagated_clock命令让时钟能够进行延迟传播。要添加偏差(skew)和不确定因素(uncertainty)到理想波形中,使用

set_clock_latency或set_clock_uncertainty 命令。

显示当前设计中所有时钟源信息,使用report_clock命令。得到时钟源列表,使用get_clocks 命令。返回所有与特定时钟相关的序列单元,使用all_registers命令。取消create_clock,

使用remove_clock命令。

多条件多模式支持:

该命令仅使用当前方案中的信息。

范例:

【不规则占空比】

在端口PHI1创建时钟周期为10,上升在5.0,下降在9.5.

create_clock “PHI1”–period 10 –waveform {5.0 9.5}

【特殊】

在端口PHI2创建时钟周期为10,下降在5,上升在10

create_clock “PHI2”–period 10 –waveform {10 15}

【周期内多脉冲】

在接脚u12/Z创建时钟CLK,周期25,下降在0.0,上升在5.0,下降在10.0,上升在15.0. create_clock “u13/Z”–name “CLK”–period 25 –waveform {5 10 15 25}

【典型,但是是一个虚拟时钟】

创建一个虚拟时钟PHI2,周期10,上升在0.0,下降在5.0

create_clock –name “PHI2”–period 10 –waveform {0.0 5.0}

【更为复杂】

创建多源复合波形时钟

create_clock –name “clk2”–period 10 –waveform {0.0 2.0 4.0 6.0} \

{clkgen1/Z clkgen2/Z clkgen3/Z}

(注解:相当于在三个端子上都创建了同一个形态的时钟。这个时钟具有周期10,在0时刻上升,在2时刻下降,在4时刻上升,在6时刻下降。在10时刻上升.... 也就是说,10时刻的动作,等同于0时刻。后面的话就是周期的复制了。)

更多:

all_clocks, all_registers, check_timing, compile, current_design, get_clocks, group_path, remove_clock, reset_design, set_clock_latency, set_clock_uncertainty, set_dont_touch_network, set_fix_hold, set_max_delay, set_output_delay,

set_propagated_clock

create_generated_clock

创建一个生成时钟

语法:

string create_generated_clock

[-name clock_name]

[-add]

source_objects

-source master_pin

[-divide_by divide_factor | multiply_by multiply_factor]

[-duty_cycle percent]

[-invert]

[-preinvert]

[-edges edge_list]

[-dege_shift dege_shift_list]

[-combinational]

数据类型:

clock_name 字符

source_objects 列表

master_pin 列表

clock 字符

divide_factor 整数

multiply_factor 整数

percent 浮点

edge_list 列表

edge_shift_list 列表

参数:

-name clock_name

指定生成时钟的名称。如果你不使用本选项,时钟接受与第一个时钟的-source设定的名称相同的名称。如果你使用-add选项,你必须使用-name选项,并且不能与源时钟有相同的名称。

-add

指定是否增加这个时钟到已经存在的时钟中或将其覆盖。使用本选项去截取相同源的复合时钟。理想状态,一个生成时钟必须设定为每个时钟扇出的源接脚。如果你使用该选项,必须同时使用-name 选项。

定义相同源接脚或端口的复合时钟,会增加运行时间和需要更多的内存,因为时序综合引擎搜索启动与截取组合的所有可能。使用set_false_path取消不希望有的组合。默认状态,忽略该选项,除非将timing_enable_multiple_clock_per_reg变量设为

true 打开复合时钟分析.

source_objects

指定一组端口或接脚定义为要产生的生成时钟源。

-source master_pin

指定主时钟接脚,可以是一个主时钟源接脚或被主时钟驱动的一个接脚,并且是驱动生成时钟定义的接脚。主接脚的时钟波形用于驱动生成时钟波形。

-master_clock clock

-divider_by divide_factor

指定频率被除数。如果divide_factor为2,生成时钟周期是主时钟周期的两倍。

-multiply_by multiply_factor

指定频率倍数。如果multiply_factor为3,则生成时钟周期为原先的三分之一。

-duty_cycle percent

指定倍频使用时的占空比。允许0-100之间的数值。占空比是高电平脉冲宽度。

-invert

反转生成时钟信号,不管主接脚上,源时钟反应或判断(sense)是单因素决定(unate)还是非单因素决定(non-unate) (遇到倍频时)。

-preinvert

创建一个生成时钟基于反转的时钟信号,仅当主接脚源时钟有非单因素决定反应,或生成时钟不被反转,仅当该选项没有被指明时。-invert与-preinvert不同之处在于,

-invert先创建生成时钟后反转信号,而preinvert是先反转信号,再创建生成时钟。

-edges edge_list

指定正整数列表,代表形成生成时钟沿的源时钟沿。沿解释为交替变化的上升和下降沿,并且每个沿不小于它之前的沿。沿的数值必须是不小于3的奇数,用来创建一个完整的生成时钟的波形。第一个沿必须大于或等于1。比如,1代表第一个源边沿,2代表第二个源边沿,依次类推。

-edge_shift edge_shitf_list

指定浮点数列表代表偏移量,指定的沿经过变化产生最终的生成时钟波形,单位与库时钟单位相同。指定的沿偏移量必须等于沿指定的数值。数值可以为正或负。正数表示延后,负的表示提前。比如,1代表相应的沿被延后了1个时间单位。

-combinational

指定源滞后路径,作用于某个类型的生成时钟,其包含主时钟传播组合路径上的逻辑。

源滞后路径不会通过序列单元的时钟接脚,透明锁存器数据接脚,或其他生成时钟的源接脚。

描述:

create_generated_clock命令在当前设计中创建一个生成时钟。该命令定义一个对象列表作为当前设计生成时钟源。你可以指定接脚或端口作为生成时钟对象。命令同时指定被生成时钟源。使用该命令的优势在于,无论何时主时钟发生改变,生成时钟也同时发生改变。

生成时钟可以进行变频处理,降低频率时使用-divide_by选项,增加频率时使用-multiply_by 选项,沿派生使用-edge选项。另外,频率在除或乘时也可以用-invert选项进行反转。沿派生时钟的沿偏移使用-edge_shift选项。-edge_shift使用在对沿的故意偏移,而非时钟滞后。如

果生成时钟使用divide_factor 是2的幂,主时钟上升沿被用来决定生成时钟的沿。如果divider_factor不是2的幂,则是从对主时钟沿尺寸改变得来。

对已有的generated_clock使用create_generated_clock,会覆盖已有的generated_clock属性。

generated_clock在时序分析时被扩展为真实的时钟。

以下命令能够引用generated_clock:

set_clock_latency

set_clock_uncertainty

set_propagated_clock

set_clock_transition

显示有关生成时钟的信息使用report_clock命令。

多条件多模式支持:

该命令仅使用当前方案中的信息。

范例:

创建频率-divide_by 2的生成时钟

create_generated_clock –divide_by 2 –source CLK [get_pins foo]

创建频率-divide_by 3的生成时钟。主时钟周期为30,主波形为{24 36},则生成时钟周期为90,波形为{72 108}

create_gneraged_clock –divide_by 3 –source CLK [get_pins div3/Q]

创建频率-multiply_by 2的生成时钟,占空比为60%。

create_generated_clock –multiply_by 2 –duty_cycle 60 –source CLK [get_pins foo1]

创建频率-multiply_by 3的生成时钟,占空比不变。如果主时钟周期为30,主波形为{24 36} ,生成周期为10,波形为{8 12}

create_gnerated_clock –multiply_by 3 –source CLK [get_pins div3/Q]

创建生成时钟沿为主时钟的1,3,5沿。如果主时钟周期为30,波形{24 36},生成时钟周期为60,波形为{24 54}

create_generated_clock –edges {1 3 5} –source CLK [get_pints foo2]

与上个例子相似,但沿偏移1个单位。如果主周期为30,主波形为{24 36},生成时钟周期为60,波形为{25 55}

create_generated_clock –edges {1 3 5} –edge_shift {1 1 1} –source CLK [get_pins foo2]

创建一个反转时钟

create_generated_clock –divider_by 2 –invert

更多

check_timing, create_clock, get_generated_clocks, remove_generated_clock,

report_clock, set_clock_latency, set_clock_unertainty, set_propagated_clock,

timing_enable_multiple_clocks_per_reg

set_clock_groups

指定设计中,时钟组互相排斥或彼此异步。因此,这些时钟之间的路径不会在时序分析时被考虑。

语法:

Boolean set_clock_groups

-physically_exclusive

|-logically_exclusive

|-asynchronous

[-allow_paths]

[-name name]

-group clock_list

参数:

-physicall_exclusive

指定时钟组在物理上彼此排斥。物理排斥时钟不能同时存在在实际物理设计中。比如多

个时钟定义在同一个源接脚。-physical_exclusive, -logically_exclusive和

-asynchronous选项是相互排斥的,你只能选择其中一个。

-logicall_exclusive

两个时钟排斥类型,一个是物理排斥,另一个是逻辑排斥。逻辑排斥的例子比如MUX多

路选择。但如果存在物理路径,就不推荐对多路选择时钟进行排斥设定。

-physically_exclusive, -logically_exclusive和-asynchronous 选项是互相排斥的,你只能选择其中一个。

-asynchronous

指定时钟组是彼此异步的。两个时钟是异步的如果它们彼此之间没有相位关系。信号完

整性分析使用一个无限到达窗口给干扰源,除非所有到达窗口的受噪声干扰的连线和干

扰源的连线由同步时钟控制。-physically_exclusive, -logically_exclusive和

-asynchronous 选项是互相排斥的,你只能选择其中一个。

-allow_paths

允许在指定的时钟组之间进行时序分析。如果这一选项没有被使用,在时钟之间的时序

分析会被禁止。该选项仅可以用于异步时钟组。

-name name

指定被创建时钟组的名称。每个命令只能指定一个唯一的名称,这些名称指明指定时钟

组的排斥或异步关系,并且这个名称之后也便于对时钟组定义的删除。默认情况下,命

令创建一个唯一的名称。

-group clock_list

指定一个时钟列表。

你可以多次使用-group选项在一条执行命令中。每个-group循环设定一组时钟,与其

他所有时钟组是排斥或异步关系。如果仅有一个组被指定,这意味着该组与其他所有时

钟是排斥或异步的。包含其他时钟的另一个组也同时会产生。无论何时一个新的时钟被

创建,它会自动地加入到这个组。

给clock_list替换上你希望的列表。

描述:

指定设计中的时钟组彼此排斥或异步。这些时钟之间的时序路径在时序分析时不会被考虑,除非使用-allow_paths选项。一条set_clock_groups执行命令不能对同一时钟定义多次,但可以多次使用该命令把它加入到多个分组中。

两个不同类型的互斥时钟在简单时序分析时不会视为不同。然而,信号完整性分析会在时序窗口视逻辑排斥时钟为异步。物理排斥时钟不会被时序窗口分析所考虑。

这些排斥或异步时钟之间的路径不会在时序分析时被搜索,除非使用-allow_path设定。这类似于在时间之间设定禁止路径(false path)。因此你无需人为的再次设定禁止路径。如果一个在两个排斥或异步时钟之间禁止路径已经设定,那么set_clock_groups产生的禁止路径会将其覆盖。其他不会受影响。

当时钟彼此异步,在时序窗口重叠分析时,串扰分析忽略之间的时序关系。这一情形也可称为无限窗口重叠。对于同步时钟没有无限窗口重叠,结果会变得乐观。所以当时钟不彼此同步时,使用set_clock_groups –asynchronous是十分重要的。

当一些排斥或异步时钟组被定义时,一个生成时钟和它的主时钟默认不在同一分组中。如果有必要,你必须明确地将他们让在一起。

如果多个时钟组关系为相同成对时钟而定义,物理排斥有最高优先级,其次是异步和逻辑排斥。

取消set_clock_groups设定,使用remove_clock_groups命令。报告设计中的时钟分组,使用report_clock命令加-groups选项。

多条件多模式支持:

该命令从当前方案中读取信息

范例:

定义两个异步时钟域

set_clock_groups –asynchronous –name g1 –group CLK1 –group CLK2

定义一个名为CLK1的时钟作为与其他时钟异步的时钟

set_clock_groups –asynchronous –group CLK1

显示同时分析多个时钟每个寄存器而无需手工设定禁止路径。假设有两对相互排斥的时钟被复用:CLK1和CLK2,CLK3和CLK4

每对时钟被不同的信号选择,你必须执行两次来同时分析四个时钟:

set_clock_groups –logically_exclusive –group CLK1 –group CLK2

set_clock_groups –logically _excluseive –group CLK3 –group CLK4

如果每对由相同信号选择,则只要一条命令:

set_clock_groups –logically_exclusive –group {CLK1 CLK3} –group {CLK2 CLK4}

定义CLK1和CLK2作为物理排斥。

set_clock_groups –physically_exclusive –group {CLK1} –group {CLK2}

更多:

remove_clock_groups, report_clock, set_false_path, create_clock,

create_generated_clock

set_false_path

删除特殊路径时序约束

语法:

int set_false_path

[-rise | -fall] [-setup | -hold]

[-from from_list

| -rise_from rise_from_list

|fall_from fall_from_list]

[-through through_list]

[-rise_through rise_through_list]

[-fall_through fall_through_list]

[-to to_list

| -rise_to rise_to_list

| -fall_to fall_to_list]

[-reset_path]

数据类型:

from_list 列表rise_from_list 列表

fall_from_list 列表

through_list 列表

rise_through_list 列表

fall_through_list 列表

to_list 列表

rise_to_list 列表

fall_to_list 列表

参数:

-rise

标识上升延迟禁止,以路径的终点作为衡量依据。如果你没有指定-rise或-fall,上升或下降时序都标识为禁止。

-fall

标识下降延迟禁止,以路径的终点作为衡量依据。如果你没有指定-rise或-fall,上升或下降时序都标识为禁止。

-setup

标识建立(最大)路径为禁止。-setup取消指定路径的建立检查。如果你没有指定-setup 或-hold,建立和保持都标识为禁止。

-hold

标识保持(最小)路径为禁止。-hold取消指定路径的保持检查。如果你没有指定-setup 或-hold,建立和保持都标识为禁止。

-from from_lis

指定禁止路径的起点(时钟、端口、接脚或单元)。如果你没有指定一个from_list,所有终点在to_list的路径都被设为禁止。from_list可以包含时钟、接脚或端口。如果你指定一个时钟,所有起点与指定时钟相关的路径都会有影响。如果你指定一个内部接脚,接脚必须是一个路径的起点(比如一个触发器的时钟接脚)。如果一个单元被指定,起点在单元上的路径也会被影响到。

-rise_from rise_from_list

与-from选项相同,除了通过路径上指定的对象时,必须是上升状态。如果一个时钟对象被指定,这个选项选择由相同时钟驱动的起点,但仅在时钟源由时钟上升沿启动的路径考虑沿时钟路径的任意逻辑反转。你仅能使用-from,-rise_from和-fall_from中的一个选项。

-fall_from fall_from_list

与-from选项相同,除了通过路径上指定的对象时,必须是下降状态。如果一个时钟对象被指定,这个选项选择由相同时钟驱动的起点,但仅在时钟源由时钟下降沿启动的路径考虑沿时钟路径的任意逻辑反转。你仅能使用-from,-rise_from和-fall_from中的一个选项。

-through through_list

当前设计路径通过点(端口、接脚或子单元名称)的列表。禁止路径仅为通过路径的点在throught_list列表中。如果不止一个对象,你必须使用引号或花括号。如果你多次使用-through选项,禁止路径设定应用给那些路径通过在每个给定的按顺序排列的

through_list列表中的一个成员。也就是说,路径必须首先通过第一个through_list

中的一个成员,接着通过第二个列表的一个成员,像这样依次通过每个指定列表。如果你使用了-through选项组合-from或-to选项,禁止路径仅当-from或-to条件被满足,并且-through条件也被满足时有效。

-rise_through rise_through_list

与-through选项相同,但,仅作用于上升转变发生在指定对象的路径。你可以在一条命令中多次使用-rise_through选项,就你-through选项一样。

-fall_through fall_through_list

与-through选项相同,但,仅作用于下降转变发生在指定对象的路径。你可以在一条命令中多次使用-fall_through选项,就你-through选项一样。

-to to_list

指定禁止路径的结束点(时钟、端口、接脚或单元)。如果你没有指定一个列表,所有起点设定在from_list中的路径都被设定为禁止。to_list可以包含时钟、接脚或端口。

如果你设定一个时钟,所有与时钟相关的终点都会被考虑。如果你设定一个内部接脚,接脚必须是一个路径的终点(比如一个触发器的数据接脚)。如果你指定一个单元,终点在单元上的路径会有影响。

-rise_to rise_to_list

与-to选项相同,但仅应用于终点为上升状态的路径。如果指定的是一个时钟对象,该

选项选择由相同时钟驱动的终点,但只有被时钟源上升沿截取的路径,考虑沿时钟路径的任意逻辑反转。你仅能使用-to、-rise_to和-fall_to中的一个选项。

-fall_to fall_to_list

与-to选项相同,但仅应用于终点为下降状态的路径。如果指定的是一个时钟对象,该

选项选择由相同时钟驱动的终点,但只有被时钟源下降沿截取的路径,考虑沿时钟路径的任意逻辑反转。你仅能使用-to、-rise_to和-fall_to中的一个选项。

-reset_path

删除已存在的点到点,除了指定路径上的信息。仅相同上升/下降或建立/保持的信息被复位。这与在set_false_path出现之前,使用reset_path 命令带类似参数的效果一

样。

描述:

如你所知,删除特定路径的时序约束不影响电路控制。set_false_path可以禁止最大延迟(建立)检查和最小延迟(保持)检查。

set_false_path命令禁止从路径起点、途径点到终点的时序。路径起点是输入端口或寄存器时钟接脚。路径途径点可以是单元、接脚或端口。路径终点是寄存器的数据接脚或输出端口。

要禁止当前设计中一个特定单元的时序,使用set_disable_timing。这会从单元时序图上删除特定的时序弧。如此,路径上经过这些弧的路径就无法通过了。set_false_path命令仍然允许通过这些路径,只不过它们的时序约束被删除了。

set_false_path是一个点到点的时序排除命令。这就意味着对于一个或更多时序路径,它帮助重写了默认单周期时序关系。其他点到点时序排除命令包括set_max_delay、set_min_delay和set_multicycle_path。

如果一个路径满足多时序排除,以下规则协助决定哪个排除产生作用。与-from相关的规则与

-rise_from和-fall_from有相同的应用,与-through和-to上升和下降选项类似。

1.两个group_path命令可能彼此冲突。但一个group_path自身排除不会与另一个类型的

排除相冲突。所剩下的规则应用到两个group_path排除或两个非group_path排除。

2.如果两个排除都是set_false_path。它们没有冲突。

3.如果一个排除是set_max_delay,另一个是set_min_delay,它们没有冲突。

4.如果一个排除是set_multicycle_path –hold,另一个是set_multicycle_path –

setup,它们没有冲突。

5.如果一个排除是set_false_path,其他的不是,那么,set_false_path优先。

6.如果一个排除是set_max_delay,其他的不是,那么,set_max_delay优先。

7.如果一个排除是set_min_delay,其他的不是,那么,set_min_delay优先。

8.如果一个排除有-from pin或-from cell,其他的不是,那么,前者优先。

9.如果一个排除有-to pin或-to cell,其他的不是,那么,前者优先。

10.如果一个排除有-through points,其他的不是,那么,前者优先。

11.如果一个排除有-from clock,其他的不是,那么,前者优先。

12.如果一个排除有-to clock,其他的不是,那么,前者优先。

13.排除附加限制性约束则优先。对于set_max_delay和set_multicycle_path –setup,

有更低值的约束。对于set_min_delay和set_multicycle_path –load有更高值的约

束。

取消set_false_path的影响,使用reset_path或reset_design。

使用report_timing_requirements列出设计中点到时点排除路径。

多条件多模式支持:

该命令仅使用当前方案的信息

范例:

删除从ff12到ff34的时序约束

set_false_path –from {ff12} –to {ff34}

删除通过u14/z到ff29/Reset,并且在终点为上升状态路径的时序约束

set_false_path –rise –through {u14/Z} –to {ff29/Reset}

取消终点由时钟PHI1驱动的保持检查(最小延迟时序)。触发器和锁存器由时钟PHI1驱动的都要考虑建立时间冲突,但不考虑保持时间冲突。

set_false_path –hold –to [get_clocks PHI1]

删除首次通过u1/Z或u2/Z,又通u5/Z或u6/Z所有路径的时序约束

set_false_path -through {u1/Z u2/Z} –through {u5/Z u6/Z}

取消通过u14/Z到达ff29/Reset上升时序路径

set_false_path –rise_through {u14/Z} –to {ff29/Reset}

更多:

current_design, reset_design, reset_path, set_disable_timing, set_max_delay,

set_min_delay, set_multicycle_path

set_case_analysis

指定一个端口或接脚是在一个常数逻辑值1或0。或者被认为有上升或下降转变。

语法:

string set_case_analysis

value

port_or_pin_list

数据类型:

port_or_pin_list 列表

参数:

value

指定常数逻辑值或转变,并赋值给接脚或端口。有效的常数值是0或1,zero或one。

有效的转变值是rising、falling、rise和fall。

port_or_pin_list

案例分析的端口或接脚。命令执行非反向常数传播。

描述:

指定一个端口或接脚在常数逻辑值1或0.

案例分析是一种方法,指定一个给定的模式,而无需改变网表结构。对于当前时序分析进程,你可以指定一些信号在常数值或仅某一种转变去做验证。但你指定案例分析为常数值时,常数值通过网络进行传播,只要通过逻辑的控制值是常数值。

比如,如果你指定一个NAND门的一个输入为常数0,它被传播到NAND的输出,现在就被认为是逻辑常数1。这个被传播的常数值,本身通过这个信号被传播到所有单元的驱动。

转变的案例分析事件中,给定的接脚或端口仅在时序分析时考虑指定的转变。其他转变为禁止。

所有分析命令使用案例分析信号,包含排除路径侦测算法使用report_timing命令带-true选项和-justify选项。

你可使用案例分析(除模式命令外)完整地指定设计的模式。比如,你使用set_mode命令指定一个设计有TESTMODE的实例化模型,在时序分析时被禁止。另外,如果一个TESTMODE信号存在在设计中,它可以被指定为常数逻辑值,如此所有测试逻辑由TESTMODE信号控制的都会被禁止。

多条件多模式支持:

该命令仅使用当前方案的信息

范例:

指定名为IN1的端口为常数,逻辑值为0

set_case_analysis 0 IN1

指定如何关闭引用单元的TESTMODE模式。并将TEST_PORT 端口设为常数,逻辑值为0. remove_mode TESTMODE U1/U2

set_case_analysis 0 TEST_PORT

指定接脚U1/U2/A仅考虑上升转变。下降转变对于这些接脚无效。

set_case_analysis rising U1/U2/A

更多:

remove_case_analysis, report_analysis, set_mode

set_operating_conditions

定义当前设计的控制条件

语法:

Int set_operating_conditions

[-analysis_type bc_wc | on_chip_variation]

[-min min_condition]

[-max max_condition]

[-min_library min_lib]

[-max_library max_lib]

[-min_phys min_proc]

[-max_phys max_proc]

[-library lib]

[-object_list objects]

[condition]

数据类型:

min_condition 列表

max_conditon 列表

objects 列表

condition 列表

参数:

-analysis_type bc_wc | on_chip_variation

设定分析的类型。两个选项只能选择其中一个。使用bc_wc或on_chip_variation切换设计到min_max模式。bc_wc值设定最小(快)最大(慢)控制条件是两个极端的控制条件。在bc_wc分析,用最大的控制条件分析SETUP,用最小控制条件分析HOLD。

on_chip_variation 分析分别有最小和最大控制条件表示片上最大偏差的上下限。对所有最大延迟的路径运用最大控制条件,对所有最小延迟的路径运用最小控制条件。

-min min_condition

指定用于最小延迟分析的控制条件。如果没有指定,工具默认使用最大控制条件。-min 必须与-max 同时使用。

-max max_condition

指定用于最大延迟分析的控制条件。

-min_library min_lib

指定用于最短延迟分析,并包含有控制条件定义的库。可以是一个库的名称或集合。如果是集合,工具将选择集合中首个满足条件的库。

-max_library max_lib

指定用于最大延迟分析,并包含控制条件定义的库。可以是一个库的名称或集合。如果是集合,工具将选择集合中首个满足条件的库。

-min_phys min_proc

指定工艺资源名称搜索相匹配的电阻和电容值,用于最小延迟分析。该选项必须与

-max_phys一起使用。

-max_phys max_proc

指定工艺资源名称搜索相匹配的电阻和电容值,用于最大延迟分析。该选项必须与

-min_phys一起使用。

-library lib

指定包含控制条件定义的库,用于最小和最大延迟分析。可以是一个库的名称或集合。

如果是集合,工具将选择集合中首个包含控制条件的库。

-object_list objects

指定要设置控制条件的单元或端口。如果没有指定,默认为整个设计。该选项支持子单元或子模块。

Condition

指定有环境特征定义的条件,在最小最大延迟分析时使用。

描述:

该命令设定控制条件或环境特征,据此对当前设计进行时序或布局的优化。控制条件必须定义在.lib或link_library包含的任一库中。当前设计的local_link_library 会被加到link_library的开头,查找时优先于link_library。库搜索顺序依次为:

1.lib

2.local_link_library

3.link_library

如果没有为设计设定控制条件,compile命令寻找链接库中首个库的控制条件作为初始值。如果库中没有控制条件定义,控制条件将不会被使用。

集成电路验证与算法知识点总结

集成电路验证与算法知识点总结 黑盒:验证工程师不需了解设计的任何实现细节,所有的验证都必须通过接口完成,不能对内部状态进行直接访问,对内部的结构和实现不需过多了解,缺陷可观测性和可控性比较差。白盒:对待验证设计的内部结构和实现完全可见,也具有完全的可控性,优点在于能够快速的设置感兴趣的状态和输入组合,或者分离特定的功能,可以很容易的在验证过程中对结果进行观察并在输出与期望结果不一致时立即报错,但这种方法与特定的实现紧密相关,并且不能用于不同的实现或者将来的二次设计并且还需要验证工程师对设计实现的细节有相当的了解,以便正确生成有意义的条件以及合理地确定对什么结果进行观测白盒是黑盒的有益补充可以保证与实现有关的特性功能的正确性。 灰盒:介于黑盒和白盒之间的一种折中方案。黑盒可能不能验证设计的所有部分,而白盒不具备可移植性和独立性,与黑盒一样,灰盒通过最顶层接口对设计进行观测和控制,一般而已,灰盒最主要是验证与特定实现有关的重要特征。 遗传算法:5个参数的定义:Np是种群数量,Ng是每一代的数量No是产生子代的数量,Pi是通过反转产生2代的概率,Pu是通过变异产生子代的概率。基本思想:首先计算每一个个体的适应度Fitness Np(i)通过竞争选择出Ng个个体,然后根据适应度随机选择双亲,产生下一代,产生下一代的方式中Pi的概率是通过反转产生,Pu的概率通过变异产生,还有的是通过双亲交配产生,产生下一代的个体数量为No,由Ng和No选择出Np个以保持种群数量不变。一直遗传下来,直到种群的适应度足够高或不再提高为止。 验证计划:①明确的验证目标②验证策略③验证手段:基于行为级的模拟,静态时序分析还是形式化验证④结果检查手段:开发的验证环境是自检查,还是验证结果与参考模型的输出结果对比,还是验证结果直接和期望结果对比⑤建立验证环境的要求:内容有验证对象的抽象层次,验证模型的来源,包括行为模型,模拟模型等;验证环境的要素,包括结果检查,激励源等。⑥制定验证方案,即验证用例设计⑦验证结果的质量标准,内容包括验证向量数目,功能覆盖率和代码覆盖率⑧回归测试,什么时间进行回归测试,采用哪些激励进行回归测试⑨验证问题跟踪与管理,内容包括验证过程中发现的问题的记录和解决问题的情况,以及由此引发的代码更改记录⑩制定验证的进度安排和小组人员职责和分工⑾验证计划评审的节点和内容。 断言:监测设计中正确行为或错误行为的验证对象。断言将设计要求转换成了验证对象,从而可以用模拟器或形式化验证工具,评测设计要求是否被满足.断言分为3种:第一种为Assertion,用于描述设计所期望的正确行为;第二种为Constraint,用于描述设计所处环境的行为;第三种为Cover,用于描述设计及其所处环境应该会到达的状态。 SV A是SystemVerilog的断言,比较适合用Verilog编写的RTL代码,SV A是免费的,而PSL 需要购买。SV A的不太适合验证异步时钟接口。 PSL比较适合用VHDL编写的RTL代码。PSL的断言可以用于验证异步时钟接口。PSL的断言功能比SV A要强,例如,PSL支持具有Liveness功能的断言,但SV A不支持openspabc的功能验证(不包括时序和物理设计验证)①处理器体系结构设计验证②RTL设计模拟验证③DFT验证;系统级环境验证:固件操作系统和各类驱动; 使用工具:软模拟,加速器仿真,形式化验证;商业工具+定制工具 模拟:1适用于所有设计层次,2需要测试向量,3完整的模型,部分的验证,4输入驱动,施加激励,比较输出,5不完备的验证方法,只能证明设计有错而不能证明无错,6验证输入空间的点,一次检查一个输出点,7难点在于确定模拟激励是否足够。

资料分析的方法

资料分析的方法 一、社会科学的研究步骤 在每一个环节都需要理论的指导。其中,在检验研究假设结束之后,需要与现有的文献对话,再次发现新问题,开始新一轮的研究过程。在这个环节之中,资料分析作为重要一环,对于社会科学的研究极为重要。 二、资料分析的方式分类 教育研究包含多样化的研究方法及分类。一般情况下,按照认识论基础,研究方法可以分为定量研究、定性研究和混合研究。 也有部分学者按照研究目的、手段等对研究方法进行分类。比如别敦荣和彭阳红将研究方法分为:理论思辨、经验总结、历史研究、调查研究、比较研究、数学分析、质的研究和个案研究; 在国内,根据刘良华对研究方法的分类大体上有三个基本类型:实证研究(量化的、质化的)、思辨研究(又称理论研究)、实践研究(常以教育对策、教育反思、教育改革形式显现)。实证研究是基于“事实”的方式进行论证并有规范的研究设计和研究报告。 陈向明指出,“研究方法”一般包含三个层面:第一,方法论,即指导研究的思想体系,其中包括基本的理论假定、原则、研究逻辑和思路等;第二,研究方法或方式,即贯穿于研究全过程的程序与操作方式;第三,具体的技术和技巧,即在研究的某一阶段使用的具体工具、手段和技巧等。 文中所采取的分类是按照陈向明定义中的第三个层面为标准进行的分类。在实际的研究过程中大多数时候是以一种研究方法为主,其他为辅,交叉使用的。以下内容是介绍每一种具体的方式。 那么资料搜集上来了?该如何分析呢? 三、具体的资料分析方式 1思辨分析 (1)历史研究方法 历史研究法是运用历史资料,按照历史发展的顺序对过去事件进行研究的方法。亦称纵向研究法,是比较研究法的一种形式。在政治学领域中,它着重对以往的政治制度、政治思想、政治文化等的研究。 历史研究的目的在于解决政治制度的现状及其演变趋向。但不是断章取义地分析政治制度的现状,而是系统地研究它们以往的发展及其变迁的原因。历史研究法主要是研究政治制度的发展历史,从各种事件的关系中找到因果线索,演绎出造成制度现状的原因,推测该制度未来的变化。

电路分析基础课程标准(120学时)

青海建筑职业技术学院 《电路分析基础》课程标准 适用专业:通信技术、电子信息工程技术(普大) 编写单位:信息技术系通信、电子教研室 编写人:蒋雯雯 审批:李明燕 编写日期:2007 年07月 修订日期:2011年03月

《电路分析基础》课程标准 学时数:120学时 适应专业:通信技术、电子信息工程技术(普大) 一、课程的性质、目的和任务 《电路分析基础》课程是我院普大“通信技术”和“电子信息工程技术”专业重要的技术基础课,它既是通信电子类专业课程体系中高等数学、物理学等科学基础课的后续课程,又是后续课程(如模拟电子技术、数字电子技术、信号与系统和电子测量仪器等)的基础,在整个人才培养方案和课程体系中起着承前启后的重要作用。 本课程理论严密、逻辑性强,有广阔的工程背景,是通信、电子类学生知识结构的重要组成部分。本课程系统地阐述了电路的基本概念、基本定律和基本的分析方法,是进一步学习其他专业课程必不可少的前期基础课程。本课程的任务是使学生掌握通信、电子类技术人员必须具备的电路基础理论、基本分析方法,掌握各种常用电工仪器、仪表的使用和简单的电工测量方法,为后续专业课的学习和今后踏入社会后的工程实际应用奠定基础。 二、课程教学目标和基本教学要求 教学目标:通过本课程的学习,逐步培养学生严肃、认真的科学作风和理论联系实际的工程观点,培养学生的科学思维能力、分析计算能力、实验研究能力和科学归纳能力。 1.知识目标: 简单直流电路分析、一阶电路的暂态分析、交流电路的分析与应用。

2.职业技能目标: 电路元器件的识别、测量能力;基本工具的使用能力;基本仪器的使用能力;电路图识图能力,并能在电工操作台上正确连接电路;能够对实际直流电路进行正确的操作、测量;直流电路的分析、计算及初步设计;能够对实际交流电路进行正确的操作、测量;交流电路的分析、计算及初步设计;动态电路的分析、计算及初步设计;安全用电能力。 3.职业素质养成目标 耐心细致的职业习惯的养成;规范操作习惯的养成;信息获取能力;团结协作精神的养成。 教学要求:本课程应适应电路内容的知识更新和课程体系改革的需要,着重介绍经典的电路分析方法,力求做到以应用为目的,以必需、够用为度,讲清概念,结合实际、强化训练,突出适应性、实用性和针对性;重点讲清基本概念和经典的电路分析方法,在例题和习题的选取上,适当淡化手工计算的技巧,并根据该课程具有较强的实践性的特点,在每章中引入计算机辅助分析与仿真测量,同时加入16个(包括5个选做)电路的实践操作实验,以达到理论与实践的结合和“教、学、做”的统一。 三、课程的教学目的、内容、重点和难点 第一章电路的基本概念与定律 教学目的: 1.了解实际电路、理想电路元件和电路模型的概念。 2.理解电路中的基本物理量-电流、电压和电功率的基本概念。 3.掌握电路的基本定律-欧姆定律、基尔霍夫定律。

TimeQuest快速入门

TimeQuest快速入门 简介 本教程介绍用TimeQuest Analyzer进行时序约束和静态时序分析的必要步骤。所用示例文件在\qdesigns\fir_filter文件夹下。 TimeQuest约束步骤 下面的步骤描述了用TimeQuest对设计进行时序约束的步骤,每一步操作包含GUI和Command-line的操作方法。 第1步:在QuartusII中打开&建立工程 启动QuartusII软件,在\qdesigns\fir_filter文件夹下打开工程compile_fir_filter.qpf。 第2步:设置TimeQuest Analyzer 默认状态下,QuartusII使用Classic Timing Analyzer作为默认的时序分析工具。需要在QuatusII中进行如下设置将TimeQuest Analyzer设为当前工程的时序分析器。 在【Assignment】菜单下单击【Settings】,在【Category】列表中展开【Timing Analysis Processing】,选择【Use TimeQuest Analyzer during compilation】,然后点击【OK】即可。 第3步:进行初始的编译 在将时序约束应用到设计之前,需要为TimeQuest创建初始的数据。初始数据是通过post-map结果产生的。步骤如下: 在【Processing】菜单栏下,选择【Start】/【Start Analysis&Synthesis】。 通过运行【Analysis&Synthesis】产生post-map数据。 还可以用post-fit网表来产生初始数据。但是创建post-map数据所用时间更少,而且post-map数据对本设计示例工程来说已经够用。 第4步:启动TimeQuest Analyzer 为了创建并验证时序约束,需要启动TimeQuest Analyzer。在【Tools】菜单下,单击【TimeQuest Analyzer】启动TimeQuest Analyzer。 第5步:创建Post-Map时序网表 在指定时序要求前,需要首先创建一个时序网表。可以从post-map或post-fit 数据中创建时序网表(见第3步)。利用post-map数据创建时序网表的方法为:在【netlist】菜单下,单击【Create Timing Netlist】,在弹出的对话框中,选择【Input netlist type】下的【Post-Map】,单击【OK】。 不能通过【Task】面板下的【Create Timing Netlist】命令来创建post-map网表。在默认情况下,【Create Timing Netlist】需要post-fit数据。

静态时序分析中建立时间和保持时间关系详解

建立时间和保持时间关系详解 图1 建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器; 保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。 如图1 。数据稳定传输必须满足建立和保持时间的要求,当然在一些情况下,建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。 个人理解: 1、建立时间(setup time)触发器在时钟沿到来之前,其数据的输入端的数据必须保持不变的时间;建立时间决定了该触发器之间的组合逻辑的最大延迟。 2、保持时间(hold time)触发器在时钟沿到来之后,其数据输入端的数据必须保持不变的时间;保持时间决定了该触发器之间的组合逻辑的最小延迟。 关于建立时间保持时间的考虑 华为题目:时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问:触发器D2的建立时间T3和保持时间T4应满足什么条件? 分析: Tffpd:触发器输出的响应时间,也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定,也可以理解为触发器的输出延时。 Tcomb:触发器的输出经过组合逻辑所需要的时间,也就是题目中的组合逻辑延迟。 Tsetup:建立时间 Thold:保持时间 Tclk:时钟周期 建立时间容限:相当于保护时间,这里要求建立时间容限大于等于0。 保持时间容限:保持时间容限也要求大于等于0。

模态分析中的几个基本概念模态分析中的几个基本概念分析

模态分析中的几个基本概念 物体按照某一阶固有频率振动时,物体上各个点偏离平衡位置的位移是满足一定的比例关系的,可以用一个向量表示,这个就称之为模态。模态这个概念一般是在振动领域所用,你可以初步的理解为振动状态,我们都知道每个物体都具有自己的固有频率,在外力的激励作用下,物体会表现出不同的振动特性。一阶模态是外力的激励频率与物体固有频率相等的时候出现的,此时物体的振动形态叫做一阶振型或主振型;二阶模态是外力的激励频率是物体固有频率的两倍时候出现,此时的振动外形叫做二阶振型,以依次类推。一般来讲,外界激励的频率非常复杂,物体在这种复杂的外界激励下的振动反应是各阶振型的复合。模态是结构的固有振动特性,每一个模态具有特定的固有频率、阻尼比和模态振型。这些模态参数可以由计算或试验分析取得,这样一个计算或试验分析过程称为模态分析。有限元中模态分析的本质是求矩阵的特征值问题,所以“阶数”就是指特征值的个数。将特征值从小到大排列就是阶次。实际的分析对象是无限维的,所以其模态具有无穷阶。但是对于运动起主导作用的只是前面的几阶模态,所以计算时根据需要计算前几阶的。一个物体有很多个固有振动频率(理论上无穷多个),按照从小到大顺序,第一个就叫第一阶固有频率,依次类推。所以模态的阶数就是对应的固有频率的阶数。振型是指体系的一种固有的特性。它与固有频率相对应,即为对应固有频率体系自身振动的形态。每一阶固有频率都对应一种振型。振型与体系实际的振动形态不一定相同。振型对应于频率而言,一个固有频率对应于一个振型。按照频率从低到高的排列,来说第一振型,第二振型等等。此处的振型就是指在该固有频率下结构的振动形态,频率越高则振动周期越小。在实验中,我们就是通过用一定的频率对结构进行激振,观测相应点的位移状况,当观测点的位移达到最大时,此时频率即为固有频率。实际结构的振动形态并不是一个规则的形状,而是各阶振型相叠加的结果。 固有频率也称为自然频率( natural frequency)。物体做自由振动时,其位移随时间按正弦或余弦规律变化,振动的频率与初始条件无关,而仅与系统的固有特性有关(如质量、形状、材质等),称为固有频率,其对应周期称为固有周期。 物体做自由振动时,其位移随时间按正弦规律变化,又称为简谐振动。简谐振动的振幅及初相位与振动的初始条件有关,振动的周期或频率与初始条件无关,而与系统的固有特性有关,称为固有频率或者固有周期。 物体的频率与它的硬度、质量、外形尺寸有关,当其发生形变时,弹力使其恢复。弹力主要与尺寸和硬度有关,质量影响其加速度。同样外形时,硬度高的频率高,质量大的频率低。一个系统的质量分布,内部的弹性以及其他的力学性质决定 模态扩展是为了是结果在后处理器中观察而设置的,原因如下: 求解器的输出内容主要是固有频率,固有频率被写到输出文件Jobname.OUT 及振型文件Jobnmae.MODE 中,输出内容中也可以包含缩减的振型和参与因子表,这取决于对分析选项和输出控制的设置,由于振型现在还没有被写到数据库或结果文件中,因此不能对结果进行后处理,要进行后处理,必须对模态进行扩展。在模态分析中,我们用“扩展”这个词指将振型写入结果文件。也就是说,扩展模态不仅适用于Reduced 模态提取方法得到的缩减振型,而且也适用与其他模态提取方法得到的完整振型。因此,如果想在后处理器中观察振型,必须先扩展模态。谱分析中的模态合并是因为激励谱是其实是由一系列的激励组合成的一个谱,里面的频率不会是只有一个,而不同的激励频率对于结构产生的结果是不一样的,对于结果的贡献也是不一样的,所以要选择模态组合法对模态进行组合,得到最终的响应结果。

资料分析基础知识

第二部分资料分析基础知识与解题技巧 一、基期、本期: 本期是指:我们把材料中给出的当年量,叫做本期(用符号A表示);公式:本期=基期+增长量=基期+基期×增长率=1+增长率)基期是指:我们把上一年或者上一个阶段的量叫做前期(用符号B表示); 公式:基期=本期-增长量=本期1+增长率 注意:和谁比较,谁就做基期。虽然这一对名词不会出现在所给材料和问题里,但理解这两个概念是解决好资料分析问题的关键。 例一:2013年1-3月,全国进出口总值为8593亿美元,比2012年同期增加590亿美元。 解析:其中8593亿美元就是本期量,8593-590=8003就是前期量。二、增长(减少)量、增长(减少)率: 增长量是指:本期与前期的差值就是增长量; 公式:增长量=基期量*增长率=本期量-基期量=本期量-本期量1+增长率 减少量=基期量-末期量 增长率是指:增长量与前期量的比值(用符号r表示)。 增长率=增长量/基期量=(本期量-基期量)/基期量=本期量/基期量-1 减少率=(基期量-末期量)÷基期量 注意:1、增长率、增长幅度(增幅)、增长速度(增速)这三个都是相对速度的说

法,都是增长量与前期量的比值,即:增长率=增长速度(增速)=增长幅度(增幅) 2、在一些“最值”比较题的题干表述中,经常出现“增加(长)最多”和“增加(长)最快”,我们需要注意,前者比较的是增长量,而后者则比较的是增长率。 例二:2013年1-3月,全国进出口总值为8593亿美元,比2012年同期增加590亿美元,同比增长6.7%。 辉煌人生解析:其中比2012年同期增加590亿美元是增长量,同比增长6.7%是增长率。 三、同比、环比: 同比: 指的是本期发展水平与历史同期的发展水平的变化情况,其基期对应的是历史同期。 环比:指的是本期发展水平与上个统计周期的发展水平的变化情况,其基期对应的是上个统计周期。 注意:以11月为例,跟去年11月相比叫同比,跟上个月10月相比叫环比 四、百分数、百分点: 百分数:是形容比例或者增长率等常用的数值形式,期本质是:分母为100的分数。 用“%”表示,一般通过数值相除得到,在资料分析题目中通常用在以下情况:

电路分析基础知识归纳

《电路分析基础》知识归纳 一、基本概念 1.电路:若干电气设备或器件按照一定方式组合起来,构成电流的通路。 2.电路功能:一是实现电能的传输、分配和转换;二是实现信号的传递与处理。 3.集总参数电路近似实际电路需满足的条件:实际电路的几何尺寸l(长度)远小于电路 。 正常工作频率所对应的电磁波的波长λ,即l 4.电流的方向:正电荷运动的方向。 5.关联参考方向:电流的参考方向与电压降的参考方向一致。 6.支路:由一个电路元件或多个电路元件串联构成电路的一个分支。 7.节点:电路中三条或三条以上支路连接点。 8.回路:电路中由若干支路构成的任一闭合路径。 9.网孔:对于平面电路而言,其内部不包含支路的回路。 10.拓扑约束:电路中所有连接在同一节点的各支路电流之间要受到基尔霍夫电流定律的约 束,任一回路的各支路(元件)电压之间要受到基尔霍夫电压定律约束,这种约束关系与电路元件的特性无关,只取决于元件的互联方式。 U(直流电压源)或是一定的时间11.理想电压源:是一个二端元件,其端电压为一恒定值 S u t,与流过它的电流(端电流)无关。 函数() S 12.理想电流源是一个二端元件,其输出电流为一恒定值 I(直流电流源)或是一定的时间 S i t,与端电压无关。 函数() S 13.激励:以电压或电流形式向电路输入的能量或信号称为激励信号,简称为激励。 14.响应:经过电路传输处理后的输出信号叫做响应信号,简称响应。 15.受控源:在电子电路中,电源的电压或电流不由其自身决定,而是受到同一电路中其它 支路的电压或电流的控制。 16.受控源的四种类型:电压控制电压源、电压控制电流源、电流控制电压源、电流控制电 流源。 17.电位:单位正电荷处在一定位置上所具有的电场能量之值。在电力工程中,通常选大地 为参考点,认为大地的电位为零。电路中某点的电位就是该点对参考点的电压。 18.单口电路:对外只有两个端钮的电路,进出这两个端钮的电流为同一电流。 19.单口电路等效:如果一个单口电路N1和另一个单口电路N2端口的伏安关系完全相同, 则这两个单口电路对端口以外的电路而言是等效的,可进行互换。 20.无源单口电路:如果一个单口电路只含有电阻,或只含受控源或电阻,则为不含独立源 单口电路。就其单口特性而言,无源单口电路可等效为一个电阻。 21.支路电流法:以电路中各支路电流为未知量,根据元件的VAR和KCL、KVL约束关系, 列写独立的KCL方程和独立的KVL方程,解出各支路电流,如果有必要,则进一步计算其他待求量。 22.节点分析法:以节点电压(各独立节点对参考节点的电压降)为变量,对每个独立节点 列写KCL方程,然后根据欧姆定律,将各支路电流用节点电压表示,联立求解方程,求得各节点电压。解出节点电压后,就可以进一步求得其他待求电压、电流、功率。23.回路分析法:以回路电流(各网孔电流)为变量,对每个网孔列写KVL方程,然后根据

曲式分析基本概念

乐思:即音乐的思想材料,构成音乐语言的素材,规模可大可小,小至音调和动机,其次是乐节、乐句、乐段等,大至完整的主题。主题:鲜明的形象性,一定的完成性 动机:最小规模的乐思,是音乐结构中的最小单位,是乐节的再划分部分,典型的动机包含一个节拍重音,即相当于一小节。音调:区别不同音乐形象的乐思,与动机着眼点不同 音型:旋律、结构、和声进行的乐思,与动机着眼点不同 乐思陈述的类型:呈示性、展开性、过渡性、收束性、导入性 音乐曲式的功能:三个主要功能(陈述、对比、再现)和三个辅助功能(引子、连接、结束)主题的陈述的特点:主题的统一、调性的统一、结构的统一 乐段:是构成独立段落的最小的结构。 乐段的特征:1、建立在单一主题上的、最小的完整曲式2、乐段的组成部分是乐句3、这些乐句之间具有问答呼应的关系,乐句数量不一定4、主调音乐风格的乐段,和声和旋律的完满终止时乐段结束时的典型标志5、大多数乐段的陈述时呈示型的6、乐段可以作为独立乐曲的曲式,也可以是较大型作品的一部分 乐段的类型:单乐段、平行复乐段、三重乐段、四重乐段、乐段聚集 单乐段:是包含一个乐段的结构。划分依据:1、依据和声:开放性乐段、收拢性乐段、转调乐段。2、依据主题材料及乐思发展的状况。3、依据乐段拥有乐句数量:二乐句乐段、三乐句乐段、四乐句乐段、多乐句乐段、单乐句数段。4、依据结构的模式:方整性乐段、非方整性乐段(基数节,前后两句乐节数量不等) 两乐句乐段:平行结构和对比结构。平行结构是指两乐句开头的主题材料基本相同,而落音或终止式不同。平行两乐句乐段常见的平行情况有:两乐句开头相同、第二乐句为第一乐句的模进或移调、第二乐句是第一乐句主题旋律的反向等。对比结构是指两乐句开头的主题材料基本不同,但仍保持着一定的呼应关系 平行复乐段:(三个条件缺一不可)1、两个大乐句开头的主题材料相同或相似2、大乐句的内部能够划分小乐句3、大乐句末尾的终止式不同,形成呼应。 单二部曲式:单二部曲式由两个部分组成,通常第一部分为乐段,第二部分为乐段或规模相当于乐段的段落。图式:ab由于发展主题的不同方式,二部曲式可以分为两种基本类型:单主题二部曲式、对比主题二部曲式(ab之间的区别可达到对比的程度) 单二部曲式因第二部分是否再现第一部分的主题因素,又可分为:有再现部的单二部曲式(第二部分在收束时再现第一部分的一个乐句,整个第二部分由相当于一个乐句的规模的中部和是乐句的再现部组成)、没有再现的单二部曲式 有再现的单二部曲式与单三部曲式的区别: 1、中部和再现部能分开单独成乐段的篇幅相当的、中部可能会做更大幅度的展开的是单三;中部与再现部合并的是单二。 2、再现部规模不同 单三的中部的类型:1单主题的中部:第一部分主题移到从属调或将第一部分主题材料进行分裂展开2对比主题的中部:与第一部分形成对比的另一个呈示部的乐段3合成性的中部:中部有两个或两个以上的部分联合形成 回旋曲式:基本主题(称为“主部”或“迭句”)出现三次以上,中间插入互不相同的段落(称为“插部”)。图式:abaca……. 17世纪~18世纪上半叶:单主题回旋曲式(古回旋曲式)——各个插部通常取材于主部主题,与逐步形成不大的对比 18世纪后半叶以后的世态风俗性回旋曲:对比主题回旋曲式(古典回旋曲式)——各个插部都和主部形成对比、与古回旋曲式完全不同

《电路分析基础》第一章 第四章同步练习题

《电路分析基础》第一章~第四章练习题 一、基本概念和基本定律 1、将电器设备和电器元件根据功能要求按一定方式连接起来而构成的集合体称为。 2、仅具有某一种确定的电磁性能的元件,称为。 3、由理想电路元件按一定方式相互连接而构成的电路,称为。 4、电路分析的对象是。 5、仅能够表现为一种物理现象且能够精确定义的元件,称为。 6、集总假设条件:电路的??电路工作时的电磁波的波长。 7、电路变量是的一组变量。 8、基本电路变量有四个。 9、电流的实际方向规定为运动的方向。 10、引入后,电流有正、负之分。 11、电场中a、b两点的称为a、b两点之间的电压。 12、关联参考方向是指:。 13、电场力在单位时间内所做的功称为电功率,即。 p=,当0?p时,说明电路元件实际 14、若电压u与电流i为关联参考方向,则电路元件的功率为ui 是;当0?p时,说明电路元件实际是。 15、规定的方向为功率的方向。 16、电流、电压的参考方向可。 17、功率的参考方向也可以。 18、流过同一电流的路径称为。 19、支路两端的电压称为。 20、流过支路电流称为。 21、三条或三条以上支路的连接点称为。 22、电路中的任何一闭合路径称为。 23、内部不再含有其它回路或支路的回路称为。 24、习惯上称元件较多的电路为。 25、只取决于电路的连接方式。 26、只取决于电路元件本身电流与电压的关系。 27、电路中的两类约束是指和。

28、KCL指出:对于任一集总电路中的任一节点,在任一时刻,流出(或流进)该节点的所有支路电 流的为零。 29、KCL只与有关,而与元件的性质无关。 30、KVL指出:对于任一集总电路中的任一回路,在任一时刻,沿着该回路的代 数和为零。 31、求电路中两点之间的电压与无关。 32、由欧姆定律定义的电阻元件,称为电阻元件。 33、线性电阻元件的伏安特性曲线是通过坐标的一条直线。 34、电阻元件也可以另一个参数来表征。 35、电阻元件可分为和两类。 36、在电压和电流取关联参考方向时,电阻的功率为。 37、产生电能或储存电能的设备称为。 38、理想电压源的输出电压为恒定值,而输出电流的大小则由决定。 39、理想电流源的输出电流为恒定值,而两端的电压则由决定。 40、实际电压源等效为理想电压源与一个电阻的。 41、实际电流源等效为理想电流源与一个电阻的。 42、串联电阻电路可起作用。 43、并联电阻电路可起作用。 44、受控源是一种双口元件,它含有两条支路:一条是支路,另一条为支路。 45、受控源不能独立存在,若为零,则受控量也为零。 46、若某网络有b条支路,n个节点,则可以列个KCL方程、个KVL方程。 47、由线性元件及独立电源组成的电路称为。 48、叠加定理只适用于电路。 49、独立电路变量具有和两个特性。 50、网孔电流是在网孔中流动的电流。 51、以网孔电流为待求变量,对各网孔列写KVL方程的方法,称为。 52、网孔方程本质上回路的方程。 53、列写节点方程时,独立方程的个数等于的个数。 54、对外只有两个端纽的网络称为。 55、单口网络的描述方法有电路模型、和三种。 56、求单口网络VAR关系的方法有外接元件法、和。

静态时序分析报告中门延时计算

1引言 在集成电路设计过程中,模拟方法是应用最多的验证时序正确与否的手段,然而,模拟方法在微系统芯片(SoC)时代正面临严竣的挑战。传统的逻辑模拟方法虽然比较快,但需要输入向量作为激励,给使用带来很多不便;更为严重的是其精度不够高,不能处理SoC时代越来越严重的互连线的耦合电容、电感效应。电路模拟方法虽然能非常精确地计算SoC时代的各种效应,但其速度太慢,容量也太小。静态时序分析技术通过提取整个电路的所有时序路径,计算信号沿(上升沿或下降沿)在传播过程的延时,然后检查在最坏情况下电路中是否存在建立时间和保持时间不满足要求的器件,从而确认被验证的电路是否存在时序问题。它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析不需要输入向量、运行速度快、占用内存少,因而成为SoC时代最主要的时序验证手段。延时计算和最长/最短路径分析是静态时序分析的关键。由于互连线结构 [1]对门延时的影响非常大,必须在门延时模型中充分考虑这一因素才能确保静态分析结果的正确性。 广告插播信息 维库最新热卖芯片: XC9536-15PC44C SN74F244DWR IS62C1024L-70Q SS34HT162288E6050-RJJ AQY210E H KM68V257CJ-15MUR3020PT TL082CDR 本文提出新的Π模型方法,结合了门的等效电容[3]来计算门的延时,我们的方法结合门的互连线负载的拓扑结构和门负载三阶矩求解的方法,采用[4]中提出的等效电容的求解公式,求出门延时计算模型,相比上述两种方法,在静态时序分析中更为合理。 2新的门延时模型 2.1 新的门延时模型 在[4]中,作者提出了利用Π型的RC模型来近似门的互连线输出负载,同时考虑了负载的屏蔽效应。用该模型等价地计算出门输出驱动点导纳函数前三阶系数。 图1中Y(s)表示准确的RC树的驱动点导纳函数,在s=0的Taylor展开式表示如下: 将门的输出的RC树的互连线负载等效负载为Π模型,如图2。

FPGA静态时序分析模型——寄存器到寄存器

FPGA静态时序分析模型——寄存器到寄存器 1. 适用范围 本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析(寄存器到寄存器)。 2. 应用背景 静态时序分析简称STA,它是一种穷尽的分析方法,它按照同步电路设计的要求,根据电路网表的拓扑结构,计算并检查电路中每一个DFF(触发器)的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一,不需要设计者编写测试向量,由软件自动完成分析,验证时间大大缩短,测试覆盖率可达100%。 静态时序分析的前提就是设计者先提出要求,然后时序分析工具才会根据特定的时序模型进行分析,给出正确是时序报告。 进行静态时序分析,主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。 3. 理论分析 3.1 静态时序分析的理论基础知识 在进行正确的时序分析前,我们必须具备基本的静态时序的基本知识点,不然看着编译器给出的时序分析报告犹如天书。如图3.1所示,为libero软件给出的寄存器到寄存器模型的时序分析报告的截取,接下来我们会弄清楚每个栏目的数据变量的含义,以及计算方法。 图3.1 libero静态时序分析报告 3.1.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念

1. launch edge 时序分析起点(launch edge):第一级寄存器数据变化的时钟边沿,也是静态时序分析的起点。 2. latch edge 时序分析终点(latch edge):数据锁存的时钟边沿,也是静态时序分析的终点。 3. Clock Setup Time (Tsu) 建立时间(Tsu):是指在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。如图3.2所示: 图3.2 建立时间图解 4. Clock Hold Time (Th) 保持时间(Th):是指数据稳定后保持的时间,如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。保持时间示意图如图3.3所示: 图3.3 保持时间图解 5. Clock-to-Output Delay(tco) 数据输出延时(Tco):这个时间指的是当时钟有效沿变化后,数据从输入端到输出端的最小时间

《现代SOC设计技术》学习小结

《现代SOC设计技术》学习小结 目录 一、SOC的概念 二、前端设计和后端实现 三、可测性设计 四、软硬件协同技术 五、验证技术 六、低功耗技术 七、IP复用技术 一、SOC概念 SOC(System on Chip)中文翻译为片上系统、系统级芯片等,由超大规模集成电路发展而来。从狭义上理解,SOC即把系统关键部件集成的到一张芯片上;而从广义上理解,SOC本身就是一个小型系统。 SOC的发展由市场和技术共同推动。20世纪90年代,计算机、通信、电子产品以及军事等领域需要大量高集成度的集成电路,于是集成电路向集成系统转变。这种转变的表现,一方面,IC品种增加、规模扩大、性能提高、上市时间缩短,并且IC标准化形成;另一方面,微电子技术不断发展,计算机性能提高,EDA综合开发工具性能提高,硬件描述语言公布。相比于IC,SOC具有的优势有:功耗低、体积小、速度快、功能丰富、节省成本。 IP核是SOC设计的基本单元。IP核是已经设计好经过验证的具

有特定功能的电路模块。在设计SOC时可以直接使用IP核。IP核分为软核、硬核和固核。软核指RTL级描述的核,一般是HDL代码,也就是源代码。它不依赖工艺,灵活性好,价格很贵。硬核指电路版图形式的核,不能被修改。它需要预先布局,可靠性高,价格低。固核介于软核和硬核之间,属于门级网表形式,固核需要使用者布局布线,有一定的灵活性。 SOC设计是基于核的设计,也就是将系统按功能分为若干块,组合不同的IP核,集成为特定功能的芯片的过程。但是这不意味着,简单的组合IP核就够了,还需要IP核的测试复用和结构上的精心设计。通常利用IP模块可以简化系统设计,但是对开发者理解IP模块有了更高的要求,时序一致性的问题也会凸显。这个问题推动了IP 模块的标准化。代表性的SOC标准化组织是美国的VSIA。 SOC的技术的特征有:复杂的系统功能、软硬件结合、含有一个或多个芯核(微处理器MPU、微控制器MCU、数字信号处理器DSP等)、采用深亚微米或超深亚微米工艺实现。 随着计算机、通信、手持设备等对IC的需求不断增加。IC的发展由元件到单元,再到RTL,现在为IP核。集成电路会继续朝着SOC 发展。 我国的SOC产业从20世纪90年代开始逐步发展。现在基本分为三大产业:设计、制造和封装。封装测试业占的比重约70%。在我国SOC发展的重点有高端通用芯片、网络通信、数字家电、信息安全、工业控制、生物医疗、IP核。

Actel FPGA静态时序分析

1. 适用范围 本文档理论适用于Actel FPGA并且采用Libero软件进行静态时序分析(寄存器到寄存器)。 2. 应用背景 静态时序分析简称STA,它是一种穷尽的分析方法,它按照同步电路设计的要求,根据电路网表的拓扑结构,计算并检查电路中每一个DFF(触发器)的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一,不需要设计者编写测试向量,由软件自动完成分析,验证时间大大缩短,测试覆盖率可达100%。 静态时序分析的前提就是设计者先提出要求,然后时序分析工具才会根据特定的时序模型进行分析,给出正确是时序报告。 进行静态时序分析,主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布线延时,从而提高工作频率。 3. 理论分析 3.1 静态时序分析的理论基础知识 在进行正确的时序分析前,我们必须具备基本的静态时序的基本知识点,不然看着编译器给出的时序分析报告犹如天书。如图3.1所示,为libero软件给出的寄存器到寄存器模型的时序分析报告的截取,接下来我们会弄清楚每个栏目的数据变量的含义,以及计算方法。 图3.1 libero静态时序分析报告 3.1.1 固定参数launch edge、latch edge、Tsu、Th、Tco概念 1. launch edge 时序分析起点(launch edge):第一级寄存器数据变化的时钟边沿,也是静态时序分析的起点。

2. latch edge 时序分析终点(latch edge):数据锁存的时钟边沿,也是静态时序分析的终点。 3. Clock Setup Time (Tsu) 建立时间(Tsu):是指在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器。如图3.2所示: 图3.2 建立时间图解 4. Clock Hold Time (Th) 保持时间(Th):是指数据稳定后保持的时间,如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。保持时间示意图如图3.3所示: 图3.3 保持时间图解 5. Clock-to-Output Delay(tco) 数据输出延时(Tco):这个时间指的是当时钟有效沿变化后,数据从输入端到输出端的最小时间间隔。 3.1.2 Clock skew 时钟偏斜(clock skew):是指一个时钟源到达两个不同寄存器时钟端的时间偏移,如图3.4所示:

资料分析精选100题 (1)

卧龙光线资料分析 一、增长率问题 资料分析最基本的,最离不开的就是增长率问题,这类问题有考察计算能力,有考察计算技巧,也会设置陷阱让你去踩,其实考察的都是基本功。也许你觉得这种题型并不难,但是千万不要忘了,简单题是给你节约时间去做复杂问题的,一分钟一题的资料分析,很多人时间不够用,就是因为没能从送分的题目中攒出时间。 增长率问题在真题中往往就通过下面四种方法来考察,一份真题中至少出现其中的两题,希望你们能踏踏实实地把这几个技巧牢记。 1、名义增速与实际增速 近年来,越来越多的经济学统计都在用实际增速来统计,实际增速又称之为“扣除价格因素的增速”,而名义增速则是用两年的绝对数值计算得出。比如在13和14年的国民经济与社会发展统计公报中,14年国民生产总值为636463亿元,增速为7.4%,而13年国民生产总值为568845亿元。其中7.4%就是实际增速,用636463除以568845计算出来的11.9%的增速就是名义增速。将这两者关联的是价格指数,公式表示为: 名义发展速度/实际发展速度=价格指数 写通俗了就是:(名义增速-1)/(实际增速-1)=价格增速-1 2、当月增速与累计增速 近年来的资料分析题考了一个全新的概念,即累计增速。如果已知某年1-5月的产值累计量为x,增速为a,1-4月的累计量为y,增速为b,我们可以得到: 今年5月产值为x-y 去年5月产值为x/(1+a) –y/(1+b) 5月产值的增速为(x-y)/( x/(1+a) –y/(1+b))-1 前三者都是需要计算的,而目前考的最多的知识点常常是比较,若5月产值的增速为c,则a一定介于b和c之间。 3、年均增长率(量)的问题 《中国统计年鉴》(2013)内所列的平均增长速度,除固定资产投资用“累计法”计算外,其余均用“水平法”计算。从某年到某年平均增长速度的年份,均不包括基期年在内。如建国四十三年以来的平均增长速度是以1949年为基期计算的,则写为1950-1992年平均增长速度,其余类推。 所以这类题目考的就是概念,比如问你2005-2009年的年均增长量,其实05年的增长量要用05-04年增长量来算,因此这个年均增长量应该是09-04年的增长量除以(9-4),切记带一个“增”字一定要用到上一年数据,带年份跨度的增长率计算同样也是这样。而这类题型通常以增长率不变,算下期数据的方式来考察考生。 题目中如果给出了2005年和2010年的数据,如保持年均增长率不变,十二五期末(2015年)的值就是2010年数据的平方除以2005年。 适用情形:这里的2010年正好是2005年和2015年的中间年份。 4、增长量计算技巧 很多资料分析第一题会给出当年数据及增长率,让你算增量。 如果我们把增长率写成1 a 的形式,增量=今年的值× 1 a+1 。

电路分析基础概念题集锦

电路分析基础概念题集锦 2015年7月 制作者:张雪艳 序号 页码 电路分析基础概念 1 46 (1)设任意电路的节点数为n ,则独立的KCL 方程为(n-1)个,且为任意的(n-1)个。 (2)给定一平面电路: (a )该电路有[b-(n-1)]个网孔; (b )[b-(n-1)]个网孔的KVL 方程是独立的。 (注:把KVL 运用到每一网孔,从而得到独立的KVL 方程,这只是一种方法而已,而且这一方法只能用于平面电路,还有可以获得KVL 独立方程的其他方法,但不论用什么方法,独立的KVL 方程的数目总是[b-(n-1)]个。 能提供独立的KCL 方程的节点,称为独立节点;能提供独立的KVL 方程的回路称为独立回路。) 2 122 等效的定义:如果一个单口网络N 和另一个单口网络N ’的电压、电流关系完全相同,亦即它们在u-i 平面上的伏安特性曲线完全重叠,则这两单口网络便是等效的。 3 126 一个含受控源及电阻的有源单口网络和一个只含电阻的单口网络一样,可以等效为一个电阻。这是一般规律,是可以证明的。在含受控源时,等效电阻可能为负值。(可能为0,也可能无穷大。) 4 149 1.接在复杂网络中的T 型或Ⅱ型网络部分的等效互换: 5 169 ()()+-=t u t u c c “电容电压不能跃变” 前提:当电容电流为无界时就不能运用。 6 169 某一时刻的电容电压取决于在此之前电流的全部历史,因此,可以说电容电压有“记忆”电流的性质,电容是一种记忆元件。 7 163 电容的VCR :()dt du C dt dCu t i == (注:这一公式在u 和i 参考方向一致的前提下才能使用。) 在某一时刻电容的电流取决于该时刻电容电压的变化率。电容有隔直流的作用。 8 175 电感的VCR :dt di L dt dLi u == (注:此式必须在电流、电压参考方向一致时才能使用。) 在某一时刻电感的电压取决于该时刻电流的变化率。电感对直流起着短路的作用。 9 164 电阻两端只要有电压(不论是否变化),电阻中就一定有电流。 10 192 当电路到达稳态(直流稳态)时,电容相当于开路,而电感相当于短路。 11 204 ()()0)(1c c u t u t u +=

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