一种18位SARADC的设计实现

１引言

数字信号处理技术在高分辨率图象、视频处理及无线通信等领域的广泛应用，导致对高速、高精度、基于标准ＣＭＯＳ工艺的可嵌入式ＡＤＣ的需求量与日俱增。对于迅速发展的基于ＩＰ设计的片上系统集成技术，功耗低、面积小、可嵌入的ＡＤＣ核心模块逐渐成为数模混合信号ＩＣ设计的关键。伴随技术的发展，ＡＤＣ的结构出现了多种实现方案，如过采样∑－△型、全并行（Ｆｌａｓｈ）、流水线和逐次逼近（Ｓｕｃ－ｃｅｓｓｉｖｅ－ａｐｐｒｏｘｉｍａｔｉｏｎＲｅｇｉｓｔｅｒ）等结构。其中，ＦｌａｓｈＡＤＣ转换器和Σ－ΔＡＤＣ转换器，它们分别满足高速、高精度两个极端的需求。而逐次逼近转换器（ＳＡＲＡＤＣ）具有中等速度（５ＭＳ／ｓ以下）、中等精度（８～１８位）、低功耗和低成本的综合优势，在更加广阔的领域中得到了应用。

由于ＳＡＲＡＤＣ能够适应多种模拟输入方式（单级、双级、差分），在开关、多通道应用中能保证零数据延迟，而且速度、精度适中，功耗、成本低，因此，在工业控制方面应用广泛，适用于测量各种物理量的传感器。例如，在传感器网络中，成千上万个传感器节点由１块电池或者几平方毫米的太阳能电池供电，这就要求传感器节点面积小、成本低，而且长时间工作消耗的能量也很小，ＳＡＲＡＤＣ可满足这种应用需求。ＳＡＲＡＤＣ还广泛应用于医学仪器的成像系统，例如ＣＴ扫描仪、ＭＲＩ和Ｘ射线系统。ＳＡＲＡＤＣ零延迟、较高采样速率和较好ＤＡＣ指标的优势，保证了成像系统的高刷新速率和高成像分辨率；而且，

孟昊吴武臣

（北京工业大学集成电路与系统实验室）

摘要：本文对逐次逼近型模数转换器（ＳＡＲＡＤＣ）的结构进行了介绍，并对影响ＡＤＣ性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法，并运用比较器自动失调校准技术，实现了高性能ＳＡＲＡＤＣ的设计。仿真结果表明该设计在１２０ｋｓｐｓ的采样率下精度可达１８位。

关键词：ＳＡＲＡＤＣ；校准；ＤＡＣ；比较器；失调

一种１８位ＳＡＲＡＤＣ的设计实现

１８ＢｉｔＳＡＲ－Ａ／ＤＣｏｎｖｅｒｔｅｒＥｍｐｌｏｙｉｎｇＣｏｒｒｅｃｔｉｏｎＴｅｃｈｎｉｑｕｅｓ

Ａｂｓｔｒａｃｔ：Ｔｈｉｓｐａｐｅｒｄｅｓｃｒｉｂｅｓｔｈｅａｒｃｈｉｔｅｃｔｕｒｅｏｆｓｕｃｃｅｓｓｉｖｅ－ａｐｐｒｏｘｉｍａｔｉｏｎａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌｃｏｎｖｅｒｔｅｒｓ．Ｋｅｙｆａｃ－ｔｏｒｓｗｈｉｃｈａｆｆｅｃｔｔｈｅｐｅｒｆｏｒｍａｎｃｅｏｆＡＤＣｓａｒｅｄｉｓｃｕｓｓｅｄ．Ａｄｉｇｉｔａｌｃａｌｉｂｒａｔｉｏｎｍｅｔｈｏｄｏｌｏｇｙｂａｓｅｄｏｎｂｉｎａｒｙ－ｗｅｉｇｈｔｅｄｃａｐａｃｉｔｏｒａｒｒａｙａｎｄｏｆｆｓｅｔａｕｔｏ－ｃｏｒｒｅｃｔｉｏｎｔｅｃｈｎｉｑｕｅａｒｅｐｒｅｓｅｎｔｅｄ，ｗｈｉｃｈｉｍｐｒｏｖｅｔｈｅｐｅｒｆｏｒｍａｎｃｅｏｆＡＤＣ．Ｔｈｅｓｉｍ－ｕｌａｔｉｏｎｒｅｓｕｌｔｓｓｈｏｗｔｈａｔｉｔａｃｈｉｅｖｅｓ１８ｂｉｔｓｏｆｒｅｓｏｌｕｔｉｏｎａｔ１２０ｋｓｐｓｓａｍｐｌｉｎｇｒａｔｅ．

Ｋｅｙｗｏｒｄｓ：ＳＡＲＡＤＣ，Ｃｏｒｒｅｃｔｉｏｎ，ＤＡＣ，Ｃｏｍｐａｒａｔｏｒ，Ｏｆｆｓｅｔ

这种ＡＤＣ面积小、功耗低等优势在便携式医学仪器、安防安检系统应用中也得到了充分发挥。［１］

然而，ＡＤＣ的精度和线性度会受到元件匹配度和系统失调以及噪声等因素的限制，因此通常需要采用自动失调消除、数字校准等技术以改善其性能。激光矫正技术通常用以提高转换器中元件的匹配度，但也同时受到封装时的机械应力、制造工艺以及生产成本等问题的影响。

本文提供了一种基于二进制加权电容阵列

ＤＡＣ的数字校准算法，将校准误差在芯片测试时测

出并烧写到ＲＯＭ中，并在ＡＤＣ应用时将ＲＯＭ中的数据读出对应加载到电容阵列中，实现对ＤＡＣ的校准；同时采用了高效的比较器消除失调技术，大大提高了ＡＤＣ的精度。

２ＳＡＲＡＤＣ概述

实现逐次逼近式ＡＤＣ的方式千差万别，但其基本结构非常简单。如图１所示，模拟输入电压（ＶＩＮ）由采样／保持电路保持。

如图２所示，为实现二进制算法，Ｎ位寄存器首先设置在中间刻度（即：

１００…．００，ＭＳＢ位１）。这样，数字模拟转换器

（ＤＡＣ）输出（ＶＤＡＣ）被设为ＶＲＥＦ／２，ＶＤＡＣ是提供给ＡＤＣ的基准电压。然后，比较判断ＶＩＮ是小于还是大于ＶＤＡＣ。如果，ＶＩＮ＞ＶＤＡＣ，则比较器输出逻辑高电平或１，Ｎ位寄存器的ＭＳＢ保持为１。相反，如果ＶＩＮ＜ＶＤＡＣ，则比较器输出逻辑低电平，Ｎ位寄存器的ＭＳＢ清为０。随后，逐次逼近控制逻辑移至下一位，并将该位设置为高电平，进行下一次比较。这个过程一直持续到最低有效位（ＬＳＢ）。上述操作结束后就完成了转换，Ｎ位转换结果储存在寄存器内。

３数字校准算法

目前，工业界的ＳＡＲＡＤＣ产品以二进制加权电容阵列、分段电容和ＲＣ混合结构三种结构为主，精

度从１０位到１８位不等。

其中，二进制加权电容阵列构成的ＳＡＲＡＤＣ由于低功耗的优势应用更为广泛。由于ＣＭＯＳ工艺的限制，无源器件的匹配精度不高，二进制加权电容阵列ＳＡＲＡＤＣ转换器只能达到

１２位精度。利用激光修正等技术，可以提高无源器

件的匹配精度，但是成本较高，不适于工业生产。因此，提出了各种自校准方法，以提高无源器件的匹配精度，从而提高转换精度。如使用失调子ＤＡＣ和校准子ＤＡＣ预先对主ＤＡＣ的低位充电，以达到校准的目的；或使用多位非二进制加权电容ＤＡＣ和自校准算法，使电容匹配达到较高的精度。

数字校准技术的意义即在ＡＤＣ正常使用前，利用ＡＤＣ的已有电路对芯片的非线性因素进行测试，通过一定算法并根据ＡＤＣ使用时的时序产生相应的校准码，加之于存储器中，在ＡＤＣ工作时通过数

字控制逻辑将所存校准数据对应加载到电路中，从而达到校准失配的目的。对于本次ＳＡＲＡＤＣ的设计，我们采用结构对称的两组１８位电容阵列数模转换器（ＤＡＣ）输入至比较器的正负输入端（准差分

图１Ｎ位逐次逼近Ａ／Ｄ转换器的结构图

图２Ａ／Ｄ转换器的逐次逼近过程

结构），如图３，这种对称输入可以使比较器正负两

端输入负载相等，另一方面，两电容阵列的高位

ＤＡＣ可对全差分信号进行采样，并输出全差分的参

考电压，而电容阵列Ｉ的低位作为正常的低位子

ＤＡＣ使用产生ＳＡＲ所需的参考电压，电容阵列ＩＩ

的低位则用于测量和校准两组电容阵列高位的非线

性。

校准码的产生和使用可以有不同的算法，［２］中介

绍了一种由高位到低位校准方法，本文设计了一种

由低位到高位依次校准的方法。校准测试时电容阵

列工作于两种状态：首先是接入一组电容，电容阵列

输出接地，即比较器两输入端均为０，如图４（ａ）所

示；而后接入待测电容，输出直接接入比较器两输入

端产生比较结果，如图４（ｂ）所示，根据比较器的输

出及外部的搜索算法调整电容阵列ＩＩ低位ＤＡＣ的

输出从而测得待测电容所对应的寄生参数（设计要

求此ＤＡＣ的精度比正常使用时的ＤＡＣ至少高１

位），通过对此数据的处理便可以得到相应的校准

码。为实现由低至高的校准，测试时需要用到电容

阵列Ｉ低位的３组电容Ｃ１，Ｃ２，Ｃ３，理想情况下它们

的权值应与两组电容阵列低位ＤＡＣ的最高位相当，

考虑到不匹配问题，可设Ｃ１≈Ｃ２≈Ｃ３，设电容阵列

ＩＩ低位ＤＡＣ接入的电容值为Ｃｃ，根据二进制加权

电容阵列性质可知Ｃｃ的等效输出范围在０到２倍

Ｃ１之间。初次测试时，第一状态仅接入Ｃ１，第二状

态接到Ｃ２，Ｃ３上，同时电容阵列ＩＩ的可变Ｃｃ接入，

如图４，通过观察比较器的输出，可知，当比较器输

出跳变时，有：

Ｃ１＝Ｃ２＋Ｃ３－Ｃｃ１（１）

Ｃｃ１为Ｃｃ当前值，可通过外部ＳＡＲ算法搜索得到。

接下来即可对高位ＤＡＣ的最低位进行测试和

校准，设此位电容权值为ＣＨ１，第一状态电容接入

Ｃ１，Ｃ３，第二状态则接入Ｃ２，ＣＨ１和Ｃｃ，同理可得：

Ｃ１＋Ｃ３＝Ｃ２＋ＣＨ１－Ｃｃ２（２）

即

ＣＨ１＝Ｃ１＋Ｃ３－Ｃ２＋Ｃｃ２

＝２×Ｃ３＋（Ｃｃ２－Ｃｃ１）（３）

依上述方法可以推得：

ＣＨｍ＝２ｍ×Ｃ３＋ΣΔＣｃ（４）

∑ΔＣｃ为每位所对应Ｃｃ差值与已校准低位

Ｃｃ差值的累加和，将此电容值对应的二进制码用有

符号数表示即所需校准码，随后可以通过一次性烧

写电路存储到ＲＯＭ中，完成ＳＡＲＡＤＣ的校准测试。

数字校准的具体实现方法，可通过添加芯片状

态控制端口实现。如表１中所示，测试时将两个控

制端口接地，应用上述算法获得校准码；随后将控制图３数字校准算法示意图

图４ＡＤＣ校准时分为两个状态

端口Ｐ２接至高电平，此时将所需的校准码写入到

芯片的ＲＯＭ中；ＡＤＣ正常使用时，将两个控制端口

接到数字电源上即可。各个工作状态的具体逻辑电

路实现，遵循数字集成电路设计规程，并需针对不同

状态对芯片的端口进行配置。

４比较器失调消除技术

为实现较高的转换速度，本次设计采用多级比

较器结构［３］，由四级低增益放大器和一级锁存器构

成，而高精度的实现需要对比较器进行失调校准技

术。比较器的失调电压是由于电路元件的失配造成

的，这种失配通常是随机的，不能预先估计。失调电

压的存在会影响比较器的精度，在较高分辨率的

ＡＤＣ中，输入失调电压不能太大，这就要使用失调

校准技术。失调校准技术在ＭＯＳ工艺中是适用的，

这是因为ＭＯＳ器件的输入电阻近似无限大，使得晶

体管栅极上可以长期贮存电荷，可以将失调电压贮

存在电容上，通过与输入叠加来消除失调电压的影

响。本次设计，我们采用在每一级放大器加入辅助输

入端的方法，消除比较器的失调［４］。

如图５所示，主放大器被设计成由两个跨导放

大器组成，由于比较时用于开环，增益较小，可用电

阻作负载；Ａ３为反馈环路上的调零放大器，为高增

益放大器。消失调时首先，开关Ｓ１闭合，Ｓ２将主运

放两输入接至共模电平，此时通过反馈环路，辅助运

放输入端上的电容存储的失调电压设为Ｖｃ，则

（－ＶＯＳ?ｇｍ１?ＲＬ－ＶＣ?ｇｍ２?ＲＬ）?Ａ３＝ＶＣ（５）

可得：

Ｖ

Ｃ

＝－

ｇ

ｍ１

?Ｒ?Ａ

３

１＋ｇ

ｍ２

?Ｒ?Ａ

３

?Ｖ

ＯＳ

（６）

当Ｓ１断开，Ｓ２接入输入信号时，比较器正常工

作，由于Ｖｃ的作用，可以得到此时在比较器输入端

的等效失调电压为：

Ｖ

ＯＳＲ

≈

Ｖ

ＯＳ

ｇ

ｍ２

?Ｒ?Ａ

３

（７）

根据ＡＤＣ的精度和电容阵列的校准算法，并通

过调节辅助运放和调零运放的增益使多级比较器的

精度达到设计要求，本次设计比较器的精度需高于

１９位。图６为加入辅助输入端的低增益跨导放大器

的电路设计，本次设计各级前放的增益约为２２ｄＢ。

调零放大器采用全差分折叠式共源共栅结构，一方

面可实现高增益，另一方面用于构成单位负反馈，从

而可用电容检测并消除自身的失调。本次设计，该运

放增益需要达到７０ｄＢ以上，同时为保证输出共模

电平的稳定需加入共模反馈。

５仿真结果

比较器的测试可采用动态失调测试平台表１不同的控制端口逻辑实现芯片工作状态的切换

图５利用辅助输入端消除失调技术

图６前置跨导放大器的电路实现

（ＤＯＴＢ）进行［５］，如图７所示。此方法运用单位增益

放大器、积分器的性质，将比较器接入环路，通过对

测试精度的调整，最终得到比较器的等效输入失调。

测试结果（图８）表明：加入消失调机制后，多

级比较器等效输入失调约为３μＶ（＜４μＶ），从而

使比较器的精度达到了２０位。

通过对ＡＤＣ进行频谱分析，测量其动态性能，

即可反映ＡＤＣ的精度与线性度［６］，并验证数字校准

的效果。为避免频谱泄漏［７］，加入的正弦激励信号的

频率和采样频率应满足如下关系：

Ｆ

ｉｎ

＝ｎ

Ｎｐｏｉｎｔ?

Ｆ

Ｓ

（８）

Ｆｉｎ、Ｆｓ分别表示输入信号频率和采样频率，Ｎｐｏｉｎｔ

为采样点数，ｎ为正整数，且ｎ＜Ｎｐｏｉｎｔ，为保证采样的

遍历性，还应满足ｎ与Ｎｐｏｉｎｔ互为素数。如图９所示，

当采样频率为１２０ｋＨｚ时，ＳＡＲＡＤＣ在未进行数字

校准时，由于匹配问题，频谱表现出明显的谐波，且

信噪比较低，可推算ＡＤＣ的有效位仅为１３．４５位；

经过校准后，非线性问题基本消除，频谱得到明显改

善，使得本次设计的ＳＡＲＡＤＣ精度达到１７．５５位。

６结论

本设计通过由低到高依次校准电容阵列的方

法，改善了电容ＤＡＣ的线性度；利用辅助输入端消

失调技术，将比较器的精度提高到设计所需的指标。

实现了１８ｂｉｔ的精度要求。采用了多级比较器各级

一次性消失调的结构，提高了ＡＤＣ的转换速度；同

时，电容阵列ＤＡＣ的设计和运用使得较低的功耗成

为本次ＳＡＲＡＤＣ设计的另一优点。

参考文献

［１］孙彤；李冬梅；逐次逼近Ａ／Ｄ转换器综述，微电

子学，２００７．８

［２］Ｌｅｅ，Ｈ．－Ｓ．；Ｈｏｄｇｅｓ，Ｄ．Ａ．；Ｇｒａｙ，Ｐ．Ｒ．；Ａｓｅｌｆ

（下转第６２页）图７动态失调测试平台框图

图８单级比较器动态失调测试结果

图９ＡＤＣ正弦激励下的频谱分析（ａ）未校准（ｂ）校准后

ＣＩＣ

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［５］Ｍａｔｔｈｅｗｓ，Ｔ．Ｗ．；Ｈｅｅｄｌｅｙ，Ｐ．Ｌ．；ＡｓｉｍｕｌａｔｉｏｎｍｅｔｈｏｄｆｏｒａｃｃｕｒａｔｅｌｙｄｅｔｅｒｍｉｎｉｎｇＤＣａｎｄｄｙｎａｍｉｃｏｆｆｓｅｔｓｉｎｃｏｍｐａｒａｔｏｒｓ，ＩＥＥＥＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ，２００５．８［６］Ｄｏｅｒｎｂｅｒｇ，Ｊ．；Ｌｅｅ，Ｈ．－Ｓ．；Ｈｏｄｇｅｓ，Ｄ．Ａ．；Ｆｕｌｌ－ｓｐｅｅｄｔｅｓｔｉｎｇｏｆＡＤｃｏｎｖｅｒｔｅｒｓ，ＩＥＥＥＳｏｌｉｄ－ＳｔａｔｅＣｉｒｃｕｉｔｓ，１９８４，１２

［７］Ｈａｒｒｉｓ，Ｆ．Ｊ．；ＯｎｔｈｅｕｓｅｏｆｗｉｎｄｏｗｓｆｏｒｈａｒｍｏｎｉｃａｎａｌｙｓｉｓｗｉｔｈｔｈｅｄｉｓｃｒｅｔｅＦｏｕｒｉｅｒｔｒａｎｓｆｏｒｍ，ＰｒｏｃｅｅｄｉｎｇｓｏｆｔｈｅＩＥＥＥ，１９７８．１

作者简介

孟昊，硕士研究生，研究方向为数模混合集成电路设计。本文的研究工作受北京地太科特电子技术有限公司支持，特表示感谢。

吴武臣，教授，博士生导师。北京工业大学集成电路与系统研究室主任。曾获电子部科技进步一等奖一项以及其他奖数项奖，发表论文６０多篇，专著１部，译著２部。

构简单、功耗低、速度快、导通电阻小的特点，同时，对开关导通死区时间的控制大大提高了芯片的工作效率，仿真结果表明，该电路工作效率跟ＴＩ的ＴＰＡ２０１０几乎持平。

参考文献

［１］ＢｅｈｚａｄＲａｚａｖｉ，模拟ＣＭＯＳ集成电路设计，陈贵灿，程军，张瑞智等译．西安交通大学出版社，２００３；［２］甘学温，数字ＣＭＯＳＶＬＳＩ分析与设计基础，北京大学出版社，２００４；

［３］汪东，高效Ｄ类音频功率放大器的设计电子与封装第１１期２００６年；

［４］ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔ，２．５－Ｗｍｏｎｏｆｉｌｔｅｒ－ｆｒｅｅＣｌａｓｓ－Ｄａｕｄｉｏｐｏｗｅｒａｍｐｌｉｆｉｅｒ，，Ｊｕｌｙ．２００６；

［５］Ｖ．Ｂａｒｋｈｏｒｄａｒｉａｎ，ＰｏｗｅｒＭＯＳＦＥＴＢａｓｉｃｓ，Ｉｒｆｃｏｍ－ｐａｎｙ；

［６］Ｍ．Ｂｅｒｋｈｏｕｔ，“Ａｃｌａｓｓ－Ｄｏｕｔｐｕｔｓｔａｇｅｗｉｔｈｚｅｒｏｄｅａｄｔｉｍｅ，”ｉｎＩＥＥＥＩＳＳＣＣＤｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｆｅｂ．２００３，ｐｐ．１３４–１３５．

作者简介

刘伟，北京大学深圳研究生院２００５级硕士研究生，主要从事模拟集成电路的设计；

黄令华，北京大学深圳研究生院２００５级硕士研究生，主要从事模拟集成电路的设计。

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科胜讯与Ｓｔｒｅｔｃｈ推出加快视频监控产品开发的解决方案

科胜讯系统公司宣布开发出具有数字视频录像（ＤＶＲ）能力、针对基于个人电脑视频监控产品的参考设计。该设计采用世界首款８通道视频解码器－－科胜讯的ＣＸ２５８５３，可帮助用户同时捕捉和记录多模拟视频流。视频处理和压缩功能由Ｓｔｒｅｔｃｈ的软件可配置Ｓ６１００和Ｓ６１０５处理器来执行，该处理器是专为高速视频和影像处理设计的。该高通道密集的参考设计采用业界标准的ＰＣＩＥｘｐｒｅｓｓ（ＰＣＩ－ｅ）接口，有利于在个人电脑和其它消费电子设备上捕捉具有成本效益的可扩展视频。

ＣＩＣ