CPU组成与机器指令执行实验

CPU组成与机器指令执行实验

一、实验目的

（1）将微程序控制器同执行部件（整个数据通路）联机，组成一台模型计算机；

（2）用微程序控制器控制模型机数据通路；

（3）通过CPU运行九条机器指令（排除中断指令）组成的简单程序，掌握机器指令与微指令的关系，牢固建立计算机的整机概念。

二、实验电路

本次实验用到前面四个实验中的所有电路，包括运算器、存储器、通用寄存器堆、程序计数器、指令寄存器、微程序控制器等，将几个模块组合成为一台简单计算机。因此，在基本实验中，这是最复杂的一个实验，也是最能得到收获的一个实验。

在前面的实验中，实验者本身作为“控制器”，完成数据通路的控制。而在本次实验中，数据通路的控制将由微程序控制器来完成。CPU从内存取出一条机器指令到执行指令结束的一个机器指令周期，是由微指令组成的序列来完成的，即一条机器指令对应一个微程序。

三、实验设备

（1）TEC－４计算机组成原理实验系统一台

（2）双踪示波器一台

（3）直流万用表一只

（4）逻辑测试笔一支

四、实验任务

（1）对机器指令系统组成的简单程序进行译码。

将下表的程序按指令格式手工汇编成十六进制机器代码，此项任务应在预习时完成。

（2）按照下面框图，参考前面实验的电路图完成连线，控制器是控制部件，数据通路（包括上面各模块）是执行部件，时序产生器是时序部件。连线包括控制台、时序部分、数据通路和微程序控制器之间的连接。其中，为把操作数传送给通用寄存器组RF，数据通路上的RS1、RS0、RD1、RD0应分别与IR3至IR0连接，WR1、WR0也应接到IR1、IR0上。

开关控制

控制台时序发生器

时序信号

开关控制指示灯信号控制信号时序信号

控制信号

微程序控制器数据通路

指令代码、条件信号

模型计算机连线示意图

（3）将上述任务（1）中的程序机器代码用控制台操作存入内存中，并根据程序的需要，用数码开关SW7—SW0设置通用寄存器R2、R3及内存相关单元的数据。注意：由于设置通用寄存器时会破坏内存单元的数据，因此一般应先设置寄存器的数据，再设置内存数据。

（4）用单拍（DP）方式执行一遍程序，列表记录通用寄存器堆RF中四个寄存器的数据，以及由STA指令存入RAM中的数据（程序结束后从RAM的相应单元中读出），与理论分析值作对比。单拍方式执行时注意观察微地址指示灯、IR/DBUS指示灯、AR2／AR1指示灯和判断字段指示灯的值，以跟踪程序中取指令和执行指令的详细过程（可观察到每一条微指令）。

（5）以单指（DZ）方式重新执行程序一遍，注意观察IR/DBUS指示灯、AR2/AR1指示灯的值（可观察到每一条机器指令）。执行结束后，记录RF中四个寄存器的数据，以及由STA指令存入RAM中的数据，与理论分析值作对比。注意：单指方式执行程序时，四个通用寄存器和RAM中的原始数据与第一遍执行程序的结果有关。

（6）以连续方式（DB、DP、DZ都设为０）再次执行程序。这种情况相当于计算机正常运行程序。由于程序中有停机指令STP，程序执行到该指令时自动停机。执行结束后，记录RF中四个寄存器的数据，以及由STA指令存入RAM中的数据，与理论分析值作对比。同理，程序执行前的原始数据与第二遍执行结果有关。

五、实验步骤和实验结果

（1）对机器指令系统组成的简单程序进行译码。

（2）接线

本实验的接线比较多，需仔细。

1．将跳线开关J1用短路子短接。时序发生器的输入TJI接控制存储器的输出TJ。控制器

的输入C接运算器ALU的C。控制器的输入IR7、IR6、IR5、IR4依次指令寄存器IR的输出IR7、IR6、IR5、IR4。共6条线。

2．控制器的输出LDIR（CER）、LDPC(LDR4)、PC_ADD、PC_INC、M4、LDIAR、LDAR1(LDAR2)、AR1_INC、M3、LDER、IAR_BUS#、SW_BUS#、RS_BUS#、ALU_BUS、CEL#、LRW、WRD、LDDR1(LDDR2)、M1（M2）、S2、S1、S0依次与数据通路的对应信号连接。共27条线。

3．指令寄存器IR的输出IR0接双端口寄存器堆的RD0、WR0，IR1接RD1、WR1，IR2接RS0，IR3接RS1。共6条线。

合上电源。按CLR#按钮，使实验系统处于初始状态。

（3）存程序机器代码，设置通用寄存器R2、R3及内存相关单元的数据。

设置通用寄存器R2、R3的值。

在本操作中，我们打算使R2 = 60H，R3 = 61H。

1．令DP = 0，DB = 0，DZ =0，使实验系统处于连续运行状态。令SWC = 0、SWB = 1、SWA = 1，使实验系统处于寄存器加载工作方式KLD。按CLR#按钮，使实验系统处于初始状态。

2．在SW7—SW0上设置一个存储器地址，该存储器地址供设置通用寄存器使用。该存储器地址最好是不常用的一个地址，以免设置通用寄存器操作破坏重要的存储器单元的内容。

例如可将该地址设置为0FFH。按一次QD按钮，将0FFH写入AR0和AR1。

3．在SW7—SW0上设置02H，作为通用寄存器R2的寄存器号。按一次QD按钮，则将02H 写入IR。

4．在SW7—SW0设置60H，作为R2的值。按一次QD按钮，将60H写入IR指定的R2寄存器。5．在SW7—SW0上设置03H，作为通用寄存器R3的寄存器号。按一次QD按钮，将03H写入IR。

6．在SW7—SW0设置61H，作为R3的值。按一次QD按钮，将61H写入R3。

7．设置R2、R3结束，按CLR#按钮，使实验系统恢复到初始状态。

存程序机器代码。

本操作中，我们从00地址开始存10个机器代码：58H，5DH，04H，95H，3EH，1BH，4BH，24H，60H，84H。在60H存入24H，用于给R0置初值；在61H存入83H，用于给R0置初值。1．令DP = 0，DB = 0，DZ =0，使实验系统处于连续运行状态。令SWC = 0、SWB = 1、SWA = 0，使实验系统处于写双端口存储器工作方式KWE。按CLR#按钮，使实验系统处于初始状态。

2．置SW7—SW0为00H，按QD按钮，将00H写入AR1。

3．置SW7—SW0 为58H，按QD按钮，将58H写入存储器00H单元。AR1自动加1，变为01H。4．置SW7—SW0为5DH，按QD按钮，将5DH写入存储器01H单元。AR1自动加1，变为02H。5．按QD按钮，使AR1+1。AR1此时为02H。

6．重复进行下去，一直到将84H写入存储器09H单元。按CLR#按钮，使实验系统恢复到初始状态。

7．置SW7—SW0为60H，按QD按钮，将60H写入AR1。

8．置SW7—SW0 为24H，按QD按钮，将24H写入存储器60H单元。AR1自动加1，变为61H。9．置SW7—SW0 83H，按QD按钮，将83H写入存储器61H单元。按CLR#按钮，使实验系统恢复到初始状态。

(4) 用单拍（DP）方式执行一遍程序。

在单拍执行过程中，首先要随时监测AR2的值和IR的值，以判定程序执行到何处，正在执行哪条指令。监测微地址指示灯和判断字段指示灯，对照微程序流程图，可以判断出微指令的地址和正在进行的微操作。程序执行的结果如下：

初值：R0未定，R1未定，R2 = 60H，R3 = 61H。存储器60H单元的内容是24H，61H 单元的内容是83H。

1．L DA R0,[R2]

执行结果 R2 = 60H，R0 = 24H。

2．L DA R1,[R3]

执行结果 R3 = 61H，R1 = 83H。

3．A DD R0,R1

执行结果 R0 = 0A7H，R1 = 83H，C = 0。

4．JC +5

执行结果转移到03H，因为C = 0。

5．AND R2,R3

执行结果 R2 =60 H，R3 =61H。

6．SUB R3,R2

执行结果 R2 = 60H，R3 = 01H

7．STA R3,[R2]

执行结果 R2 = 60H，R3 = 01H，存储器60单元的内容为01H。

8．MUL R0,R1

执行结果 R0 = 15H，R1 = 83H

9．STP

执行结果：无变化

10．JMP [R1]

执行结果转移到83H。

第一遍执行结束。执行结果是R0 = 15H，R1 = 83H，R2 = 60H，R3 = 01H，存储器60H 单元的内容是01H，61H单元的内容是83H。

（5）用单指（DZ）方式执行一遍程序。

初值: R0 = 15H，R1 = 83H，R2 = 60H，R3 = 01H，存储器60H单元的内容是01H，61H 单元的内容是83H。

1．LDA R0,[R2]

执行结果 R2 = 60H，R0 = 01H。

2．LDA R1,[R3]

执行结果 R3 = 01H，R1 = 5DH。

3．ADD R0,R1

执行结果 R0 = 5EH，R1 = 5DH，C = 0

4．4．JC +5

执行结果转移到03H，因为C = 0。

5．AND R2,R3

执行结果 R2 =00 H，R3 =01H。

6．SUB R3,R2

执行结果 R2 = 00H，R3 = 01H

7．STA R3,[R2]

执行结果 R2 = 00H，R3 = 01H，存储器00单元的内容为01H。

8．MUL R0,R1

执行结果 R0 = 0B6H，R1 = 5DH

9．STP

执行结果：无变化

10．JMP [R1]

执行结果转移到5DH

第二遍执行结束。执行结果是R0 = B6H，R1 = 5DH，R2 = 00H，R3 = 01H，存储器60H 单元的内容是01H，61H单元的内容是83H，00H单元的内容为01H。

（6）用连续方式执行一遍程序

由于00单元的内容已被修改，因此在执行前应首先恢复00H单元的内容58H。

初值：R0 = 0B6H，R1 = 5DH，R2 = 00H，R3 = 01H，存储器60H单元的内容是01H，61H 单元的内容是83H，00H单元的内容为58H。

1．LDA R0,[R2]

执行结果 R2 = 00H，R0 = 58H。

2．LDA R1,[R3]

执行结果 R3 = 01H，R1 = 5DH。

3．ADD R0,R1

执行结果 R0 = 0B5H，R1 = 5DH，C = 0

4．4．JC +5

执行结果转移到03H，因为C = 0。

5．AND R2,R3

执行结果 R2 =00 H，R3 =01H。

6．SUB R3,R2

执行结果 R2 = 00H，R3 = 01H

7．STA R3,[R2]

执行结果 R2 = 00H，R3 = 01H，存储器00单元的内容为01H。

8．MUL R0,R1

执行结果 R0 = 41H，R1 = 5DH

9．STP

执行结果：无变化

手机处理器和结构指令集

手机处理器/结构指令集目前，市场上有Xscale、arm、OMAP等手机微处理器，其中Xscale微处理器的系列有PXA210(代号Sabinal)/PXA25x(代号Cotulla), PXA26x 与PXA27x(代号Bulverde)等，arm的系列有ARM7、ARM9、ARM9E和ARM10等系列，OMAP有OMAP730、OMAP3630等。

OMAP系列 结构指令集: 1、定义： 指令集也称为复杂指令集，英文名是CISC，（Complex Instruction Set Computer的缩写）。在CISC微处理器中，程序的各条指令是按顺序串行执行的，每条指令中的各个操作也是按顺序串行执行的。顺序执行的优点是控制简单，但计算机各部分的利用率不高，执行速度慢。其实它是英特尔生产的x86系列（也就是IA-32架构）CPU及其兼容CPU，如AMD、VIA的。即使是现在新起的X86-64（也被成AMD64）都是属于CISC的范畴。 要知道什么是指令集还要从当今的X86架构的CPU说起。X86指令集是Intel 为其第一块16位CPU(i8086)专门开发的，IBM1981年推出的世界第一台PC 机中的CPU—i8088(i8086简化版)使用的也是X86指令，同时电脑中为提高浮点数据处理能力而增加了X87芯片，以后就将X86指令集和X87指令集统称为X86指令集。 虽然随着CPU技术的不断发展，Intel陆续研制出更新型的i80386、i80486直到过去的PII至强、PIII至强、Pentium 3，最后到今天的Pentium 4系列、至强（不包括至强Nocona），但为了保证电脑能继续运行以往开发的各类应用程序以保护和继承丰富的软件资源，所以Intel公司所生产的所有CPU仍然继续使用X86指令集，所以它的CPU仍属于X86系列。由于Intel X86系列及其兼容

计组实验报告

计算机组成原理实验报告 实验1：VERILOG 设计基础 专业班级：14级计算机二班 学号：14048001 姓名：杨娜 学号：14048003 姓名：周蓉 实验地点：理工楼901 实验时间：2016年5月14日

实验十VGA显示控制器的设计 一、实验目的 1、学习VERILOG的基本语法和编程规则 2、掌握通用寄存器等常用基本数字模块的VERILOG描述和基本设计方法 3、理解带使能控制和异步清零的8位寄存器的设计原理 4、掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法 5、掌握移位寄存器的设计方法 二、实验任务 1、设计一个带使能控制和异步清零的8位寄存器REG8X，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一个8位的反向输出，将结果显示在发光二极管。 模块的端口描述如下： 模块的参考物理结构如下： R7 R6 R i R 0 7 6 i 0 带使能控制和异步清零的8位寄存器 模块的使用注意事项

1.数据源D（7..0）一直加在寄存器的数据输入端； 2.周期性的时钟信号Clock一直加在寄存器的时钟输入端 3.使能信号Enable控制寄存器是否接受数据。当Enable = '0'时，寄存器不 接受数据，保持原来的状态不变；当Enable = '1'时，在时钟信号Clock正 跳变时，寄存器接受并保存当时D（7..0）的数据； 4.本寄存器其它方面的功能与上述的寄存器相同。 完成的参考电路图如下：dout=q 2、设计一个有左、右移位功能的8位寄存器REGSHIFT8，并仿真验证。

三、实验内容 1、通过输入数据先进行计算，并通过实验进行验证REG8X。 (1)、将清零信号Resetn（sw17）设为0，将输入信号D（sw7~sw0）设为10101010，观察输出信号Q（ledr7~ledr0）和Qb（ledg7~ledg0），观察并记录输出。 (2)、将清零信号Resetn（sw17）设为1，在时钟信号处输入一个上升沿（按下key0），观察并记录输出。 (3)、将输入信号D（sw7~sw0）设为01010101，观察并记录输出。 (4)、在时钟信号处输入一个上升沿（按下key0），观察并记录输出。 (5)、自行完善设计表格，观察并记录测试输出。 实验数据表 2、通过输入数据先进行计算，并通过实验进行验证REGSHIFT8。 (1)、测试清零信号Resetn (2)、测试移位功能 (3)、测试寄存功能 (4)、自行设计表格观察并记录测试输出。 实验数据表

计算机组成原理与体系结构课程设计

计算机组成原理与体系结构课程设计 1 2020年4月19日

计算机组成原理 实验报告 班级： 031213 学号： 03121256 姓名：戚玉志 地点：二区312 时间： .9.15(第二批)

计算机组成原理与体系结构课程设计 基本模型机设计与实现 一．实验目的 1．深入理解基本模型计算机的功能、组成知识； 2．深入学习计算机各类典型指令的执行流程； 3．学习微程序控制器的设计过程和相关技术，掌握LPM_ROM的配置方法。 4．在掌握部件单元电路实验的基础上，进一步将单元电路组成系统，构造一台基本模型计算机。 5．定义五条机器指令，并编写相应的微程序，上机调试，掌握计算机整机概念。掌握微程序的设计方法，学会编写二进制微 指令代码表。 6．经过熟悉较完整的计算机的设计，全面了解并掌握微程序控制方式计算机的设计方法。 二．实验原理 1．在部件实验过程中，各部件单元的控制信号是人为模拟产生的，而本实验将能在微过程控制下自动产生各部件单元控制信 据通路的控制将由微过程控制器来完成， CPU从内存中取出一条机器指令到指令执 行结束的一个指令周期，全部由微指令组成的序列来完成，即一 条机器指令对应一个微程序。

文档仅供参考，不当之处，请联系改正。 1 2020年4月19日 2．指令格式 （1）指令格式 采用寄存器直接寻址方式，其格式如下： 其中，OP-CODE 为操作码，rs 为源寄存器，rd 为目的寄存器，并规定： 其 中 IN 为单字长（8位二进制），其余为双字长指 令，XX H 为addr 对应的十六进制地址码。为了向RAM 中装入程序和数据，检查写入是否正确，并能启动程序执行，还必须设计三个控制台操作微程序。

cpu指令集

CPU_多媒体指令集解释 CPU依靠指令来计算和控制系统，每款CPU在设计时就规定了一系列与其硬件电路相配合的指令系统。指令的强弱也是CPU的重要指标，指令集是提高微处理器效率的最有效工具之一。从现阶段的主流体系结构讲，指令集可分为复杂指令集和精简指令集两部分，而从具体运用看，如Intel的MMX（Multi Media Extended）、SSE、 SSE2（Streaming-Single instruction multiple data-Extensions 2）和AMD的3DNow!等都是CPU的扩展指令集，分别增强了CPU的多媒体、图形图象和Internet等的处理能力。我们通常会把CPU的扩展指令集称为"CPU的指令集"。 精简指令集的运用 在最初发明计算机的数十年里，随着计算机功能日趋增大，性能日趋变强，内部元器件也越来越多，指令集日趋复杂，过于冗杂的指令严重的影响了计算机的工作效率。后来经过研究发现，在计算机中，80％程序只用到了20％的指令集，基于这一发现，RISC精简指令集被提了出来，这是计算机系统架构的一次深刻革命。RISC体系结构的基本思路是：抓住CISC 指令系统指令种类太多、指令格式不规范、寻址方式太多的缺点，通过减少指令种类、规范指令格式和简化寻址方式，方便处理器内部的并行处理，提高VLSI器件的使用效率，从而大幅度地提高处理器的性能。 RISC指令集有许多特征，其中最重要的有： 1. 指令种类少，指令格式规范：RISC指令集通常只使用一种或少数几种格式。指令长度单一（一般4个字节），并且在字边界上对齐。字段位置、特别是操作码的位置是固定的。 2. 寻址方式简化：几乎所有指令都使用寄存器寻址方式，寻址方式总数一般不超过5个。其他更为复杂的寻址方式，如间接寻址等则由软件利用简单的寻址方式来合成。 3. 大量利用寄存器间操作：RISC指令集中大多数操作都是寄存器到寄存器操作，只以简单的Load和Store操作访问内存。因此，每条指令中访问的内存地址不会超过1个，访问内存的操作不会与算术操作混在一起。 4. 简化处理器结构：使用RISC指令集，可以大大简化处理器的控制器和其他功能单元的设计，不必使用大量专用寄存器，特别是允许以硬件线路来实现指令操作，而不必像CISC 处理器那样使用微程序来实现指令操作。因此RISC处理器不必像CISC处理器那样设置微程序控制存储器，就能够快速地直接执行指令。 5. 便于使用VLSI技术：随着LSI和VLSI技术的发展，整个处理器（甚至多个处理器）都可以放在一个芯片上。RISC体系结构可以给设计单芯片处理器带来很多好处，有利于提高性能，简化VLSI芯片的设计和实现。基于VLSI技术，制造RISC处理器要比CISC处理器工作量小得多，成本也低得多。 6. 加强了处理器并行能力：RISC指令集能够非常有效地适合于采用流水线、超流水线和超标量技术，从而实现指令级并行操作，提高处理器的性能。目前常用的处理器内部并行操作技术基本上是基于RISC体系结构发展和走向成熟的。 正由于RISC体系所具有的优势，它在高端系统得到了广泛的应用，而CISC体系则在桌面系统中占据统治地位。而在如今，在桌面领域，RISC也不断渗透，预计未来，RISC将要一

计组实验二实验报告-80868088指令系统

HUNAN UNIVERSITY 课程实习报告 题目： 8086/8088指令系统 学生姓名 学生学号 专业班级计算机科学与技术2班 指导老师 完成日期2013年4月21日

一、实验目的 利用debug工具的e和u功能找出8086/8088指令系统的指令格式中各种操作吗编码对应的指令功能，得到8086/8088操作吗从00~FF所对应的的汇编指令的名字。并加以分析总结，形成你的关于8086/8088指令系统操作码编码方法的实验报告。 二、实验过程 1、编写C++程序，生成debug的输入文件（shuru.txt） 2、将shuru.txt复制到debug的根目录下，在debug界面输入如下指令“debug out.txt”，在debug的根目录下，生成了输出文本文件out.txt。 打开out.txt，对256条记录进行整理，如下所示。 3、固定前两位为00，将第二字节从00变为ff，观察汇编指令变化。编写C++程序如下： 4、将shuru2.txt复制到debug的根目录下，在debug界面输入如下指令“debug out2.txt”，在debug的根目录下，生成了输出文本文件out2.txt。

打开out2.txt，对256条记录进行分析。 三、256条记录 指令码汇编指令 ------------------------------------------------------------- 0B76:0100 0000 ADD [BX+SI],AL 0B76:0100 0100 ADD [BX+SI],AX 0B76:0100 0200 ADD AL,[BX+SI] 0B76:0100 0300 ADD AX,[BX+SI] 0B76:0100 0400 ADD AL,00 0B76:0100 050000 ADD AX,0000 0B76:0100 06 PUSH ES 0B76:0100 07 POP ES 0B76:0100 0800 OR [BX+SI],AL 0B76:0100 0900 OR [BX+SI],AX 0B76:0100 0A00 OR AL,[BX+SI] 0B76:0100 0B00 OR AX,[BX+SI] 0B76:0100 0C00 OR AL,00 0B76:0100 0D0000 OR AX,0000 0B76:0100 0E PUSH CS 0B76:0100 0F DB 0F 0B76:0100 1000 ADC [BX+SI],AL 0B76:0100 1100 ADC [BX+SI],AX 0B76:0100 1200 ADC AL,[BX+SI] 0B76:0100 1300 ADC AX,[BX+SI] 0B76:0100 1400 ADC AL,00 0B76:0100 150000 ADC AX,0000 0B76:0100 16 PUSH SS 0B76:0100 17 POP SS 0B76:0100 1800 SBB [BX+SI],AL 0B76:0100 1900 SBB [BX+SI],AX 0B76:0100 1A00 SBB AL,[BX+SI] 0B76:0100 1B00 SBB AX,[BX+SI] 0B76:0100 1C00 SBB AL,00 0B76:0100 1D0000 SBB AX,0000 0B76:0100 1E PUSH DS 0B76:0100 1F POP DS 0B76:0100 2000 AND [BX+SI],AL 0B76:0100 2100 AND [BX+SI],AX 0B76:0100 2200 AND AL,[BX+SI] 0B76:0100 2300 AND AX,[BX+SI] 0B76:0100 2400 AND AL,00 0B76:0100 250000 AND AX,0000

计算机组成原理实验报告

计算机组成原理课程设计 报告 指导教师： 班级： 姓名： 学号：

一、目的和要求 1.实验目的： 深入了解计算机各种指令的执行过程，以及控制器的组成，指令系统微程序设计的具体知识，进一步理解和掌握动态微程序设计的概念；完成微程序控制的特定功能计算机的指令系统设计和调试。 2、实验要求： 要进行这项大型实验，必须清楚地懂得： （1）TEC-2机的功能部件及其连接关系； （2）TEC-2机每个功能部件的功能与具体组成； （3）TEC-2机支持的指令格式； （4）TEC-2机的微指令格式，AM2910芯片的用法； （5）已实现的典型指令的执行实例，即相应的微指令与其执行次序的安排与衔接； （6）要实现的新指令的格式与功能。 二、实验环境 PC机模拟TEC-2机 三、具体内容 一、实验内容： 选定指令格式、操作码，设计如下指令： （1）把用绝对地址表示的内存单元ADDR1中的内容与内存单元ADDR2中的内容相减，结果存于内存单元ADDR3中。 指令格式：D4××，ADDR1，ADDR2， ADDR3 四字指令（控存入口100H） 功能： [ADDR3]=[ADDR1]-[ADDR2] （2）将一通用寄存器内容减去某内存单元内容，结果放在另一寄存器中。 指令格式：E0 DR SR，ADDR （SR，DR源、目的寄存器各4位）双字指令（控存入口130H） 功能： DR=SR+ [ADDR] （3）转移指令。判断两个通用寄存器内容是否相等，若相等则转移到指定绝对地址，否则顺序执行。 指令格式：E5 DR SR，ADDR 双字指令（控存入口140H） 功能： if DR==SR goto ADDR else 顺序执行。 设计：利用指令的CND字段，即IR10~8，令IR10~8=101，即CC=Z 则当DR==SR时Z=1，微程序不跳转，接着执行MEM PC（即ADDR PC） 而当DR!=SR时Z=0，微程序跳转至A4。 二、实验要求： （1）根据内容自行设计相关指令微程序；（务必利用非上机时间设计好微程序） （2）设计测试程序、实验数据并上机调试。 （3）设计报告内容：包括1、设计目的2、设计内容3、微程序设计（含指令格式、功能、设计及微程序） 4、实验数据（测试所设计指令的程序及结果）。（具体要求安最新规范为准） （4）课程设计实验报告必须打印成册，各班班长收齐大型实验报告于18周星期六下午（15：00）前，交张芳老师办公室。 四、实验程序与分析： （一）.把用绝对地址表示的内存单元ADDR1中的内容与内存单元ADDR2中的内容相减，结果存于内存单元ADDR3中。 指令格式：D4××，ADDR1，ADDR2， ADDR3 四字指令（控存入口100H）

CPU 指令大全

Intel SSE: SSE是指令集的简称，它包括70条指令，其中包含单指令多数据浮点计算、以及额外的SIMD整数和高速缓存控制指令。其优势包括：更高分辨率的图像浏览和处理、高质量音频、MPEG2视频、同时MPEG2加解密；语音识别占用更少CPU资源；更高精度和更快响应速度。 SSE(Streaming SIMD Extensions)是英特尔在AMD的3D Now!发布一年之后，在其 计算机芯片Pentium III中引入的指令集，是MMX的超集。AMD后来在Athlon XP中加入了对这个指令集的支持。这个指令集增加了对8个128位寄存器XMM0-XMM7的支持，每个寄存器可以存储4个单精度浮点数。使用这些寄存器的程序必须使用FXSAVE和FXRSTR指令来保持和恢复状态。但是在Pentium III对SSE的实现中，浮点数寄存器又一次被新的指令集占用了，但是这一次切换运算模式不是必要的了，只是SSE和浮点数指令不能同时进入CPU的处理线而已。 SSE2是Intel在P4的最初版本中引入的，但是AMD后来在Opteron 和Athlon 64中也加入了对它的支持。这个指令集添加了对64位双精度浮点数的支持，以及对整型数据的支持，也就是说这个指令集中所有的MMX指令都是多余的了，同时也避免了占用浮点数寄存器。这个指令集还增加了对CPU的缓存的控制指令。AMD对它的扩展增加了8个XMM寄存器，但是需要切换到64位模式(AMD64)才可以使用这些寄存器。Intel后来在其EM64T架构中也增加了对AMD64的支持。 SSE3是Intel在P4的Prescott版中引入的指令集，AMD在Athlon 64的第五个版本中也添加了对它的支持。这个指令集扩展的指令包含寄存器的局部位之间的运算，例如高位和低位之间的加减运算；浮点数到整数的转换，以及对超线程技术的支持。 SSE4指令集将给英特尔下一代平台带来“相当大的视频性能提升”。,其它视频增强技术还包括CVT（明晰视频技术）--英特尔对ATI Avivo的回应--和对UDI的支持。上述两项技术基于英特尔965芯片组。其它英特尔官方文件把CVT技术定义为：支持高级解码、拥有预处理和增强型3D 处理能力。 SSE4指令集是Conroe架构所引入的新指令集。这项原本计划应用于NetBurst微架构Tejas核心处理器之上的全新技术也随着它的夭折最终没能实现，这不能不说是个遗憾，但是SSE4指令集出现在了Conroe上又让我们看到了希望。 SSE4指令集共包括16条指令，不过虽然扣肉处理器推出已经有一些时日，但目前英特尔仍没有公布SSE4指令集的具体资料。这相当令人感到纳闷。也许英特尔是基于特殊的考虑，仅让少数合作软件厂商取得数据，只是这种作法实在很没有说服力就是了，天底下没有哪家处理器厂商，希望自己新增的指令越少人用越好。 不过，从Intel Core微架构针对SSE指令所作出的修改被称之为“Intel Advanced Digital Media Boost”技术来看，未来SSE4将更注重针对视频方面的优化，我们认为SSE4主要改进之处可能将针对英特尔的Clear Video高清视频技术及UDI接口规范提供强有力的支持。这两项技术基于965芯片组，Intel的官方把Clear Video技术定义为：支持高级解码、拥有预处理和增强型3D处理能力。值得一提的是，在SSE4中另一个重要的改进就是提供完整128位宽的SSE执行单元，一个频率周期内可执行一个128位SSE指令。Conroe中SSE的ADDPS(4D 32bit共128bit，单精度加法)、MULPS(4D 32bit共128bit，单精度乘法)和SSE2的ADDPD(2D 64bit共128bit，双精度加法)、MULPD(2D 64bit共128bit，双精度乘法)，这四条重要SSE算术指令的吞吐周期都降低到1个周期，真正做到了英特尔宣称的每个周期执行一条128位向量加法指令和一条128位向量乘法指令的能力。 可以说Conroe的向量单元已经全面引入了流水线化的设计。而支持SSE3的NetBurst微处理器架构虽然提供128位宽执行单元，但仅有一组，性能孰高孰低一目了然。更为重要的是，目前已经有相当多的软件针对SSE指令集进行了优化，其中包括2D制图、3D制图、视频播放、音频播放、文件压缩等方面，可见其应用范围相当广泛。 配合完整的128位SSE执行单元，以及庞大的执行单元数目，Conroe处理器可在一个频率周期内，同时执行128位乘法、128位加法、128位数据加载与128位数据回存，或着是4个32位单倍浮点精确度乘法与4个32位单倍浮点精确度加法运算，这将使其更利于多媒体应用。因此，SSE4指令集能够有效带来系统性能上的提升，这一代在众多测试中早已被证实。虽然其不会像当

杭电计组实验1-全加器设计实验

杭电计组实验1-全加器设计实验 杭州电子科技大学计算机学院实验报告实验项目：实验1-全加器设计实验课程名称：计算机组成原理与系统结构课程设计姓名： 学号： 同组姓名： 学号： 实验位置（机号）： 自己的笔记本实验日期： 指导教师： 实验内容（算法、程序、步骤和方法）一、实验目的（1），学习ISE工具软件的使用及仿真方法（2）学习FPGA程序的下载方法（3）熟悉Nexys3实验板（4）掌握运用VerilogHDL进行结构描述与建模的技巧和方法（5）掌握二进制全加器的原理和设计方法二、实验仪器ISE工具软件三、步骤、方法（1）启动XilinxISE 软件，选择File-NewProject,输入工程名，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。 （2）在工程管理区的任意位置右击，选择NewSource命令。弹出NewSourceWizard对话框，选择VerilogModule,并输入Verilog文件名shiyan1，点击Next按钮进入下一步，点击Finish完成创建。 （3）编辑程序源代码，然后编译，综合；选择Synthesize--XST项中的CheckSyntax右击选择Run命令，并查看RTL视图；如果编译出错，则需要修改程序代码，直至正确。 （4）在工程管理区将View类型设置成Simulation，在任意位置右击，选择NewSource命令，选择VerilogTestFixture选项。输入文件名shiyan1_test，点击Next，点击Finish，完成。编写激励代码，观察仿真波形，如果验证逻辑有误，则修改代码，重新编译，仿真，直至正确。 （5）由于实验一并未链接实验板，所以后面的链接实验板的步骤此处没有。 操作过程及结果一、操作过程实验过程和描述： moduleshiyan1(A,B,C,F,Ci);inputA,B,C;outputF,Ci;wireA,B,C,F,Ci;wi reS1,S2,S3;xorXU1(F,A,B,C),XU2(S1,A,B);andAU1(S2,A,B),AU2(S3,S1,C);or OU1(Ci,S2,S3);endmodule仿真代码 moduleshiyan1_test;//InputsregA;regB;regC;//OutputswireF;wireCi;/ /InstantiatetheUnitUnderTest(UUT)shiyan1uut(.A(A),.B(B),.C(C),.F(F),. Ci(Ci));initialbegin//InitializeInputsA=0;B=0;C=0;//Wait100nsforgloba lresettofinish#100;//AddstimulushereA=0;B=0;C=0;#100A=0;B=0;C=1;#100A =0;B=1;C=0;#100A=0;B=1;C=1;#100A=1;B=0;C=0;#100A=1;B=0;C=1;#100A=1;B= 1;C=0;#100A=1;B=1;C=1;EndRTL图 二、结果 思考题： （（1）根据查看顶层模块RTL的最外层的输入输出接口，和实验指导书式（14.1）所示电路相比，该电路图的输入输出引脚和这个加法器的引脚图式是相符合的。 （（2））尝试使用数据流描述方式现实现

计算机组成原理课程设计模型机实验报告 精品

实践报告 计算机组成原理--模型机设计报告 作者姓名： 专业：计算机科学与技术 学号： 指导教师： 完成日期：年月号 ******学院 计算机工程系

摘要 “计算机组成原理”是计算机科学与技术系的一门核心专业基础课程，在计算机专业中起了很重要的作用。课程中分部分介绍了计算机的各个部件，我们有必要将它们组合起来以对计算机有一个整体的认识。这次课程设计通过对一个简单模型机的设计与实现，是我们对计算机的基本组成、部件的设计、部件间的连接有更深的理解。依次设计计算机的几个部件并进行连接使成为一个完整的模型机。通过运行和调试，使之正常工作。 关键词：运算器；控制器；存储器；输入输出接口；模型机

正文： 一、课设目的要求： 《计算机组成原理》是一门理论性、实践性均较强的专业基础课，要求学生具有一定的电路分析、指令系统编写能力、软件设计能力。通过计算机组成原理实践周，要突出《计算机组成原理》理论联系实际的特点，培养实践动手能力。 1.培养学生运用理论知识和技能，构建建立问题逻辑结构，锻炼学生分析解决实际 问题的能力。 2.培养学生使用PROTEUS软件分析和设计计算机内部器件的方法和技巧。 3.培养学生调查研究、查阅技术文献、资料、手册以及编写技术文献的能力。 4.通过实践设计，要求学生在指导教师的指导下，独立完成设计课题的全部内容， 包括： （1）通过调查研究和上机实习，掌握PROTEUS软件的设计和仿真调试技能。 （2）掌握计算机系统的组成结构及其工作原理。 （3）设计实现一个简单计算机的模型机，并能够使用PROTEUS软件进行电路仿真验证 二、课设内容： 利用所学的计算机结构和工作原理的知识，要求学生独立完成简单计算机的模型机设计，并用PROTEUS软件进行验证。在分析设计过程中，要求学生养成良好的习惯，学会分析实际问题，并利用所学的知识建立系统的逻辑结构，学会PROTEUS调试技巧和方法，通过逻辑设计和工程设计培养调试硬件电路的实际动手能力。要求学生掌握数字逻辑电路中故障的一般规律，以及排除故障的一般原则和方法；锻炼分析问题与解决问题的能力，在出现故障的情况下，独立分析故障现象，并排除故障。 三、课设设备： 计算机组成原理教学实验系统及电脑一台。 四、模型机组织结构： 组织结构分为运算器控制器存储器输入输出接口。 运算器是数据的加工部件，是CPU的重要组成部分。基本结构中必须有算数/逻辑运算单元、数据缓冲存储器、多路转换器和数据总线等逻辑构件。控制器是计算机的指挥中心,负责决定执行程序的顺序,给出执行指令时机器各部件需要的操作控制命令，由程序计数器、指令寄存器、指令译码器、时序产生器组成。存储器用来

计组实验二

计算机科学与技术系 实验报告 专业名称计算机科学与技术 课程名称计算机组成原理 项目名称静态随机存储器实验 班级 学号 姓名 同组人员无 实验日期 2016.5.10

一、实验目的与要求 (一)实验目的： 掌握静态随机存储RAM工作特性及数据的读写方法 实验要求： 1.实验之前，应认真准备，写出实验步骤和具体设计内容，否则实验效率会很低，一次实验时间根本无法完成实验任务； 2.应在实验前掌握所以控制信号的作用，写出实验预习报告并带入实验室； 3.实验过程中，应认真进行实验操作，既不要因为粗心造成短路等事故而损坏设备，又要自习思考实验有关内容； 4.实验之后，应认真思考总结，写出实验报告，包括实验步骤和具体实验结果，遇到的问题和分析与解决思路。还应写出自己的心得体会，也可以对教学实验提出新的建议等。实验报告要上交老师。 二、实验逻辑原理图与分析 2.1 画实验逻辑原理图 D7 - - - - - - - - - - - - - -D0 O E C S D7- - - - - - - - - - - - - - D0 R D A10—A8 A7- - - - - - - - - - - - -A0 WE 读写译码 74LS273 74LS245 IN单元AD7 | AD0

2.2 逻辑原理图分析 1、存储器数据线接至数据总线，数据总线上接有8个LED 灯显示D7—D0 的内容。地址线接至地址总线，地址总线上接有8 个LED 灯显示A7—A0 的内容，地址由地址锁存器（74LS273，位于PC&AR单元）给出。 2、数据开关（位于IN单元）经一个三态门（74LS245）连至数据总线，分时给出地址和数据。地址寄存器为8位，接入6116的地址A7—A0，6116 的高三位地址A10—A8 接地，所以其实际容量为256 字节。 3、实验箱中所有单元的时序都连接至时序控制台操作，CRL都连接至CON 按钮。实验时T3由时序单元给出，其余信号由CON单元的二进制开关模拟给出，其中，IOM应为低，RD、WR高有效，MR、MW低有效，LDAR高有效。 三、数据通路图及分析(画出数据通路图并作出分析) 数据总线 ×××××××× OE# CE# ××××××××WR# MEM单元 A1 A8 ××××××××RD# ×××××××× AR单元 ≥1 ×××××××× IN单元

计算机组成原理实验报告材料

福建农林大学计算机与信息学院信息工程类实验报告系：计算机科学与技术专业：计算机科学与技术年级： 09级 姓名：张文绮学号： 091150022 实验课程：计算机组成原理 实验室号：___田405 实验设备号： 43 实验时间：2010.12.19 指导教师签字：成绩： 实验一算术逻辑运算实验 1．实验目的和要求 1. 熟悉简单运算器的数据传送通路； 2. 验证4位运算功能发生器功能(74LS181)的组合功能。 2．实验原理 实验中所用到的运算器数据通路如图1-1所示。其中运算器由两片74181

以并/串形式构成8位字长的ALU。运算器的输出经过一个三态门(74245)和数据总线相连，运算器的两个数据输入端分别由两个锁存器(74373)锁存，锁存器的输入连接至数据总线，数据开关INPUT DEVICE用来给出参与运算的数据，并经过一个三态门(74245)和数据总线相连，数据显示灯“BUS UNIT”已和数据总线相连，用来显示数据总线内容。 图1-2中已将用户需要连接的控制信号用圆圈标明(其他实验相同，不再说明)，其中除T4为脉冲信号，其它均为电平信号。由于实验电路中的时序信号均已连至W/R UNIT的相应时序信号引出端，因此，在进行实验时，只需将W/R UNIT 的T4接至STATE UNIT的微动开关KK2的输出端，按动微动开关，即可获得实验所需的单脉冲，而S3，S2，S1，S0，Cn，LDDR1，LDDR2，ALU-B，SW-B各电平控制信号用SWITCH UNIT中的二进制数据开关来模拟，其中Cn，ALU-B，SW-B为低电平控制有效，LDDR1，LDDR2为高电平有效。 3．主要仪器设备（实验用的软硬件环境） ZYE1603B计算机组成原理教学实验系统一台，排线若干。 4．操作方法与实验步骤

CPU

一、CPU的内部结构与工作原理 CPU是Central Processing Unit—中央处理器的缩写，它由运算器和控制器组成，CPU的内部结构可分为控制单元，逻辑单元和存储单元三大部分。 CPU的工作原理就像一个工厂对产品的加工过程：进入工厂的原料(指令)，经过物资分配部门(控制单元)的调度分配，被送往生产线(逻辑运算单元)，生产出成品(处理后的数据)后，再存储在仓库(存储器)中，最后等着拿到市场上去卖(交由应用程序使用)。 二、CPU的相关技术参数 1.主频 主频也叫时钟频率，单位是MHz，用来表示CPU的运算速度。CPU的主频=外频×倍频系数。很多人以为认为CPU的主频指的是CPU运行的速度，实际上这个认识是很片面的。CPU的主频表示在CPU内数字脉冲信号震荡的速度，与CPU实际的运算能力是没有直接关系的。 当然，主频和实际的运算速度是有关的，但是目前还没有一个确定的公式能够实现两者之间的数值关系，而且CPU的运算速度还要看CPU的流水线的各方面的性能指标。由于主频并不直接代表运算速度，所以在一定情况下，很可能会出现主频较高的CPU实际运算速度较低的现象。因此主频仅仅是CPU性能表现的一个方面，而不代表CPU的整体性能。 2.外频 外频是CPU的基准频率，单位也是MHz。外频是CPU与主板之间同步运行的速度，而且目前的绝大部分电脑系统中外频也是内存与主板之间的同步运行的速度，在这种方式下，可以理解为CPU的外频直接与内存相连通，实现两者间的同步运行状态。外频与前端总线(FSB)频率很容易被混为一谈，下面的前端总线介绍我们谈谈两者的区别。 3.前端总线(FSB)频率 前端总线(FSB)频率(即总线频率)是直接影响CPU与内存直接数据交换速度。由于数据传输最大带宽取决于所有同时传输的数据的宽度和传输频率，即数据带宽=(总线频率×数据带宽)/8。 外频与前端总线(FSB)频率的区别：前端总线的速度指的是数据传输的速度，外频是CPU与主板之间同步运行的速度。也就是说，100MHz外频特指数字脉冲信号在每秒钟震

计组课设实验报告

《计算机组成原理与系统结构》课程设计 实 验 报 告 课题：两个16位二进制数加法计算 班级： 成员： 完成日期：2013年10月11日

一：课程设计步骤 1.确定设计目标 综合考虑实验条件及自身能力水平，以及设计功能的可靠性和实用性，我们小组决定将设计目标定为“两个16位二进制数相加”。分两次分别输入两个加数的低八位和高八位，输出两个16位二进制数相加的结果。 2.确定指令系统 （1）数据格式 模型机规定数据采用定点整数补码表示，字长为8位，其格式如下： 7 6 5 4 3 2 1 0 符号尾数 （2）指令格式 模型机设计四大类指令共16条，其中包括算术逻辑指令、I/O指令、访问及转移指令和停机指令。 ①算术逻辑指令 设计九条算术逻辑指令并用单字节表示，寻址方式采用寄存器直接寻址，其格式如下： 7 6 5 4 3 2 1 0 OP-CODE RS RD 其中，OP-CODE为操作码，RS为源寄存器，RD为目的寄存器，并规定： RS或RD 选定的寄存器 00 01 10 R0 R1 R2 ②I/O指令 输入（1N）和输入（OUT）指令采用单字节指令，其格式如下： 7 6 5 4 3 2 1 0 OP-CODE addr RD 其中，addr=01时，选中“INPUT DEVICE”中的开关组作为输入设备，addr=10时，选中“INPUT DEVICE”中的数码块作为输入设备。 ③访问指令及转移指令 模型机设计两条访问指令，即存数（STA）、取数（LDA），两条颛臾指令，即无条件转移（JMP）、结果为零或有进位转移（BZC），指令格式如下： 7 6 5 4 3 2 1 0 00 M OP-CODE RD D 其中，OP-CODE为操作码，rd为目的寄存器地址（LDA、STA指令使用）。D为位移量（正负均可），M为寻址模式，其定义如下： 寻址模式有效地址E 说明 00 E=D 直接寻址

CPU主流技术和指令集

CPU 主流技术及指令集 引文：CPU有哪些主流技术？实际使用中对性能有怎样的影响？ Intel官网对I5-2400S spec网址： https://www.wendangku.net/doc/af16857902.html,/pr oducts/52208/Intel-Core-i5-2400S-Processor-(6M-Cache-2_50-GHz)

1. CPU主流技术 1.1.I ntel EIST SpeedStep技术，使CPU频率能在高、低两个确定的频率间切换，而且这种切换不是即时调整的，通常设置为当用电池时降为低频，而在用交流电源时恢复到高频（全速）。由于降为低频的同时也会降低电压和功耗，一方面CPU本身耗电量减少，另一方面发热量也会减少，这样还能缩减甚至完全避免使用风扇散热，进一步的节约了用电，因此能延长电池的使用时间；另一方面在用交流电的时候又能恢复为全速工作以获得最高性能。 EIST—Enhanced Intel Speed Step Technology（增强型Intel SpeedStep技术）， 与早期的SpeedStep 技术不同的是，增强型SpeedStep 技术可以动态调整CPU 频率，当CPU使用率低下或接近零的时候动态降低CPU的倍率，令其工作频率下降，从而降低电压、功耗以及发热；而一旦监测到CPU使用率很高的时候，立即恢复到原始的速率工作。 AMD的CPU有类似效果的技术，称作Power Now!（移动平台）或者Cool'n'Quiet （桌面平台）。 测试过程中若是关闭了EIST, 可用tool监测到CPU的频率会固定在标准频率，相反打开则频率会根据工作任务动态的调整频率。 1.2.I ntel Tubor boost 智能加速技术又称睿频加速技术，Turbo Boost为新一代能效管理方案，与EIST的降低主频以达到控制能耗的想法不同，Turbo Boost的主旨在于——在不超过总TDP (Thermal Design Power) 的前提下，尽量挖掘CPU的性能潜力。 它基于Nehalem架构的电源管理技术，通过分析当前CPU的负载情况，智能地完全关闭一些用不上的核心，把能源留给使用中的核心，并使它们运行在更高的频率，进一步提升性能；相反，需要多个核心时，动态开启相应的核心，智能调整频率。这样，在不影响CPU的TDP（热功耗设计）情况，能把核心工作频率调得更高。

计组实验报告.

武汉大学计算机学院计算机科学与技术专业 CPU设计实验报告 实验名称:开放式实验CPU设计课题名称: 计算机组成原理 班级: 指导教师：徐爱萍 组长: 组员: 二零一五年三月

目录 目录 (1) 1 实验环境 (2) 1.1 Quartus Ⅱ介绍 (2) 1.2 硬件描述语言（VHDL） (3) 1.3实验的主要成果 (3) 2 实验要求 (5) 2. 1 指令格式要求 (5) 2. 2 指令流程及微信号序列分析 (6) 2.2.1 ADD指令分析 (6) 2.2.2 ADC指令分析 (7) 2.2.3 SUB指令分析 (7) 2.2.4 SBC指令分析 (7) 2.2.5 INC指令分析 (7) 2.2.6 DEC指令分析 (8) 2.2.7 SHL指令分析 (8) 2.2.8 SHR指令分析 (8) 2.2.9 MOVR指令分析 (8) 2.2.10 MOVD指令分析 (9) 2.2.11 LDRR指令分析 (9) 2.2.12 STRR指令分析 (10) 2.2.13 JMP指令分析 (10) 2.2.14 JRC指令分析 (11) 2.2.15 JRZ指令分析 (11) 2.2.16 JRS指令分析 (11) 2.2.17 CLC指令分析 (11) 2.2.18 STC指令分析 (11) 3.部件仿真实验 (11) 3.1 八个通用寄存器设计与仿真 (11) 3.1.1 设计代码 (11) 3.1.2 RTL连接图 (17) 3.1.3 仿真过程 (17) 3.2算术逻辑单元设计与仿真 (18) 3.2.1 设计代码 (18) 3.2.2 RTL连接图 (21) 3.2.3 仿真过程 (22) 4. CPU设计 (23) 4.1取指设计 (23) 4.2指令译码的设计 (25) 4.3执行部分设计 (28) 4.4存储器部分设计 (31) 4.5通用寄存器组设计 (32)

CPU指令集浅说

许多人在选择CPU，或了解CPU性能时，常常忽略指令集这个指标，甚至认为它无关紧要的。 其实，指令集对于CPU来讲，是相当重要的。 举个常见的例子吧，有些使用老机子的人，在玩3D、视频、音频、图像、游戏等多媒体文件时，常常会感到效果不好。速度慢、卡、甚至无法处理等。这其中最重要的一个原因，就是老机子的CPU缺少先进的指令集。 本文就是力图用最通俗的语言，给非专业人士说说CPU的指令集。都是从网上学来的，纯属个人理解，绝非权威观点。由于尽量不使用那些艰涩难懂的专业术语，所以难免有不严谨之处。就当扫盲吧。 CPU指令集浅说 啥是指令集？ 我们对电脑下达的每一个命令都需要CPU根据预先设定好的某一条指令来完成。 这些预先设定好的指令是预存在CPU中的。CPU依靠外来指令“激活”自己内存的指令，来计算和操控电脑。 每款CPU在设计时就规定了一系列与电脑其它部件相配合的指令系统。 预先存储的指令越多，CPU越“聪明”。可以做的“动作”越多。预先存储的指令越先进，CPU就越高级。就好比大人脑袋里的知识多，所以比小孩聪明。 多个指令集中在一起，通常叫指令集。 基本指令集与扩展指令集 CPU都有一个基本的指令集，在基本功能方面，它们的差别并不太大。没有基本指令集的CPU，就是“傻子”一样的摆设。 为了提高CPU在某些方面的性能，就必须增加一些特殊的指令满足特殊的需求，这些新增的指令就构成了扩展指令集。也就是常说的指令集。 精简指令集与复杂指令集 不管是基本指令集还是扩展指令集，都有精简与复杂之分。 千万不要认为精简一定不如复杂。恰恰相反的是，目前的精简指令集比复杂指令集好得多。所以精简指令集基本用于中、高档服务器中。尤其是高档服务器，使用的都是精简指令集。而且，精简指令集有不断向个人电脑领域发展的趋势。 从长远上讲，精简指令集是以后高性能CPU的发展方向。预计总有一天会一统江湖。 说到这，您一定会明白一个事实，那就是，目前绝大部分个人电脑都是使用复杂指令集的。 精简指令集（RISC） 精简指令集（RISC）有人又叫“简单指令集”。它是从复杂指令集（CISC）脱胎出来的。 在使用复杂指令集（CISC）的实践中，人们发现大部分程序（大约80%）通常只使用复杂指令集（CISC）中的很少部分指令（大约20%）就能正常工作，其它的指令很少用到。于是就在这20%的常用指令的基础上，开发出了精简指令集（RISC）。 我们来看看下面复杂指令集与精简指令集的主要比较吧。

计算机组成原理与汇编实验报告

计算机组成原理与汇编 实验报告 Company Document number：WUUT-WUUY-WBBGB-BWYTT-1982GT

计算机组成原理与汇编课程设计 实验报告 目录 一、课程设计目标 (3) 二、课程设计基本要求 (3) 三、课程设计的内容 (3) 四、课程设计的要求 (5) 五、实验详细设计 (5) 1.统计文件中各字母出现的频率 (5) 2.用递归计算50以内Fibonacci 数, 以十进制数输出 (9) 3.虚拟平台模拟机实验 (11) 六、使用说明 (19) 七、总结与心得体会 (19) 八、参考文献 (20) 九、附录 (20) 1.字符统计.asm (20) 2.斐波那契数（小于50）.asm (29) 一、课程设计目标 通过课程设计使学生综合运用所学过的计算机原理与汇编知识，增强解决实际问题的能力，加深对所学知识的理解与掌握，提高软硬件开发水平，为今后打下基础。 课程设计的目的和要求： 1、使学生巩固和加强《计算机原理与汇编语言》课程的基本理论知识。

2、使学生掌握汇编语言程序设计的方法及编程技巧，正确编写程序。 3、使学生养成良好的编程习惯并掌握调试程序的基本方法。 4、使学生养成规范书写报告文档的能力，撰写课程设计总结报告。 5、通过查阅手册和文献资料，培养学生独立分析问题和解决问题的能力。 二、课程设计的基本要求 1、认真查阅资料，独立完成设计任务，每道题都必须上机通过。 2、编写预习报告，写好代码，上机调试。 3、独立思考，培养综合分析问题解决问题和调试程序的能力。 4、按时完成课程设计，写出课程设计报告。 三、课程设计的内容 1、给定一个英文ASCII码文件，统计文件中英文字母的频率，以十进制形式输出。 2、用递归计算50以内Fibonacci 数, 以十进制数输出. 3、虚拟平台的模型机实验，具体要求如下： 1)选择实验设备，将所需要的组件从组件列表中拖到实验设计流程栏中 2)搭建实验流程：根据原理图1和电路图（见附件）,将已选择的组件进行连线。 3)输入机器指令:选择菜单中的“工具”，再选择“模型机调试”，在指令输入窗 口中输入如下指令： 00000000 00010000 00001001 00100000 00001011 00110000 00001011 01000000 00000000 00000001 本实验设计机器指令程序如下：