CD4046与CD4520倍频锁相与仿真

锁相环原理及应用

锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出

控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

倍频电路设计

课程设计任务书 学生姓名：专业班级： 指导教师：工作单位： 题目：倍频电路设计 初始条件： 具较扎实的电子电路的理论知识及较强的实践能力；对电路器件的选型及电路形式的选择有一定的了解；具备高频电子电路的基本设计能力及基本调试能力；能够正确使用实验仪器进行电路的调试与检测。 要求完成的主要任务： 1. 采用晶体管或集成电路设计一个倍频电路； 2. 额定电压5V，电流10～15 mA ； 3. 输入频率4MHz，输出频率12 MHz 左右； 4. 输出电压≥ 1 V，输出失真小； 5. 完成课程设计报告（应包含电路图，清单、调试及设计总结）。 时间安排： 1．2011年6月3日分班集中，布置课程设计任务、选题；讲解课设具体实施计划与课程设计报告格式的要求；课设答疑事项。 2．2011年6月4日至2011年6月9日完成资料查阅、设计、制作与调试；完成课程设计报告撰写。 3. 2011年6月10日提交课程设计报告，进行课程设计验收和答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日

目录 摘要..................................................................... I Abstract.................................................................. II 1 绪论 (1) 2 设计内容及要求 (2) 2.1 设计目的及主要任务 (2) 2.1.1 设计的目的 (2) 2.1.2 设计任务及主要技术指标 (2) 2.2 设计思想 (2) 3 设计原理及方案 (3) 3.1 设计原理 (3) 3.1.1锁相环组成介绍 (3) 3.1.2锁相环原理 (5) 3.1.3 NE564芯片介绍 (6) 3.2 设计方案 (7) 4 电路制作及硬件调试 (9) 5 心得体会 (10) 参考文献 (11)

倍频器设计

一、 题目：倍频器 （1） 采用晶体管设计一个倍频电路； （2） 额定电压9.0V ，电流10~15mA ； （3） 输入频率1.5MHz ，输出频率4.5MHz 左右； （4） 输出电压>1.5V ，输出失真小 二、 原理图 如图整体以丙类功率放大器为基架电路。电路左侧C 1和L 1构成滤波电路，R e 和C e 构成射极偏置稳定电路。C 和L 构成选频电路，右侧耦合变压器构成输出匹配网络，C 2、L 2和电源构成串馈馈电电路。 三、 multisim 仿真图 倍频器谐振点在c n l n ωω1= 由于是三倍倍频器，所以n=3，即c l ωω31 3=，所以f lc π2*31=。而根据题目f=1.5MHz 。所以选择C=35pF ，L=35.48μh 。 其余部分的电路器件选择常用参数，C 1=0.1μF ， L 1=20mH ，R e =1k Ω，C e =0.1μF ，C 2=0.1μF ，L 2=20mH ，R 2=1k Ω，直流电压源

根据题目选择9V。模拟电路图如下 四、调试过程及输出结果分析：在C、L经计算确定之后，对其它电容电阻电感进行了小幅调试。 （1）函数发生器产生频率为1.5Mhz，振幅1Vp的正弦波。 观测输出信号，频率计数器显示4.17MHz，基本在4.5MHz左右，符合题目要求。

随后是输出信号的波形，可以看出失真还是比较小的，输出电压U>1.5V, 符合题目要求。 （2）随后尝试了一下输入信号为三角波或者方波的情况。两者输出信号都是 4.5Mhz左右的波形，只是输出为正弦波,输出电压都符合U>1.5V，失真比较小。 输入为三角波时：

锁相环倍频器

锁相环倍频器

摘要 倍频器（frequency multiplier）使输出信号频率等于输入信号频率整数倍的电路。输入频率为f1，则输出频率为f0＝nf1，系数n为任意正整数，称倍频次数。倍频器用途广泛，如发射机采用倍频器后可使主振器振荡在较低频率，以提高频率稳定度；调频设备用倍频器来增大频率偏移；在相位键控通信机中，倍频器是载波恢复电路的一个重要组成单元。 利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍频器。倍频器也可由一个压控振荡器和控制环路构成。它的控制电路产生一控制电压，使压控振荡器的振荡频率严格地锁定在输入频率f1的倍乘值f0＝nf1上。

目录 一课题目 (4) 二课题介绍 (4) 三关键词 (4) 四锁相环介绍 (4) 五CD4046介绍 (6) 六CD4518介绍 (10) 七锁相环倍频器设计电路及工作原理 (12) 八电路元件清单 (13) 九焊接与制作 (13) 十实物图 (14) 十一心得体会 (14) 十二参考文献 (15) 十三致谢 (15)

题目锁相环倍频器 一．本次课程设计主要是配合《模拟电子技术》和数字电子技术》理论课程而设置的一次实践性课程，祈祷巩固所学知识，加强综合实力，培养电路设计能力，提高实验技术，启发创新思想的效果。 二．课程介绍 倍频器有晶体管倍频器、变容二极管倍频器、阶跃恢复二极管倍频器等。用其他非线性电阻、电感和电容也能构成倍频器，如铁氧体倍频器等。非线性电阻构成的倍频器，倍频噪声较大。这是因为非线性变换过程中产生的大量谐波使输出信号相位不稳定而引起的。倍频次数越高，倍频噪声就越大，使倍频器的应用受到限制。在要求倍频噪声较小的设备中，可采用根据锁相环原理构成的锁相环倍频器和同步倍频器。 三．关键词 锁相环CD4046 CD4518 四．锁相环介绍 锁相环(phase-locked loop):为无线电发射中使频率较 为稳定的一种方法,。锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）。低通滤波器三部分组成，如图1所示。

锁相环原理及锁相环原理图

问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）

数电实验锁相环倍频器

实验11 锁相环倍频器 121180166 琛 一、实验目的 1学习数字锁相环集成电路，锁相环倍频器的基础知识。 2根据数字锁相环74HC/HCT4046的数据手册，分析、设计数字锁相环倍频器，学习根据集成电路数据手册分析、设计电路的的一般方法。 二、实验器材 双踪示波器、方波信号发生器、数字万用表、CD4046、74LS47。 三、实验预习、研究、思考题 1 锁相环锁定与失锁的标志是什么？如何用示波器来判断？ 答：锁定的标志是输出信号和输入信号频率相同，仅有相位的不同。用示波器判断，可以调节输入电压，若输出信号与输入信号相位差不变化，频率一致，即两信号相对稳定，则完成锁相。 2 锁相环的锁定围主要由哪些因素决定？ 答：由CD4046技术手册可知，期锁定围由R1、R2、C1三个主要参数决定。具体值要看这三个参数的关系图。其中，C1、R1决定中心频率，R2、C1决定最低频率，R1、R2决定最高频率和最低频率比值。 3 CD4046有两个相位比较器，有何区别？74HC4046有3个相位比较器，有何区别？

答：对于CD4046，两个相位比较器分别为异或相位比较器（NOR ）即PC1，其相位锁定围为0——180°；相位——频率比较器（PFD ），即PC2，其相位锁定围为-360°——360°。其中PC1比较容易锁定，但是要求输入信号50%占空比，或者是波形较好小信号。若条件达到尽可能用PC1，否则使用PC2已达到稳定的锁相。一般多用PC2，比较容易满足条件。 对于74HC4046，除去CD4046已有的两个触发器外，还有第三个触发器 JK 触发相位比较器（JK ），即PC3，其相位锁定围是0——360°。选择方式与CD4046类似。 4 试推导有一个零点的二阶系统的单位阶跃响应的时域表达式和超调量的表达式。 答：对于有一个零点的二阶系统，其H(s)= b as s b as 2+++,其中a=2ζω，b=ω2，这是一个冲激响应。其对应阶跃响应为G （s ）=b as s b as 2+++*s 1。对其进行拉普拉斯逆变换可知,由于表达式过于复杂，故使用matlab 进行拉普拉斯逆变换可得，g （t ）=1 - (cosh(t*(a^2/4 - b)^(1/2)) - (a*sinh(t*(a^2/4 - b)^(1/2)))/(2*(a^2/4 - b)^(1/2)))/exp((a*t)/2)

基于FPGA的光电编码器四倍频电路设计

收稿日期:2006-11 作者简介:钞靖(1983—),女,硕士研究生,研究方向为数控系统及其运动控制等。 基于FPG A 的光电编码器四倍频电路设计 钞　靖,王小椿,姜　虹 (北京交通大学机电学院,北京100044) 摘要:分析光电编码器四倍频原理,提出了一种基于可编程逻辑器件FPG A 对光电编码器输出信号倍频、鉴相、计数的具体方法,有利于提高被控对象的测量精度和控制精度。 关键词:FPG A;光电编码器;四倍频 中图分类号:TP212.14 文献标识码:B 文章编号:1006-2394(2007)06-0017-02 Fourfold Frequency M ulti pli ca ti on C i rcu it D esi gn of I ncre m en t a l O pto 2electr i c Encoder Ba sed on FPGA CHAO J ing,WANG Xiao 2chun,J I A NG Hong (Mechanical and Electrical Contr ol Engineering Depart m ent,Beijing J iaot ong University,Beijing 100044,China ) Abstract:This article researches on the incre mental op t o 2electric encoder and analyze its f ourf old frequency multi 2p licati on p rinci p le,it gives a method based on FPG A t o multi p ly the signal of the incre mental op t o 2electric encoder,dif 2ferentiates its phase and counts its nu mber,the contr oled object πs p recisi on of measure and contr ol can be heightened . Key words:FPG A;incre mental op t o 2electric encoder;f ourf old frequency multi p licati on 1　引言 光电编码器是一种高精度的角位置测量传感器,由于其具有分辨率高、响应速度快、体积小、输出稳定等特点,被广泛应用于电机伺服控制系统中。通常,光电编码器可分为绝对式和增量式两种 [2] 。在数控机 床伺服电机的位置检测装置中一般采用增量式光电编码器,将其安装在电机轴的非负载端,跟随电机轴转动,其反馈信号则通过驱动器传递给运动控制器,构成对伺服电机的闭环控制。本文根据四倍频的基本原理,利用可编程逻辑器件FPG A 设计了一种对于增量式光电编码器的四倍频电路,其结构简单、性能可靠,可提高被控对象的测量精度和控制精度。2　四倍频电路设计原理 增量式光电编码器实际上是一种旋转式角位移检测装置,它根据轴所转过的角度,输出一系列脉冲,能将机械转角变换成电脉冲,其输出信号如图1所示。A 、B 两相信号是相位相差90°的正交方波脉冲串,每 个脉冲代表被测对象旋转了一定的角度,A 、B 之间的相位关系则反映了被测对象的旋转方向,即当A 相超 前B 相,转动方向为正转;当B 相超前A 相,转动方向为反转。Z 信号是一个代表零位的脉冲信号,可用于调零、对位 。 (a )编码器正转输出 　 (b )编码器反转输出 　 图1　光电编码器输出信号 对于每个确定的编码器,每转过固定角位移θ,就 对应一个脉冲信号,故其量化误差为θ/2。若将A 或B 信号四倍频,则在此θ角位移内,就会产生4个脉冲信号,其量化误差下降为θ/8,从而使光电编码器的角位移测量精度提高4倍。由于伺服系统中编码器的转速具有不可预见性,造成脉冲周期T 具有不确定的特点,从而无法使用锁相环等常用倍频方案。详细观察图1可发现,在脉冲周期T 内,A 、B 两相信号共产生了四次变化,尽管T 不确定,但由于A 、B 两相方波信号之间相位关系确定,使这四次变化在相位上平均分布。 ? 71?2007年第6期 仪表技术

锁相环电路设计

锁相环的原理 2007-01-23 00:24 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的 输入信号与内部的振荡信号同步，利用锁相 环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

锁相环CD4046 原理及应用

锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。

简易倍频放大电路课程设计

课程设计报告 电路与电子技术课程设计 简易倍频发大电路的设计与制作学生姓名 学号 所在学院 专业名称 班级 指导教师 成绩 二〇一三年六月

课程设计任务书 简易倍频放大电路的设计与制作 内容摘要：倍频放大电路实际上就是将输入信号频率成整数倍（2

倍、3倍……n倍）增加的电路。它主要用于甚高频无线电发射机或其它电子设增加的电路。随着现代通信技术的日益发展，倍频技术应用的领域也越来越广。实现倍频主要有三种方法：傅里叶法，锁相环法，参量法.传统倍频电路利用R C微分电路和施密特触发与非门分别检出脉冲的上升沿和下降沿，然后经过一个输入端或门叠加输出。电路能够完成信号的倍频工作，但实现起来比较繁琐，电路工作稳定性差。 为克服上述电路设计方法的缺陷，便于电路调试，我设计了一种全数字型倍频电路。在此电路中，输入脉冲由A点输入，由时钟C LK上升沿打入D触发器1，D触发器1输出信号B，B信号在下一个时钟的上升沿被打入下一级D触发器2，D触发器2输出信号C，再将B、C信号异或，即可得到脉冲宽度为一个时钟周期的倍频信号。采用这种方法实现的电路输出信号的脉冲宽度可由输入时钟周期的大小随意调节，唯一的要求是时钟的频率要大于两倍的输入信号的频率。 关键词：倍频电路数字型时钟CLK D触发器 Design and manufacture of a kind of simple Multiple frequency amplifier Abstract：Frequency amplifier circuit is actually the frequency of the input signal into integer (2 times, 3 times， N times) increased circuit. It is mainly used for VHF radio transmitter or other electronic equipment to increase the circuit. With the development of modern communication technology, the application of frequency doubling technology becomes more and more wide. Realization of frequency has mainly three kinds of methods: Fourier method, PLL, parametric method. The traditional frequency multiplier circuit using RC differential circuit and Schmidt trigger NAND

倍频电路设计

2013 ~ 2014 学年第 1 学期 《高频电子线路》 课程设计报告 题目：信号的幅度调制—倍频电路的设计专业：通信工程 班级： 11通信2班 姓名：王来军张睿王东晨 关培蕾孟雪赵桃桃 指导教师：王银花 电气工程系 2013年12月28日

《信号的幅度调制—倍频电路的设计》课程设计任务书

摘要 倍频是信号振幅调制的一个单元电路。倍频器广泛应用于无线电通信发射机或其它电子设备的中间级。在用倍频实现高频、高稳微波振荡源的过程中，倍频器倍频效率的高低不仅对简化电路和保持电路稳定性影响较大，而且对整个电路杂散、谐波的抑制都起着重要作用。倍频器的作用是将输入信号频率值成整数倍（2倍、3倍…n倍）增加的电路。本文研究的即是利用集成锁相环芯片来实现倍频的。通过适当配置集成锁相环芯片，并将VCO输出进行N分频，即可实现N 倍频。本次设计采用的集成锁相环芯片是高频模拟锁相环NE564。 关键词：倍频;集成锁相环;分频;VCO;NE564

目录 《信号的幅度调制—倍频电路的设计》课程设计任务书....................................... II 摘要...................................................................................................................... I II 目录............................................................................................................................ I V 第一章方案论证及选择 (1) 1.1实现倍频方法 (1) 1.2整体方案介绍 (2) 第二章各部分原理分析 (4) 2.1压控振荡器部分 (4) 2.2鉴相器部分 (4) 2.3环路滤波器部分 (5) 2.4锁相环工作过程的定性分析 (6) 第三章整体电路设计与参数计算 (9) 3.1主要芯片介绍 (9) 3.1.1集成锁相环NE564 (9) 3.1.2 集成计数器74LS193及两4输入与非门74LS20 (10) 3.2整体电路 (10) 3.2.1 分频部分电路 (10) 3.2.2 整体电路 (11) 3.3参数计算 (12) 3.4实验结果仿真与分析 (13) 第四章小结与体会 (15) 附录 (16) 材料清单 (16) 参考文献 (17) 答辩记录及评分表 (18)

PLL 锁相环原理

什么是锁相环（PLL）工作原理及对硬件电路连接的要求锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在 比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。

二倍频器设计

辽宁工学院 高频电子线路课程设计（论文）题目：二倍频器 院（系）：信息科学与工程学院系 专业班级：通信034 学号：030305105 学生姓名：包海全 指导教师： 教师职称： 起止时间：2006.6.19—2006.6.30

目录 第一章二倍频器的工作原理 ............................................................ 第二章二倍频器的的主要质量指标................................................ 第三章晶体管二倍频器的分析 ........................................................ 第四章二倍电路设计与参数计算……………………………………………………………… 第五章总体框图与电路……………………………………. 参考文献

第一章二倍频器的工作原理 二倍频器是把高频信号经过频率变换，变为一个固定频率。这种频率变换常是将已调高频信号的载波频率从高频变为更高频，同时必须保持其调制规律不变。具有折中作用的电路成为混频电路或变频电路或二倍频电路，既称二倍频电路。输入高频调幅波v s的载波频率范围为1.7~6MHz，与本振等幅波v0的频率范围为2.165~6.46MHz，经过混频后，输出频率为（2.165~6.465）MHz+（1.7~6）MHz=（3.7~12）MHz的更高频调幅波v i。输出的更高频调幅波与输入的高频调幅波的调制规律完全相同。即变频前与变频后的频谱结构相同，只是中心 频率有f s 改变为f i 。即产生了频谱搬移。但应注意，更高频已调信 号的上、下边频搬移到更高频位置后，分别成了下、上边频。 在实际应用中也可能将高频信号变为固定的中频信号。这时，同样只是把已调高频信号的载波频率变为中频，但调制规律保持不变。

(完整版)锁相环工作原理

基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO电路直接产生。如图3-4所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD或PC):是完成相位比较的单元,用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF):是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用.通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制VCO，使它的频率改变； 5、这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R分频器、N分频器、压控振荡器（VCO）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R分频器和N分频器完成参数配置后。晶振产生的参考频率（Fref）经R分频后输入到鉴相器，同时VCO的输出频率（Fout）也经N分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过LFP滤波，加到VCO的调制端，从而控制VCO的输出频率，使鉴相器两输入端的输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N和R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz，通过内部固定数字频率分频器生成5KHz或6.25KHz的参考频率。VCO振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图3-5所示。 N=F VCO/F R N：分频次数 F VCO：VCO振荡频率

高频倍频器三倍频器电路设计

西安航空学院 高频电子线路课程设计题目： 3倍频器电路设计 专业班级：电信1431 学号： 46 学生姓名：张琳 指导教师： 教师职称： 起止时间： 2012.12.29——2013.1.6 课程设计（论文）任务及评语

目录 第一章倍频器工作原理分析 0 1.1工作原理 0 1.2晶体管倍频原理电路、工作状态及其特点 (1) 第二章丙类倍频器功效分析 (3) 第三章三倍频器的主要质量指标 (6) 3.1 变频增益 (6) 3.2 失真和干扰 (6) 3.3 选择性 (6) 3.4噪声系数 (6) 第四章电路设计与仿真 (7) 第五章设计分析与总结 (9) 参考文献................................................. 错误！未定义书签。

第一章倍频器工作原理分析 1.1工作原理 倍频器（Frequency double）是一种输出频率等于输入频率整数倍的电路，用以提高频率，如下图所示的例子。 图1.1倍频器的应用 采用倍频器以下优点： 发射机的主振频率可以降低，这对稳频是有利的。因为振荡器的频率越高，频率稳定度就越低。一般主振频率不宜超过5MHz。因此，发射频率高于5MHz的发射机，一般宜采用倍频器。 在采用石英晶体稳频时，振荡频率越高，石英晶体越薄，越易震碎。一般来说，最薄的石英晶体的固有振荡频率限制在20MHz以下。超过这一频率，就宜在石英振荡器后面采用倍频器。 如果中间级既可以工作在放大状态，也可以工作于倍频状态，那么就可以在不扩展 主振波段的的情况下，扩展发射机的波段。这对稳频是有利的，因为振荡波段越窄，频 率稳定度就越高。 倍频器的输入与输出不同，因而减弱了寄生耦合，使发射机的工作稳定性提高。 如果是高频或调相发射机，则可采用倍频器来加大频移或相移，亦即加深调制度。

基于NE564的锁相倍频电路(32倍频)

用NE564构成锁相倍频器（32倍频）系统设计 作者XXX 指导教师马玲 摘要：NE564是一种工作频率可高达50MHz的超高集成锁相环路芯片，内部有鉴相器，环路滤波，压控振荡器等基本电路环节构成回路的一种集成电路的芯片，NE564的功能是输出信号与参考信号之间的比较，然后经过环路滤波产生的电压信号控制严控振荡器来实现频率的跟踪、捕捉与锁定。74LS393有分频器的作用，NE564输出的信号经过74LS393分频以后的信号经过鉴相器，实现倍频，所以在其与NE564一起工作可实现锁相倍频的作用，是构成锁相倍频器的主要器件，再辅助一些其他器件，就可实现对高频信号的锁相倍频功能。 关键词：倍频、锁相环路、分频、NE564、压控振荡器 NE564 constitute a phase-locked frequency multiplier (32 multiplier) system design Author XXX Guide Teacher Ma Ling Abstract：NE564 is a PLL chip operating frequency up to 50MHz ultra-high, phase detector, loop filter, VCO circuit links constitute a circuit of an integrated circuit chip. The function of this chip is compare the output signal and consult signal then realize the function of tracking, capturing and locking frequency by control voltage the loop filter produced. 74LS393 is a chip has the function of sub-frequency. The signal output from NE564 through 74LS393 sub-frequency after phase detector to realize multiplier. So this chip work with NE564 can realize multiplier and is the main component to consist a phase-locked device and assisted anther component can realize the function of signal phase-locked and frequency multiplication. Key words: Octave、PLL、frequency、NE564、VCO