同步二进制加法计数器Verilog HDL

module Verilog1(q,cout,r,clk); output[3:0] q;

output cout;

input r,clk;

reg[3:0] q;

reg cout;

always @(posedge clk)

begin

q=q+1;

if(r) q=4'b00;

else if(q==4'b1111)cout=cout+1; else

cout=cout;

end

endmodule

74ls90清零法实现8421码任意进制计数器

74ls90清零法实现8421码任意进制计数器 实验目的： 1.了解中规模集成电路的逻辑功能和各控制端的作用。 2.熟悉集成计数器74LS90的级联扩展。 3.掌握用集成计数器74LS90实现任意进制计数的方法。 实验原理： 74ls90的MR1.MR2管脚同时置一时，可实现异步清零。所以对2进制，最大显示数为1，Q1接MR1。MR2即可；3进制，Q1Q2接MR1MR2；四进制，Q2接MR1MR2；五进制，Q0Q2接MR1MR2；六进制，Q1Q2接MR1MR2;七进制不可；八进制，Q3接MR1MR2；九进制Q3Q0接MR1MR2 74LS90功能：十进制计数器（÷2 和÷5） 原理说明：本电路是由4 个主从触发器和用作除2 计数器及计数周期长度为除5 的3 位2 进制计数器所用的附加选通所组成。有选通的零复位和置9 输入。为了利用本计数器的最大计数长度（十进制），可将B 输入同QA 输出连接，输入计数脉冲可加到输入 A 上，此时输出就如相应的功能表上所要求的那样。LS90 可以获得对称的十分频计数，办法是将QD 输出接到A 输入端，并把输入计数脉冲加到B 输入端，在QA 输出端处产生对称的十分频方波。 反馈归零法(复位法)设计任意进制计数器的思路： (1) 10以内的M进制 (2) 10到100以内的M进制 a.由两片(个位和十位)74LS90扩展构成100进制; 扩展连接方法:两芯片均连接成十进制，时钟脉冲从个位CP0 进，个位的Q3与十位芯片的CP0相连即可。

b.把M 进制所对应的十位，个位芯片上输出为1的端相与后反馈到四个清零端，作为个位和十位的计数满整体清零信号。 实验电路： CKA 14 Q012CKB 1Q1 9Q2 8Q311 R0(1)2 R0(2)3 R9(1) 6 R9(2) 7U1 74LS90 实验运行结果：

四位二进制同步加法计数器(缺0011 0100 0101 0110)

成绩评定表

课程设计任务书

摘要 本次课设题目为四位二进制加法计数器（缺0011 0100 0101 0110）。 首先在QuartusII8.1中建立名为count16的工程，用四位二进制加法计数器的VHDL语言实现了四位二进制加法计数器的仿真波形图，同时进行相关操作，锁定了所需管脚，将其下载到实验箱。 然后，在Multisim软件中，通过选用四个时钟脉冲下降沿触发的JK触发器和同步电路，画出其时序图，卡诺图，建立相关方程，做出相关计算，完成四位二进制加法计数器（缺0011 0100 0101 0110）的驱动方程。在Multisim软件里画出了四位二进制加法计数器的逻辑电路图。经过运行，分析由红绿灯的亮灭顺序及状态，和逻辑分析仪里出现波形图。说明四位二进制加法计数器顺利完成。 关键词：计数器；VHDL语言；仿真；触发器。

目录 一、课程设计目的 (1) 二、设计框图 (1) 三、实现过程 (2) 1、QUARTUS II实现过程 (2) 1.1建立工程 (2) 1.2编译程序 (7) 1.3波形仿真 (10) 1.4 仿真结果分析 (14) 1.5引脚锁定与下载 (14) 2、MULTISIM实现过程 (16) 2.1求驱动方程 (16) 2.2画逻辑电路图 (19) 2.3逻辑分析仪的仿真 (20) 2.4结果分析 (21) 2.5自启动判断 (22) 四、总结 (23) 五、参考书目 (24)

一、课程设计目的 1 了解同步加法计数器工作原理和逻辑功能。 2 掌握计数器电路的分析、设计方法及应用。 3 学会正确使用JK 触发器。 二、设计框图 状态转换图是描述时序电路的一种方法，具有形象直观的特点，即其把所用触发器的状态转换关系及转换条件用几何图形表示出来，十分清新，便于查看。 在本课程设计中，四位二进制同步加法计数器用四个CP 下降沿触发的JK 触发器实现，其中有相应的跳变，即跳过了0011 0100 0101 0110四个状态，这在状态转换图中可以清晰地显示出来。具体结构示意框图和状态转换图如下： 1010 101111001101111011110 /1 /1000 101101110010000100000/0/0/0/0/0/0/0/0/0/????←????←????←????←????←↓↑???→????→????→????→????→? B:状态转换图

计数进制可变的计数器设计

数字电子技术基础自主实验 班级：1201106 学号：1120110618 姓名: 陈振鑫

姓名班级学号 实验日期节次教师签字成绩 实验名称：计数进制可变的计数器设计 一、实验目的 利用74LS138（3线－8线译码器），74LS253（4选1数据选择器），74LS161（同步十进制加法计数器）三个芯片组合，利用清零法组成模数可以改变的加法计数器。 二、实验设备名称，型号 1.实验电路箱 2.直流稳压电源 3.74LS138、74LS253 、74LS161等芯片 4.导线若干 5.数字万用表 74ls138 74ls161

74ls253 三、实验电路图 四、设计思路及方案 设计思路：将计数器的输出作为译码器的输入端，译码数通过数据选择器，输出低点平，利用同步十进制加法计数器74LS161的清零端将计数器清零。 设计方案：电路图如图上图所示，74LS161计数器输出端QdQcQbQa分别与74LS138的输入端B0B1B2和输入使能端E2（高电平有效）相连，译码器的输出端Y0Y1Y6Y7与四选一数据

选择器输入端相连，输出端与计数器清零端相连。当E3＝1，B2B1B0从000到111变化时Y1～Y7分别被选中，当MN分别取00～11时，便可实现改变计数器当进制。 五、实验步骤 1.检查导线通断后按电路图连好电路，QdQcQbQa端接数码显示管，CP端接手动计数脉冲，MN端设为00，检查无误后接通电源； 2.接通电源连续发动计数脉冲至CP端，观察数码显示，使计数器进入主计数循环； 3.按表测量并记录数据； 4.分别设MN＝01，10，11，重复上述步骤； 5.分析实验结果。 六、仿真结果

同步二进制加法计数器

同步二进制加法计数器 F0302011 5030209303 刘冉 计数器是用来累计时钟脉冲（CP脉冲）个数的时序逻辑部件。它是数字系统中用途最广泛的基本部件之一，几乎在各种数字系统中都有计数器。它不仅可以计数，还可以对CP 脉冲分频，以及构成时间分配器或时序发生器，对数字系统进行定时、程序控制操作。此外，还能用它执行数字运算。 1、计数器的特点： 在数字电路中，把记忆输入CP脉冲个数的操作叫做计数，能实现计数状态的电子电路称为计数器。特点为（1）该电路一般为Moore型电路，输入端只有CP信号。 （2）从电路组成看，其主要组成单元是时钟触发器。 2、计数器分类 1) 按CP脉冲输入方式，计数器分为同步计数器和异步计数器两种。 同步计数器：计数脉冲引到所有触发器的时钟脉冲输入端，使应翻转的触发器在外接的CP脉冲作用下同时翻转。 异步计数器：计数脉冲并不引到所有触发器的时钟脉冲输入端，有的触发器的时钟脉冲输入端是其它触发器的输出，因此，触发器不是同时动作。 2) 按计数增减趋势，计数器分为加法计数器、减法计数器和可逆计数器三种。 加法计数器：计数器在CP脉冲作用下进行累加计数（每来一个CP脉冲，计数器加1）。 3) 按数制分为二进制计数器和非二进制计数器两类。 二进制计数器：按二进制规律计数。最常用的有四位二进制计数器，计数范围从0000到1111。 异步加法的缺点是运算速度慢，但是其电路比较简单，因此对运算速度要求不高的设备中，仍不失为一种可取的全加器。同步加法优点是速度快，虽然只比异步加法快千分之一甚至几千分之一秒，但对于计数器来讲，却是十分重要的。所以在这个高科技现代社会中，同步二进制计数器应用十分广泛。 下图为三位二进制加法计数器的电路图。 图1 三位二进制计数器 图示电路为对时钟信号计数的三位二进制加法计数器或称为八进制加法计数器。 该电路的经典分析过程: 1.根据电路写出输出方程、驱动方程和状态方程 2. 求出状态图 3.检查电路能否自启动 4.文字叙述逻辑功能 解：

电子技术基础(数字部分)74LS161计数功能实验

实验三 74LS161计数功能实验 实验目的： 掌握计数器74LS161功能。要求通过清零法用74LS161设计一个十二进制计数器，通过置数法用74LS161设计一个九进制计数器，并验证电路的正确性； 实验器材： 数字逻辑实验箱一个；数字万用表一个；5V 电源一个；导线若干； (1) 通过清零法用74LS161设计一个十二进制计数器。 实验原理图： 实验过程：通过输入脉冲，用发光二极管显示计数，并记录下显示结果。 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 74LS161 CR CP P 0 P 1 P 2 P 3 CEP GND V CC TC Q 0 Q 1 Q 2 Q 3 CET PE 图1 74LS161引脚分布 3 & 1 74LS00 2 300 8.2K +5V K1 74LS244 300 LED 3 & 1 74LS00 2 74LS244 300 LED ... ... 1 1 1

实验结论： 观察发光二极管显示的计数，从0000计数到1011后自动回到0000，然后循环， 说明该逻辑电路是一个十二进制计数器。 （2）通过置数法用74LS161设计一个九进制计数器。 画出实验原理图 实验过程：通过输入脉冲，用发光二极管显示计数，并记录下显示结果。 实验结论： 观察发光二极管显示的计数，从0000计数到1000后自动回到0000，然后循环，说明该逻辑电路是一个九进制计数器。 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 74LS161 CR CP P 0 P 1 P 2 P 3 CEP GND V CC TC Q 0 Q 1 Q 2 Q 3 CET PE 74LS244 300 LED 74LS244 300 LED ...... 300 8.2K +5V K1 0 1 1 3 & 1 74LS00 2

三位二进制加法计数器(无效态：000,001)设计一个基于74138的组合电路 设计一个140进制加法计数器

目录 1 课程设计的目的与作用 (1) 2 设计任务 (1) 3 设计原理 (2) 3.1三位二进制加法计数器 (2) 3.2全加器 (2) 3.3用集成芯片设计一个140进制的加法器 (2) 4实验步骤 (3) 4.1加法计数器 (3) 4.2全加器 (6) 4.3用集成芯片设计一个140进制的加法器 (7) 5仿真结果分析 (8) 6设计总结 (9) 7参考文献 (9)

1课程设计的目的与作用 （1）了解同步计数器及序列信号发生器工作原理； （2）掌握计数器电路的分析，设计方法及应用； （3）掌握序列信号发生器的分析，设计方法及应用 2 设计任务 2.1加法计数器 （1）设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合电路选用与门和与非门等。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。 2.2全加器 （1）设计一个全加器，选用一片74LS138芯片设计电路。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。 2.3 140进制的加法器 （1）设计一个140进制加法器并显示计数，选用两片74L163芯片设计电路。 （2）根据自己的设计接线。 （3）检查无误后，测试其功能。

3 设计原理 3.1加法计数器 1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。计数器按长度可分为：二进制，十进制和任意进制计数器。计数器不仅有加法计数器，也有减法计数器。如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。在同步计数器中，个触发器共用同一个时钟信号。 2.时序电路的分析过程：根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。 3.CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。 3.2全加器 1.74LS138有三个输入端：A0,A1，A2 和八个输出端Q0-Q7. 3个使能输入端口分是STB,STC,STA,只有当STB=STC=0，STA=1时，译码器才能正常工作，否则译码器处于禁止状态，所有输出端为高电平。 2. 以处理低位进位，并输出本位加法进位。多个全加器进行级联可以得到多位全加器 3.3用集成芯片设计一个140进制的加法器 选取两片74LS163芯片设计140进制加法计数器。74LS163具有以下功能： A 异步清零功能 当0 CR时，其他输入信号都不起作用，由时钟触发器的逻 = = CR时，计数器清零。在0 R复位计数器也即使异步清辑特性知道，其异步输入端信号是优先的，0 = CR正是通过D 零的。

多进制计数器的设计

学院：应用技术学院 专业；电子信息工程 班级：2009级3班 学号：200911513335 课程设计题目：用74160设计400进制计数器第一部分：题目分析及设计思路

计数器的概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。 计数器作用 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED 屏才能显示。同步计数器的特点是，输入时钟脉冲同时作用各级触发器，所有触发器在同一时刻翻转。因而不会出现像一部计数器中因翻转有先后而产生的尖峰脉冲干扰。获得模数为M的同步计数器的方法也可以分为复位法和置位法两种，但因各种的芯片的结构不同，进行复位与置位的法亦不完全相同。大多数同步计数器都具有进位端和借位端，使得多片计数器级联时，比较方便。 计数器的种类 1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 常见的同步计数器有74160系列,74LS190系列，常见的异步计数器有74LS290系列。

四位二进制加法计数器课程设计

成绩评定表 学生姓名郝晓鹏班级学号1103060129 专业通信工程课程设计题目四位二进制加法 计数器 评语 组长签字： 成绩 日期20 年月日

课程设计任务书 学院信息科学与工程学院专业通信工程 学生姓名郝晓鹏班级学号1103060129 课程设计题目四位二进制加法计数（缺0010 0011 1101 1110） 实践教学要求与任务: 1、了解数字系统设计方法。 2、熟悉VHDL语言及其仿真环境、下载方法。 3、熟悉Multisim仿真环境。 4、设计实现四位二进制加计数（缺0010 0011 1101 1110） 工作计划与进度安排: 第一周：熟悉Multisim及QuartusII环境，练习数字系统设计方法。包括采用触发器设计和超高速硬件描述语言设计，体会自上而下、自下而上设计 方法的优缺点 第二周：1.在QuartusII环境中仿真实现四位二进制加计数（缺0100 0101 1001 1010 ）。 2.在Multisim环境中仿真实现四位二进制加计数，缺（0100 0101 1001 1010），并通过虚拟仪器验证其正确性。 指导教师： 201 年月日专业负责人： 201 年月日 学院教学副院长： 201 年月日

摘要 本文采用在MAXPLUSⅡ环境中用VHDL语言实现四位二进制加法计数（缺0010 0011 1101 1110），在仿真器上显示结果波形，并下载到目标芯片上，在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制加法计数器（缺0010 0011 1101 1110），并通过虚拟仪器验证其正确性。 关键词：MAXPLUSⅡ环境；VHDL语言；四位二进制加计数；Multisim环境

十进制4位加法计数器设计

洛阳理工学院 十 进 制 4 位 加 法 计 数 器 系别：电气工程与自动化系 姓名：李奇杰学号：B10041016

十进制4位加法计数器设计 设计要求： 设计一个十进制4位加法计数器设计 设计目的： 1.掌握EDA设计流程 2.熟练VHDL语法 3.理解层次化设计的内在含义和实现 设计原理 通过数电知识了解到十进制异步加法器的逻辑电路图如下 Q3 则可以通过对JK触发器以及与门的例化连接实现十进制异步加法器的设计 设计内容 JK JK触发器的VHDL文本描述实现： --JK触发器描述 library ieee; use ieee.std_logic_1164.all; entity jk_ff is

port( j,k,clk: in std_logic; q,qn:out std_logic ); end jk_ff; architecture one of jk_ff is signal q_s: std_logic; begin process(j,k,clk) begin if clk'event and clk='0' then if j='0' and k='0' then q_s <= q_s; elsif j='0' and k='1' then q_s <= '0'; elsif j='1' and k='0' then q_s <= '1'; elsif j='1' and k='1' then q_s <= not q_s; end if; end if; end process; q <= q_s; qn <= not q_s; end one; 元件门级电路： 与门VHDL文本描述实现： --与门描述library ieee; use ieee.std_logic_1164.all;

做一个五进制的加减法计数器

一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法， 用J K 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S o。状态由S o做加1运算，状态转为S i，输出为0;状态S i做加1运算，转为状态S2,输出为0;状态S2做加1运算，转为状态S3,输出为0；状态S3做加1运算，转为状态S4,输出为0；当状态S4继续做加1 运算时，状态由S4转到S0,输出为1。当X=0时，计数器作减“1”运算。状态由S0 做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3,输出为0；状态S3做减1运算，转为状态S2,输出为0；状态S2做减1运算，转为状态S1,输出为0;状态S1做减1运算，状态由S1转为状态 S0,输出为0。由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1

第三步：求出输出方程，状态方程和驱动方程（控制函数）。用 JK触发器构成逻辑电路，JK触发器的特性方程Q2n Q1n 00 01 Q n+1=J Q n+ K Q n。 XQ3n 00 01 11 10 1 000 0 X X X 1V X n 0000 00011110 (1) Q2n Q1n _________ (b) Q3n+1=X Q2 Q1n+ X Q3n Q2n Q1n 2n Q1n 00 01 11 10 1000 X X X 0X A X 00u0 状态转换表如下: 1 1 10 XQ3 00 01 11 10 Z=X Q n3 + X Q3 1n XQ3

十进制加法计数器

在数字系统中，常需要对时钟脉冲的个数进行计数，以实现测量、运算和控制等功能。具有计数功能的电路，称为计数器。 计数器是一种非常典型、应用很广的时序电路，计数器不仅能统计输入时钟脉冲的个数，还能用于分频、定时、产生节拍脉冲等。计数器的类型很多，按计数器时钟脉冲引入方式和触发器翻转时序的异同，可分为同步计数器和异步计数器；按计数体制的异同，可分为二进制计数器、二—十进制计数器和任意进制计数器；按计数器中的变化规律的异同，可分为加法计数器、减法计数器和可逆计数器。 二进制加法计数器运用起来比较简洁方便，结构图和原理图也比其它进制的简单明了，但二进制表示一个数时，位数一般比较长。十进制是我们日常生活中经常用到的，不用转换，所以设计十进制加法计数器比设计二进制加法计数器应用广泛，加法器是以数据的累加过程，日常生活中，数据的累加普遍存在，有时候需要一种计数器对累加过程进行运算处理，所以设计十进制加法计数器应广大人们生活的需要，对我们的生活有一个积极地促进作用，解决了生活中许多问题，所以会设计十进制加法计数器使我们对数字电路的理论和实践知识的充分结合，也使我们对电子技术基础有了深刻的了解，而且增强了我们对电子技术基础产生了浓厚的兴趣，这次课程设计使我受益匪浅！

一、设计题目 (3) 二、设计目的 (3) 三、设计依据 (3) 四、设计内容 (3) 五、设计思路 (4) 六、设计方案 (7) 七、改进意见 (10) 八、设计总结 (11) 九、参考文献 (12)

一、设计题目 十进制加法计数器 二、设计目的 1.学习电子电路设计任务。 2.通过课程设计培养学生自学能力和分析问题、解决问题的能力。 3.通过设计使学生具有一定的计算能力、制图能力以及查阅手册、使用国家技术标准的能力和一定的文字表达能力。 三、设计依据 1.用JK触发器组成。 2.实现同步或异步加法计数。 四、设计内容 1.复习课本，收集查阅资料，选定设计方案； 2.绘制电气框图、电气原理图； 3.对主要元器件进行计算选择，列写元器件的规格及明细表； 4.设计总结及改进意见； 5.参考资料； 6.编写说明书。

三位二进制同步减法计数器

赣南师院物理与电子信息学院数字电路课程设计报告书 姓名：胡丹 班级：电气教育技术10级 学号：100805004 时间：2012年 4月8日

3位二进制同步减法计数器 1、设计任务与要求 设计一个3位二进制同步减法计数器（无效状态为001 100） 2、方案设计与论证 2.1 基本原理 计数器是用来统计脉冲个数的电路，是组成数字电路和计算机电路的基本时序部件，计数器按进制分可分为：二进制，十进制和N 进制。计数器不仅有加法计数器，也有减法计数器。一个计数器如果既能完成加法计数，又能完成减法计数，则其称为可逆计数器。 同步计数器：当输入计数脉冲到来时，要更新状态的触发器都是同时翻转的计数器，叫做同步计数器。设计同步计数器按照下面的思路进行分析。 图（1） 2.2 设计过程 2.2.1 状态图 000 111 110 101 011 010 图（2） 2.2.2 卡诺图 00 01 11 10 111 xxx 010 000 xxx 011 110 101 图（3） 0 1 Q 1n Q 0n Q 2n 时序逻辑问题 状态赋值 状态转换图 最简逻辑表达式 逻辑图 检查能否自启动 选定触发器类型

00 01 11 10 1 x 0 0 x 1 1 图（4） 00 01 11 10 1 x 1 1 x 1 1 图（5） 00 01 11 10 1 x 0 0 x 1 1 图（6） 2.2.3 状态方程与驱动方程 状态方程: 12 n Q +=1n Q 2 n Q +1n Q 2 n Q 11 n Q +=1 n Q +0 n Q 1 n Q Q 1n Q 0n Q 2n 0 1 Q 1n+1的卡诺图 Q 1n Q 0n Q 2 n 0 1 Q 1n Q 0n Q 2n 0 1

实验十进制加减法计数器

实验1 十进制加减法计数器 实验地点：电子楼218 实验时间：2012年10月19日指导老师：黄秋萍、陈虞苏 实验要求：设计十进制加减法计数器，保留测试程序、设计程序、仿真结果 1.设计程序： module count(EN,CLK,DOUT,F,RST); input EN,CLK,F,RST; output [3:0]DOUT; reg [3:0]DOUT; always@(posedge CLK) begin :abc if(EN) if(!RST) if(F) begin :a DOUT=DOUT+1; if(DOUT==10) DOUT=0; end //END A else begin :b DOUT=DOUT-1; if(DOUT==15) DOUT=9; end else DOUT=0; else DOUT=DOUT; end endmodule 2.测试程序 `timescale 10ns/1ns module test_count; wire [3:0] DOUT; reg EN,F,RST,CLK; count M(EN,CLK,DOUT,F,RST); initial begin :ABC CLK=0; EN=0;

RST=1; F=1; #100 EN=1; #200 RST=0; #1500 F=0; #3000 $stop; end always #50 CLK=~CLK; initial $monitor("EN=%b,F=%b,RST=%b,DOUT%D",EN,F,RST,DOUT); endmodule 3.测试结果 # EN=0,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT x # EN=1,F=1,RST=1,DOUT 0 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=1,RST=0,DOUT 6 # EN=1,F=1,RST=0,DOUT 7 # EN=1,F=1,RST=0,DOUT 8 # EN=1,F=1,RST=0,DOUT 9 # EN=1,F=1,RST=0,DOUT 0 # EN=1,F=1,RST=0,DOUT 1 # EN=1,F=1,RST=0,DOUT 2 # EN=1,F=1,RST=0,DOUT 3 # EN=1,F=1,RST=0,DOUT 4 # EN=1,F=1,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 5 # EN=1,F=0,RST=0,DOUT 4 # EN=1,F=0,RST=0,DOUT 3 # EN=1,F=0,RST=0,DOUT 2 # EN=1,F=0,RST=0,DOUT 1 # EN=1,F=0,RST=0,DOUT 0 # EN=1,F=0,RST=0,DOUT 9 # EN=1,F=0,RST=0,DOUT 8 # EN=1,F=0,RST=0,DOUT 7 # EN=1,F=0,RST=0,DOUT 6 # EN=1,F=0,RST=0,DOUT 5

四位二进制加法计数器

学院信息学院专业通信工程姓名陈洁学号02 设计题目数字系统课程设计 内容四位二进制加法计数器 技术参数和要求0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111→0000 缺0100→0101 设计任务 1.按要求设计VHDL程序， 2.在Xinlinx Ise环境中运行程序并输出仿真波形。 工作进度和安排第18周： 1.学习Xinlinx Ise软件知识，熟悉软件相关操作； 2.学习multsim软件知识，熟悉其在画逻辑电路时的应用； 3.查阅相关资料，学习时序逻辑电路设计知识。 第20周： 1.按要求编写程序代码，； 2.运行并输出仿真波形； 3.程序下载到电路板测试； 4.利用multsim软件，设计时序电路； 5.运行并验证结果； 6.撰写报告。 指导教师（签字）： 年月日学院院长（签字）： 年月日

目录 一．数字系统简介 (3) 二．设计目的和要求 (3) 三．设计内容 (3) 四．VHDL程序设计 (3) 五．波形仿真 (11) 六. 逻辑电路设计 (12) 六．设计体会 (13) 七．参考文献 (13)

一．数字系统简介 在数字逻辑设计领域，迫切需要一种共同的工业标准来统一对数字逻辑电路及系统的描述，这样就能把系统的设计分解为逻辑设计（前端），电路实现（后端）和验证桑相互独立而又相关的部分。由于逻辑设计的相对独立性就可以把专家们设计的各种数字逻辑电路和组件建成宏单元或软件核，即ip库共设计者引用，设计者可以利用它们的模型设计电路并验证其他电路。VHDL这种工业标准的产生顺应了历史潮流。 二．设计目的和要求 1、通过《数字系统课程设计》的课程实验使电子类专业的学生能深入了解集成中规 模芯片的使用方法。 2、培养学生的实际动手能力，并使之初步具有分析，解决工程实际问题的能力。三．设计内容 四位二进制加计数，时序图如下： 0000→0001→0010→0011→0110→0111→1000→1001→1010→1011→1100→→1101→1110→1111 →0000 缺0100→0101 。由JK触发器组成4位异步二进制加法计数器。 四．VHDL程序设计 四位二进制加计数，缺0100，0101（sw向上是0(on)；灯亮为0） LIBRARY IEEE; USE entity count10 is PORT (cp,r:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); end count10; ARCHITECTURE Behavioral OF count10 IS SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0) ; BEGIN PROCESS (cp,r) BEGIN if r='0' then count<="0000"; elsiF cp'EVENT AND cp='1' THEN if count="0011" THEN count <="0110"; ELSE count <= count +1; END IF; end if; END PROCESS; q<= count; end Behavioral;

10进制加法计数器课程设计

西北师范大学知行学院 数字电子实践论文 课题：74ls161组成的十进制加法计数器 （置数法） 班级：14电本 学号：14040101114 姓名：于能海

指导老师：崔用明 目录 第1章前言 (1) 1.1 摘要 (1) 1.2 设计目的 (2) 1.3 设计内容及要求 (2) 第2章设计方案 (3) ....................................................................................................................... 错误！未定义书签。 2．1主要芯片功能介绍 (3) 2.2.1 四位二进制计数器74161介绍 (3) ............................................................................................................... 错误！未定义书签。 2.2 工作原理 (4) 第3章硬件设计 (4) 3.1 单元电路设计 (4) 3.2 总硬件电路图 (5) 第4章仿真与试验 (6) 4.1 仿真结果 (6) 4.2 调试中遇到的问题 (7) 第5章结论和体会 (8)

第1章前言 1.1 摘要在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。 本十进制加法计数器是基于74161芯片而设计的， 该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。 关键词：74ls161计数器 Introduction In the course of digital circuit technology, the counter memory function is the number of pulses, it is a digital system, the most widely used basic sequential logic components. The main role of the counter in the micro-computer system is to provide real-time clock for the CPU and I / O devices to achieve the timer interrupt, timing detection, scheduled scanning, the timing display timing control, or to count external events. General computer systems and computer application systems are equipped with a timer / counter circuit, it can as a counter action, but also as a timer, the basic working principle is "minus 1" count. Counter: CLK input pulse is a non-periodic event count pulses to zero when calculating unit, OUT outputs a pulse signal, to show the count is completed. The decimal addition counter is designed based on the 74161 chip, the low potential sensor senses when to rely on external signals, sensors in an object within the sensing range, otherwise it is a high potential. Within the sensing range of the sensor when an object is moved out of date, sensor potential from high to low and then high, appears on the edge. Counter is automatically incremented and displayed on a digital control. The decimal addition counters have two seven-segment LED. It can count from 0 to 99 objects, and easy to expand. The design concept of decimal addition counter is used to count on a factory assembly line products, automatic counting, convenient and simple. Keywords:74ls161counter

29进制计数器

二十九进制计数器 一、实验题目： 试用两片同步十进制计数器74LS160接成二十九进制计数器。 二、实验目的： （1）了解同步十进制计数器74LS160的用法； （2）掌握用555定时器制多谐振荡器的原理； （3）熟悉任意计数器的两个设计方法（置数法和置零法）； 三、设计思路： 因为29是一个素数，所以必须用整体置零法或整体置数法构成二十九进制计数器。此次我们采用整体置数法，首先我们将两片74LS160以进位并行的方式连接成一个一百进制计数器。当计数器从全0状态开始计数，计入29个脉冲时，经与非门U5A译码产生低电平信号立刻将两片74LS160同步置零，于是便得到了二十九进制计数器。 四、设计步骤： （1）首先用另个74LS160连接成一个100进制的计数器； （2）在此基础上改为29进制计数器； （3）将时钟信号改为由555定时器制作的多谐振荡器； 五、细节详解： （1）555定时器制作多谐振荡器 多谐振荡器由一个555定时器、两个电阻和两个电容构成按如右图所示连接 而成。 只运用直流电产生秒脉冲，通常直流电在5~12V，组成的秒脉冲电路如图所示，波形如图：

解析： 555定时器原理图： 555定时器功能表： 当接通电源VCC后，电容上的出事电压为0V，比较器C1、C2s输出为1和0，使U0=1，放电管T截止，电源通过R1、R2到地放点。UC上升到2UCC/3时，RS 触发器被复位，使U0=0，T道通，电容C通过R2到地放电，UC开始下降，当UC 降到UCC/3时，输出U0又回到1状态，放电管T截止，电容C又开始充电。如此周而复始，就可以在3脚输出矩形波信号。 根据555定时器功能表可知，UC/3与2UC/3之间变化，因而可求得电容C

四位二进制计数器

四位二进制计数器设计 班级：电子S102 姓名刘利勇学号：103511 一：实验目标 掌握用VHDL语言设计异步复位、同步使能的四位二进制加法计数器的编程方法， RST是异步清零信号，高电平有效；CLK是时钟信号；ENA是同步使能信号，高电平使能。OUTY是4位数据输出端。COUT是进位端。在复位信号为低电平，使能信号为高电平并且有时钟输入的时候，计数器自加，直到溢出，自动复位。 二：实验仪器 PC机一台，实验箱一套 三：实验步骤 1、新建一个工程目录，在该工程目录下新建一个文本输入文件。 2、在新建的文件中输入以下实验程序，并把该文件以CNT4B.VHD为文件名保存在该新建的工程文件夹下。

3、把该文本文件设置成当前文件。 4、运行编译器，检测该文本文件的错误，直到编译通过。 5、新建波形文件，在该文件中输入信号节点，设置仿真时间，运行仿真器，观测仿真波形。

6、软件仿真正确无误后，选择目标器件。 7、引脚锁定。其中时钟信号选择1引脚，使能引脚和复位引脚分别接一位拨动开关。溢出端接一个发光二极管，数据输出端接一个数码管。数据的高位接数码管的高位，数据的低位接数码管的低位。 9、重新编译。

10、编程下载，硬件调试。观测硬件结果，复位波动开关置为低电平，使能波动开关置为高电平，则数码管依次循环显示0到F，显示到F时，LED灯亮，说明发生溢出进位。当复位端有效时，计数器复位。使能端为低电平时，计数器不计数。 四、实验注意事项 1、注意输入程序后保存，以VHD为后缀名保存，不要使用默认保存格式，否则编译不通过。 2、引脚锁定时，要把输出端的高位和数码管的高位缩地，低位和低位锁定。这样才能按从0到F的顺序自加1显示。否则会数码管译码错误，会出现数字跳变。

十进制加法计数器 (3)

EDA技术与VHDL实验报告 一实验题目：十进制加法计数器 二实验目的： 设计带有异步复位和同步时钟使能的十进制加法计数器。 三实验内容: 编写十进制加法计数器的VHDL实现程序；通过电路仿真和硬件验证，了解变量的使用方法，以及“（OTHERS=>X）”的使用方法。四实验原理： 十进制加法计数器的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN

IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号 ELSE COUT <= '0'; END IF; CQ<= CQI; --将计数值向端口输出END PROCESS; END behav;