电子设计自动化技术课件答案
第一章
1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4
答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比，VHDL有什么特点? P6
答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5
什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。
1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10
答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。
1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12
答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
第二章
2-1 叙述EDA的FPGA/CPLD设计流程。 P13~16
答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。
2-2 IP是什么?IP与EDA技术的关系是什么? P24~26
IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。
IP与EDA技术的关系是什么? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。
2-3 叙述ASIC的设计方法。 P18~19
答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。
全定制方法是一种基于晶体管级的，手工设计版图的制造方法。
半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。
2-4 FPGA/CPLD在ASIC设计中有什么用途? P16,18
答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。
2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P19~23
答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）；HDL综合器（作用：HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件
结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。
第三章
3-1 OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P34~36
OLMC有何功能? 答：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。
3-2 什么是基于乘积项的可编程逻辑结构? P33~34，40
答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。
3-3 什么是基于查找表的可编程逻辑结构? P40~41
答：FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。
3-4 FPGA系列器件中的LAB有何作用? P43~45
答：FPGA（Cyclone/Cyclone II）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。
3-5 与传统的测试技术相比，边界扫描技术有何优点? P47~50
答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数据。克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难题。
3-6 解释编程与配置这两个概念。 P58
答：编程：基于电可擦除存储单元的EEPROM或Flash技术。CPLD一股使用此技术进行编程。CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。
电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。
配置：基于SRAM查找表的编程单元。编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。大部分FPGA 采用该种编程工艺。该类器件的编程一般称为配置。对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。
3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD 器什归类为FPGA，那么，APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~56
答：APEX(Advanced Logic Element Matrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAX II系列属于CPLD类型的PLD器件；编程信息存于EEPROM 中。
第四章
4-1：画出与下例实体描述对应的原理图符号元件：
ENTITY buf3s IS -- 实体1：三态缓冲器
PORT (input : IN STD_LOGIC ; -- 输入端
enable : IN STD_LOGIC ; -- 使能端
output : OUT STD_LOGIC ) ; -- 输出端
END buf3x ;
ENTITY mux21 IS --实体2： 2选1多路选择器
PORT (in0, in1, sel : IN STD_LOGIC;
output : OUT STD_LOGIC);
4-1.答案
4-2. 图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为
STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。
4-2.答案
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX41 IS
PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号
a,b,c,d:IN STD_LOGIC; --输入信号
y:OUT STD_LOGIC);--输出端
END ENTITY;
ARCHITECTURE ART OF MUX41 IS
BEGIN
PROCESS(s)
BEGIN
IF (S="00") THEN y<=a;
ELSIF (S="01") TH EN y<=b;
ELSIF (S="10") TH EN y<=c;
ELSIF (S="11") TH EN y<=d;
ELSE y<=NULL;
END IF;
EDN PROCESS;
END ART;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
PORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号
a,b,c,d:IN STD_LOGIC; --输入信号
y:OUT STD_LOGIC);--输出端
END MUX41;
ARCHITECTURE ART OF MUX41 IS
BEGIN
PROCESS(s)
BEGIN
CASE s IS
WHEN “00” => y<=a;
WHEN “01” => y<=b;
WHEN “10” => y<=c;
WHEN “11” => y<=d;
WHEN OTHERS =>NULL;
END CASE;
END PROCESS;
END ART;
4-3. 图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
4-3.答案
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
PORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入信号
s0,s1:IN STD_LOGIC;
outy:OUT STD_LOGIC);--输出端
END ENTITY;
ARCHITECTURE ONE OF MUX221 IS
SIGNAL tmp : STD_LOGIC;
BEGIN
PR01:PROCESS(s0)
BEGIN
IF s0=”0” THEN tmp<=a2;
ELSE tmp<=a3;
END IF;
END PROCESS;
PR02:PROCESS(s1)
BEGIN
IF s1=”0” THEN outy<=a1;
ELSE outy<=tmp;
END IF;
END PROCESS;
END ARCHITECTURE ONE;
END CASE;
4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL 设计文件。
4-4.答案
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY MULTI IS
PORT(CL:IN STD_LOGIC; --输入选择信号CLK0:IN STD_LOGIC; --输入信号
OUT1:OUT STD_LOGIC);--输出端
END ENTITY;
ARCHITECTURE ONE OF MULTI IS SIGNAL Q : STD_LOGIC;
BEGIN
PR01: PROCESS(CLK0)
BEGIN
IF CLK ‘EVENT AND CLK=’1’
THEN Q<=NOT(CL OR Q);ELSE
END IF;
END PROCESS;
PR02: PROCESS(CLK0)
BEGIN
OUT1<=Q;
END PROCESS;
END ARCHITECTURE ONE;
END PROCESS;
4-5.给出1位全减器的VHDL描述。要求：
(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber 是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。
(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)
4-5.答案
底层文件1：or2a.VHD实现或门操作
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY or2a IS
PORT(a,b:IN STD_LOGIC;
c:OUT STD_LOGIC);
END ENTITY or2a;
ARCHITECTURE one OF or2a IS
BEGIN
c <= a OR b;
END ARCHITECTURE one;
底层文件2：h_subber.VHD实现一位半减器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY h_subber IS
PORT(x,y:IN STD_LOGIC;
diff,s_out::OUT STD_LOGIC);
END ENTITY h_subber;
ARCHITECTURE ONE OF h_subber IS
SIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN
xyz <= x & y;
PROCESS(xyz)
BEGIN
CASE xyz IS
WHEN "00" => diff<='0';s_out<='0';
WHEN "01" => diff<='1';s_out<='1';
WHEN "10" => diff<='1';s_out<='0';
WHEN "11" => diff<='0';s_out<='0';
WHEN OTHERS => NULL;
END CASE;
END PROCESS;
END ARCHITECTURE ONE;
顶层文件：f_subber.VHD实现一位全减器LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY f_subber IS
PORT(x,y,sub_in:IN STD_LOGIC;
diffr,sub_out:OUT STD_LOGIC);
END ENTITY f_subber;
ARCHITECTURE ONE OF f_subber IS
COMPONENT h_subber
PORT(x,y:IN STD_LOGIC;
diff,S_out:OUT STD_LOGIC);
END COMPONENT;
COMPONENT or2a
PORT(a,b:IN STD_LOGIC;
c:OUT STD_LOGIC);
END COMPONENT;
SIGNAL d,e,f: STD_LOGIC;
BEGIN
u1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);
u2: h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f); u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);
END ARCHITECTURE ONE;
END ARCHITECTURE ART;
4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。
4-6.答案
MAX3256顶层文件
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY MAX3256 IS
PORT (INA,INB,INCK: IN STD_LOGIC;
INC: IN STD_LOGIC;
E,OUT:OUT STD_LOGIC);
END ENTITY MAX3256;
ARCHITECTURE ONE OF MAX3256 IS
COMPONENT LK35 --调用LK35声明语句
PORT(A1,A2:IN STD_LOGIC;
CLK:IN STD_LOGIC;
Q1,Q2:OUT STD_LOGIC);
END COMPONENT;
COMPONENT D --调用D触发器声明语句
PORT(D,C:IN STD_LOGIC;
CLK:IN STD_LOGIC;
Q:OUT STD_LOGIC);
END COMPONENT;
COMPONENT MUX21--调用二选一选择器声明语句
PORT(B,A:IN STD_LOGIC;
S:IN STD_LOGIC;
C:OUT STD_LOGIC);
END COMPONENT;
SIGNAL AA,BB,CC,DD: STD_LOGIC;
BEGIN
u1: LK35 PORT MAP(A1=>INA,A2=>INB,CLK=INCK, Q1=>AA,Q2=>BB);
u2: D PORT MAP(D=>BB;CLK=>INCK,C=>INC,Q=>CC);
u3: LK35 PORT MAP (A1=>BB,A2=>CC,CLK=INCK, Q1=>DD,Q2=>OUT1)；u4: MUX21 PORT MAP (B=>AA,A=>DD,S=>BB,C=>E);
END ARCHITECTURE ONE;
设计含有异步清零和计数使能的16位二进制加减可控计数器。
4-7.答案：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT16 IS
PORT(CLK,RST,EN:IN STD_LOGIC;
CHOOSE:IN BIT;
SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;
COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);
END CNT16;
ARCHITECTURE ONE OF CNT16 IS
BEGIN
PROCESS(CLK,RST,SDATA)
VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0);
BEGIN
IF RST='1' THEN --计数器异步复位
QI:=(OTHERS=>'0');
ELSIF SET=’1’ THEN--计数器一步置位
QI:=SETDATA;
ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿
IF EN=’1’ THEN –检测是否允许计数
IF CHOOSE=’1’ THEN --选择加法计数
QI:=QI+1; --计数器加一
ELSE QI=QI-1; --计数器加一
END IF;
END IF;
END IF;
COUT<=QI;--将计数值向端口输出
END PROCESS;
END ONE;
第五章
5-1 归纳利用Quartus II进行VHDL文本输入设计的流程：从文件输入一直到SignalTap II测试。P95~P115
答：1 建立工作库文件夹和编辑设计文件；2 创建工程；3 编译前设置；4 全程编译；5 时序仿真；6 引脚锁定；7 配置文件下载；8 打开SignalTap II编辑窗口；9 调入SignalTap II的待测信号；10 SignalTap II参数设置；11 SignalTap II参数设置文件存盘；12 带有SignalTap II测试信息的编译下载；
13 启动SignalTap II进行采样与分析；14 SignalTap II的其他设置和控制方法。
5.6
5.7
5.8
5.9
5.10
5.12
5.13
5.14
第六章
6-1 什么是固有延时?什么是惯性延时?P150~151
答：固有延时(Inertial Delay)也称为惯性延时，固有延时的主要物理机制是分布电容效应。
6-2 δ是什么?在VHDL中，δ有什么用处?P152
δ是什么? 答：在VHDL仿真和综合器中，默认的固有延时量（它在数学上是一个无穷小量），被称为δ延时。
在VHDL中，δ有什么用处?答：在VHDL信号赋值中未给出固有延时情况下，VHDL 仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延时量δ；使并行语句和顺序语句中的并列赋值逻辑得以正确执行。
6-4 说明信号和变量的功能特点，以及应用上的异同点。P128~P129
答：变量：变量是一个局部量，只能在进程和子程序中使用。变量不能将信息带出对它做出定义的当前结构。变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。变量的主要作用是在进程中作为临时的数据存储单元。
信号：信号是描述硬件系统的基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间的信息交流通道。信号不但可以容纳当前值，也可以保持历史值；与触发器的记忆功能有很好的对应关系。
6-5 在VHDL设计中，给时序电路清零(复位)有两种力方法，它们是什么?
解：设Q定义成信号，一种方法：Q<=“000…000”；其中“000…000”反映出信号Q的位宽度。第二种方法：Q<=(OTHERS=>‘0’)；其中OTHERS=>‘0’不需要给出信号Q的位宽度，即可对Q清零。
6-6 哪一种复位方法必须将复位信号放在敏感信号表中?给出这两种电路的VHDL描述。
解：边沿触发复位信号要将复位信号放在进程的敏感信号表中。
（1）边沿触发复位信号
…………………….
ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC;
BEGIN
PROCESS(RST)
BEGIN
IF RST’EVENT AND RST=‘1' THEN QQ<=(Others=>‘0’);
END IF;
END PROCESS;
Q1<=QQ;
END;
………………………
（2）电平触发复位信号……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL QQ:STD_LOGIC;
BEGIN
PROCESS(CLK)
BEGIN
IF RST=‘1' THEN
QQ<=(Others=>‘0’);
END IF;
END PROCESS;
Q1<=QQ;
END;
………………………
6-7 什么是重载函数?重载算符有何用处?如何调用重载算符函数?
答：（1）什么是重载函数? 根据操作对象变换处理功能。
（2）重载算符有何用处? 用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。
（3）如何调用重载算符函数?采用隐式方式调用，无需事先声明。
6-8 判断下面三个程序中是否有错误，若有则指出错误所在，并给出完整程序。
程序1:
Signal A,EN : std_logic;
…………………
Process(A, EN)
Variable B: std_log ic;
Begin
if EN=l then B<=A; end if; --将“B<=A”改成“B:=A”
end process;
程序2:
Architecture one of sample is
variable a，b，c:integer;
begin
c<=a+b; --将“c<=a+b”改成“c:=a+b”
end;
程序3:
library ieee;
use ieee.std_logic_1164.all;
entity mux21 is
PORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;); --将“;)”改成“)”
end sam2; --将“sam2”改成“entity mux21”
architecture one of mux2l is
begin
--增加“process(a,b,sel) begin”
if sel= '0' then c:=a; else c:=b; end if; --应改成“if sel= '0' then c<=a; else c<=b; end if;”
--增加“end process;”
end two; --将“two”改成“architecture one”
7-2 LPM_ROM、LPM_RAM、LPM_FIFO等模块与FPGA中嵌入的EAB、ESB、M4K有怎样的联系?
答：ACEXlK系列为EAB；APEX20K系列为ESB；Cyclone系列为M4K
第八章
8-1仿照例8-1，将例8-4单进程用两个进程，即一个时序进程，一个组合进程表达出来。
--解：【例8-4】的改写如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MOORE1 IS
PORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);
CLK,RST: IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END MOORE1;
ARCHITECTURE behav OF MOORE1 IS
TYPE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4); SIGNAL C_ST,N_ST: ST_TYPE;
BEGIN
REG: PROCESS(CLK,RST)
BEGIN
IF RST='1' THEN C_ST<=ST0; -- Q<="0000"; ELSIF CLK'EVENT AND CLK='1' THEN
C_ST<=N_ST;
END IF;
END PROCESS REG;
COM: PROCESS(C_ST,DATAIN)
BEGIN
CASE C_ST IS
WHEN ST0=> IF DATAIN="10" THEN N_ST<=ST1; ELSE N_ST<=ST0; END IF;
Q<="1001";
WHEN ST1=> IF DATAIN="11" THEN N_ST<=ST2; ELSE N_ST<=ST1 ;END IF;
Q<="0101";
WHEN ST2=> IF DATAIN="01" THEN N_ST<=ST3; ELSE N_ST<=ST0 ;END IF;
Q<="1100";
WHEN ST3=> IF DATAIN="00" THEN N_ST<=ST4;
ELSE N_ST<=ST2; END IF;
Q<="0010";
WHEN ST4=>IF DATAIN="11" THEN N_ST<=ST0;
ELSE N_ST<=ST3 ;END IF;
Q<="1001" ;
WHEN OTHERS=> N_ST<=ST0;
END CASE;
END PROCESS COM;
END behav;
8-2为确保例8-5（2进程Mealy型状态机）的状态机输出信号没有毛刺，试用例8-4的方式构成一个单进程状态，使输出信号得到可靠锁存，在相同输入信号条件下，给出两程序的仿真波形。
--解：【例8-5】改写如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MEALY1 IS
PORT(CLK,DATAIN,RESET: IN STD_LOGIC;
Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0));
END MEALY1;
ARCHITECTURE behav OF MEALY1 IS
TYPE states IS (st0,st1,st2,st3,st4);
SIGNAL STX: states;
BEGIN
电子设计自动化大作业
第 1 页 共 4 页 班级 学号 姓名 命题教师 教研室（系）主任审核(签字) …………………………………………装…………………………………订………………………………线……………………………………… 装订线以内不准作任何标记 2012/2013学年第一学期考试题（卷） 课程名称 电子设计自动化 考试性质 考查 试卷类型 A 使用班级 电子0901~03电信0901~02 考试方法 闭卷 人 数 140 题 号 一 二 三 四 五 六 七 八 九 十 总 成 绩 成 绩 一、查阅相关资料，说出常用的EDA 工具软件分为哪几类？并写出每一类常用的软 件名称及其特点。（15分）。 目前常用的EDA 工具软件：multiSIM7（原EWB 的最新版本）、PSPICE 、OrCAD 、 PCAD 、Protel 、Viewlogic 、Mentor 、Graphics 、Synopsys 、LSIIogic 、Cadence 、MicroSim 等等。一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同进还可以进行PCB 自动布局布线，可输出多种网表文件与第三方软件接口。①SPICE （Simulation Program with Integrated Circuit Emphasis ）：是由美国加州大学推出的电路分析仿真软件，是20世纪80年代世界上应用最广的电路设计软件，1998年被定为美国国家标准。1984年，美国MicroSim 公司推出了基于SPICE 的微机版PSPICE （Personal-SPICE ）。现在用得较多的是PSPICE6.2，可以说在同类产品中，它是功能最为强大的模拟和数字电路混合仿真EDA 软件，在国内普遍使用。最新推出了PSPICE9.1版本。它可以进行各种各样的电路仿真、激励建立、温度与噪声分析、模拟控制、波形输出、数据输出、并在同一窗口内同时显示模拟与数字的仿真结果。无论对哪种器件哪些电路进行仿真，都可以得到精确的仿真结果，并可以自行建立元器件及元器件库。②multiSIM （EWB 的最新版本）软件：是Interactive Image Technologies Ltd 在20世纪末推出的电路仿真软件。其最新版本为multiSIM7，目前普遍使用的是multiSIM2001，相对于其它EDA 软件，它具有更加形象直观的人机交互界面，特别是其仪器仪表库中的各仪器仪表与操作真实实验中的实际仪器仪表完全没有两样，但它对模数电路的混合仿真功能却毫不逊色，几乎能够100%地仿真出真实电路的结果，并且它在仪器仪表库中还提供了万用表、信号发生器、瓦特表、双踪示波器（对于multiSIM7还具有四踪示波器）、波特仪（相当实际中的扫频仪）、字信号发生器、逻辑分析仪、逻辑转换仪、失真度分析仪、频谱分析仪、网络分析仪和电压表及电流表等仪器仪表。还提供了我们日常常见的各种建模精确的元器件，比如电阻、电容、电感、三极管、二极管、继电器、可控硅、数码管等等。模拟集成电路方面有各种运算放大器、其他常用集成电路。数字电路方面有74系列集成电路、4000系列集成电路、等等还支持自制元器件。MultiSIM7还具有I-V 分析仪（相当于真实环境中的晶体管特性图示仪）和Agilent 信号发生器、Agilent 万用表、Agilent 示波器和动态逻辑平笔等。同时它还能进行
电子设计自动化技术及其应用简述
龙源期刊网 https://www.wendangku.net/doc/b55622472.html, 电子设计自动化技术及其应用简述 作者：张彦超 来源：《科技创新与应用》2013年第07期 摘要：随着计算机和电子技术的广泛应用，电子工程的发展已经呈现出超速发展的态势。其中，EDA技术成为了现如今电子工程技术之中的一个重要科学技术。文章主要阐述了EDA 技术的概念、特点、作用以及其设计的领域。 关键词：EDA；自动化；硬件设计 1 电子设计自动化技术的基本含义及现状 电子设计自动化（Electronic Design Automation，EDA）技术是以计算机科学和微电子技 术发展为先导，汇集了计算机图形学、拓扑逻辑学、微电子工艺与结构学和计算数学等多种计算机应用学科最新成果的先进技术，它是在先进的计算机工作平台上开发出的一整套电子系统设计的软件工具。从上个世纪中叶开始，相关的科学技术人员相继研发出种类繁多的计算机辅助设计工具，通过这些工具帮助设计研究人员完成电子系统和集成电路的作业设计，也正是因为这样，EDA技术的发展在集成电路飞速发展的严峻形势下，也不得不完成自身技术的创新 与飞跃，为更大规模庞大的集成电路系统设计与制造提供更多的支持，以此来适应社会生活和生产的需要。 EDA是从20世纪60年代中期的计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念中中发展过来的，它是电子设计自动化的缩写。EDA技术就是以计算机作为主要工具，在EDA软件的工作平台上，设计者使用硬件描述语言VHDL来进行设计，而后由计算机自动的完成逻辑编译、化简、分割、综合、 优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。这一技术是电子计算机、微电子操作技术、电路知识、信息收集分析和信号处理等多项技术的结晶。 如今对EDA概念的诠释延伸了很多领域，不仅仅局限于某一行业内。在机械、通信、电子、航空航天、矿产、化工、医学、生物、军事等领域内，都会发现有EDA技术的身影。EDA在教学、科研、产品设计与制造等多个方面都能够发挥出其重要的作用。在教学方面， 现在EDA课程几乎都要遍及到所有理工科类的高等院校，是一项热门的科学专业。学校传授的EDA技术，主要是要让学生认识、了解EDA的基本概念和基本的理论，能够掌握运用HDL语言编写简单的规范、了解掌握逻辑综合的理论和算法，能够运用EDA技术平台独立进行电子电路课程的实验验证并从事简单系统的设计。一般学习电路仿真工具（如multiSIM、PSPICE）和PLD开发工具（如Altera/Xilinx的器件结构及开发系统）。科研方面主要利用电路仿真工具（multiSIM或PSPICE）进行电路设计与仿真；利用虚拟仪器进行产品测试；将CPLD/FPGA器件实际应用到仪器设备中；从事PCB设计和ASIC设计等。在产品设计与制造
河南机电高等专科学校电子设计自动化课程试卷
XX 机电高等专科学校《电子设计自动化》课程试卷 2006－2007学年第二学期 考试说明 为了避免考生在考试中因非技能因素影响考试成绩，特此将考试时值得注意的问题说明如下：请考生在考试前仔细阅读本考试说明，正式考试时按照本考试说明正确建立考生文件夹并保存考试结果文件。 在“资源管理器”中E 盘根目录下新建一个文件夹，文件夹 适用班级： 供电051、052；电力051-054； 电器051、052 出卷时间： 2007-4-17 考试方式： 闭卷 考试时间： 120分钟 课程性质： 考试 试卷类型： 样卷 一、原理图设计（60分） protel 设计，命名为Test.ddb 。在该设计中建立原理图文件，命名为One.Sch ，正确画出下图，并保存在该设计中。
图1 One.Sch
注：上图各元件参考模型如下表所示（元件序号可与下表所列不一致，但同一个序号不能重复出现）： 二、PCB封装设计（10分） 元件封装，命名为Key，其尺寸和参考外形如下图所示：
图2 Key封装参考外形与尺寸 得分评卷人 三、PCB板绘制（共30分） 命名为Two.pcb,将One.sch各元件填上封装后，制成双面PCB板，该参考板如下图3所示，各元件参考封装如下表2所示。 元件类型元件序号封装 参考库 Part Type Designator Footprint 1N4001 D1 DIODE0.4 PCB Footprints.lib 1N4001 D2 DIODE0.4 PCB Footprints.lib 1N4001 D4 DIODE0.4 PCB Footprints.lib 1N4001 D3 DIODE0.4 PCB Footprints.lib 4 HEADER JP1 SIP4 PCB Footprints.lib 4 HEADER JP2 SIP4 PCB Footprints.lib 10k R1 AXIAL0.3 PCB Footprints.lib 100u C4 RB.2/.4 PCB Footprints.lib 100u C3 RB.2/.4 PCB Footprints.lib 150p C1 RAD0.1 PCB Footprints.lib ADC0804 U1 DIP20 PCB Footprints.lib CON4 J3 SIP4 PCB Footprints.lib DB25 J1 DB25/M PCB Footprints.lib SN74HC157 U2 DIP16 PCB Footprints.lib
电子设计自动化技术教学计划
《电子设计自动化技术》 课程教学计划 (90学时) 一、课程性质和任务 本课程是我校主干专业《电子电器应用与维修》专业的新课程。其任务是：使学生掌握电子设计自动化技术的基础知识，具备电子线路方面的计算机应用能力、电路的基本仿真设计能力和印制线路板的设计能力，并为培养学生的创新能力和全面素质打下良好的基础。 二、课程教学目标 (一) 知识教学目标 1. 理解电子设计自动化(EDA) 技术的基本概念。 2. 了解电子行业应用EDA技术的概况。 3. 进一步理解电子线路的电路结构、原理和特性。 4. 了解印制线路板的设计原则和制作工艺。 (二) 能力培养目标 1. 能正确使用EDA工具软件。 2. 能绘制符合规范要求的电原理图和印制线路板图。 3. 会对简单的电子线路进行仿真设计。 (三) 思想教育目标 1. 具有规范操作的意识和认真细致的工作作风。 2. 具有理论联系实际的能力和一定的创新精神和创业能力。 三、教学内容和要求 基础模块 (一) 绪论 1. 了解EDA技术的基本概念、发展与应用概况，了解常用EDA软件，了解本课程的主要内容和学习方法。 2. 了解电路仿真和PCB辅助设计在EDA技术中的作用和地位。 (二) 电路仿真软件基础 1. 了解仿真软件基本界面和帮助信息。 2. 掌握文件打开与建立、元器件操作、连线、文件存盘与退出、查看分析结
果和电路图输出等基本操作。 3. 理解子电路的含义及功能，掌握子电路的设计和使用方法。 (三) 仿真虚拟仪器使用 1. 了解数字万用表、函数信号发生器、示波器、扫频仪、信号发生器、逻辑分析仪和逻辑转换仪等虚拟仪器的面板功能。 2. 掌握电路仿真虚拟仪器的参数设置、连接、显示调整以及测量结果记录等方法。 (四) 电路仿真分析与设计 1. 掌握仿真元件参数的设置方法及器件的替换方法。 2. 了解仿真软件的重要分析方法对电路设计的作用。 3. 掌握静态工作点的分析、AC分析、瞬态分析、参数扫描分析等常用分析方法。 4. 了解常用器件建模过程，了解在互联网上获取新器件仿真模型的方法，并将其引入仿真软件中。 5. 了解晶体管、常用模拟集成电路、数字集成电路的建模方法及过程，了解常用新器件的模型收集方法。 6. 了解仿真结果的应用方法。 7. 了解将仿真结果进行再处理和应用到技术文档中的方法。 8. 了解电路网络表文件与印制线路板设计之间的联系，加深对EDA技术的理解。 (五) 印制线路板基础知识 1. 了解印制线路板的基本概念、种类和制作工艺。 2. 了解印制线路板设计的基本过程。 3. 理解印制线路板布局原则。 4. 理解印制线路板布线原则。 (六) 原理图编辑 1. 了解原理图设计软件的基本界面和各种编辑器。 2. 掌握原理图设计软件的启动、文件管理、工作环境设置。 3. 掌握原理图设计软件的电路元件、电源、I/O端口的放置与连接。 4. 理解总线、网络标号的概念，掌握总线的应用。 5. 理解层次图的概念及作用，掌握层次图的应用。 6. 理解电气规则检查的作用，掌握电气规则检查的方法。 7. 理解网络表文件的概念和作用，掌握网络表文件和元件清单的生成方法。 8. 掌握元件的设计方法。 9. 了解原理图输出参数的设置，掌握原理图的输出方法。 10. 学会原理图编辑的文件操作、元件调用和连线操作。 11. 学会总线和网络标号的应用。 12. 能绘制原理图。 (七) PCB设计软件 1. 了解印制线路板的设计流程。 2. 理解原理图、网络表和PCB元件之间的匹配问题。 3. 掌握网络表文件的修改方法。 4. 理解印制线路板的设计规则，掌握印制线路板的设计基本规则。 5. 掌握印制线路板手工布线的方法。
电子系统设计总结报告汇编
电子系统设计总结报告 题目：医院呼叫系统 班级： 组别：第四组 指导教师：张廷荣 设计时间
医院呼叫系统 一、引言 1. 选题意义 1.1 性价比 在此次课程设计中，选用的原件蜂鸣器、74LS147译码器、555定时器等，都是较常见和比较常用的，比较经济实惠，节约成本。因此，该方案设计的医院呼叫系统经济适用，成本合适，性价比较高。 1.2 EWB模拟仿真 EWB模拟仿真图如图1所示(见附录1)。 综上所述，呼叫器应用广泛，所需器件价格低，成本低，性价比高。经过EWB模拟仿真结果可得出，它具有可实行性。所以我们选则这个题目进行设计与制作。2. 设计目标 对于此课题，主要分为三个模块，一是采用74LS147为核心进行优先编码，设计优先编码模块，多人同时呼救时，危重病人优先被医治；二是采用555定时器与74LS192组成呼叫系统控制模块，三是呼叫提示系统，由二极管和蜂鸣器组成，病房病人呼叫即开关闭合时，二极管发光提示，蜂鸣器报警，持续5秒钟 3.小组成员及分工 二、作品说明 1.功能 此设计是用于医院病人的紧急呼叫，它的功能如下： 1.当病人按下呼救信号按钮，呼救灯亮，同时显示病人编号，蜂鸣器发出5秒呼救声，等待医护人员来护理。 2.按照病人的病情划分出优先级别，有多个病人同时呼救时，系统优先显示最高级别的呼救编号。 3.当医护人员处理完最高级别呼救后，按下清零键，系统按优先等级先后显示其它病人编号。 2. 操作说明
此设计使用的的是四节1.5V干电池，放入电池槽中即可。病人在需要帮助时，只需按下与自己床位相对应的开关，医生便可获知病人相应的床位信息 三、基本原理 1. 原理图 (1) 方案呼叫系统电路原理框图如图2所示。 图2医院呼叫系统电路的原理框图 对于此课题，主要分为三个模块，一是采用74LS147为核心进行优先编码，设计优先编码模块，多人同时呼救时，数码管按优先级显示病人病房编号，危重病人优先被医治；二是采用555定时器与74LS192组成呼叫系统控制模块，控制呼叫提示系统；三是呼叫提示系统，由二极管和蜂鸣器组成，病房病人呼叫即开关闭合时，二极管发光提示，蜂鸣器报警，持续5秒钟。 (2) 电路原理图如图3所示(见附录2) 2.工作原理 (1) 直流电源 将四节电压为1.5V的干电池串联起来，为整个电路提供电压。 (2)呼叫控制模块 利用由555定时器和外接元件R 1、R 2 、C构成多谐振荡器，长时间的振震荡 信号驱动蜂鸣器呼叫。配以相应参数的阻容器件以及计数器74LS192，可将振荡时间准确的控制在要求的8秒钟 每次呼叫时长：T=(R1+2R2)×C1×Ln2×8 =（15+2×68）×0.00001×Ln2×8= 8s 呼叫控制电路原理图如图3所示：
电子设计自动化技术试卷1答案
试卷 第 1 页 共 1 页 试卷答案: 一、 选择题 1 2 3 4 5 6 7 8 9 10 D C A D A A A A A D 二、名词解释，写出下列缩写的英文全称和中文含义 1. EDA EDA Electronic Design Automation 电子设计自动化 2. CPLD Complex Programmable Logic Device 复杂可编程逻辑器件 3. SOPC System-on-a-Programmable-Chip 可编程片上系统 4 IEEE Institute of Electrical and Electronics Engineers 电气和电子工程师协会 5 FPGA Field －Programmable Gate Array 现场可编程门阵列 6 PLD Programmable Logic Device 可编程逻辑器件 7. JTAG JTAG Joint Test Action Group 联合测试行动小组 8. IP Intellectual Property 知识产权 9. ASIC Application Specific Integrated Circuits 专用集成电路 10. VHDL Very-High-Speed Integrated Circuit Hardware Description Language 超高速集成电路硬件描述语言 每小题写出英文全称2分，中文含义1分 三、 VHDL 程序填空 1 SEG7DEC "1101101" "1111111" 2 '1' WHEN A='0' AND B='1' ELSE 3 0 ENA='1' outy+1 4 0000000000000000 D sreg(1 5 downto 1)<=sreg(14 downto 0) 每空3分 四、 1. 时序电路的初始状态常常由复位信号来设置。根据复位信号复位时机的不同，可将复位分为同步复位和异步复位两种(4分)。所谓同步复位，就是当复位信号有效且在给定的时钟边沿到来时，电路才被复位(3分)，此时复位的状态与时钟同步，有助于信号的稳定和系统毛刺的消除；异步复位状态与时钟状态不要求同步，一旦复位信号有效，电路就被复位(3分)。 2. 主要PLD 厂商: 1) Altera ：Altera 公司在20世纪90年代以后发展很快，是最大的可编程逻辑器件供应商之一。 (2分) 2) Xilinx: FPGA 的发明者，老牌PLD 公司，是最大的可编程逻辑器件供应商之一。(2分) 3) Lattice (2分) CPLD/FPGA 器件的开发设计一般可以分为设计输入(1分)、设计实现(1分)、设计校验(1分)和下载编程(1分)四个步骤。
电子设计自动化(EDA)期末必考题目汇总
电子设计自动化期末必考题目汇总 1、EDA的英文拼写：electronic design automation 2、Eda的设计方法：两种一种为由底向上的设计方法即传统的设计方法，一种是自顶向下的设计方法即现代设计方法。 3、自顶向下分为三个阶段：系统设计、系统的综合优化、系统的实现 4、系统的设计流程主要包括：系统的功能分析、系统的结构设计、系统的描述、系统的功能仿真。 5、适配器：结构综合器，功能是将由综合器产生的网表文件配置与指定的目标器件中，使之产生最终的下载文件中。 6、FPGA芯片对应的是：sof文件，CPLD芯片对应的是pof文件 7、FPLD：现场可编程逻辑器件，FPGA：现场可编程门阵列，CPLD：复杂现场可编程逻辑阵列 8、可编程逻辑器件分为：ＦＰＧＡ和ＣＰＬＤ其中ＣＰＬＤ断电后不丢失。 ９、基于乘积项的ＰＬＤ分为三部分：宏单元、ＰＩＡ、Ｉ／Ｏ控制板１０、ｑｕａｒｔｕｓ软件的波形文件名为．ｖｗｆ １１、ＶＨＤＬ语言的特点： （１）、ＶＨＤＬ是工业标准的文本格式语言。 （２）、具有强大的描述能力。 （３）、ＶＮＤＬ能同时支持方针和综合。 （４）、ＶＨＤＬ语言是并发执行的语句 （５）、ＶＨＤＬ支持结构化设计和ｔｏｐ－ｄｏｗｎ设计方法（６）、ＶＨＤＬ的描述与工艺无关 １２、ＳＴＤ－ｌｏｇｉｃ型数据能够在数字器件中实现的只有四种即“－”、“０”、“１”、“ｚ”但这并不表明其他５种值不存在，这９种值对于ＶＨＤＬ的行为仿真都有重要意义。 １３、用户自定义的数据类型：枚举类型、整数类型、数组类型（所有的值必须一样）、记录类型（值得类型可以不一样）、事件类型、实数类型。 １４、数据类型转换分为两种：类型转换函数方式、直接类型转１５、换方式常量说明语句所允许的设计单元有：实体，结构体、程序包、块、进程、子程序 １６信号与变量的区别： （１）、赋值语句的不同，信号赋值用“《＝”而变量为“：＝” （２）、通常变量的值可以给信号赋值但信号的值却不能给变量赋值
电子设计自动化技术课件答案
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系? P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么? P11~12
电子设计自动化技术答案
第一章 1-1 EDA技术与ASIC设计与FPGA开发有什么关系? P3~4 答:利用EDA技术进行电子系统设计的最后目标就是完成专用集成电路ASIC的设计与实现;FPGA与CPLD就是实现这一途径的主流器件。FPGA与CPLD通常也被称为可编程专用IC,或可编程ASIC。FPGA与CPLD的应用就是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)与ASIC设计,以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比,VHDL有什么特点? P6 答:编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标就是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性与创造性,它不就是机械的一一对应式的“翻译”,而就是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。 l-3什么就是综合?有哪些类型?综合在电子设计自动化中的地位就是什么? P5 什么就是综合? 答:在电子设计领域中综合的概念可以表示为:将用行为与功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型? 答:(1)从自然语言转换到VHDL语言算法表示,即自然语言综合。 (2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合,即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示,即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计),或转换到FPGA的配置网表文件,可称为版图综合或结构综合。 综合在电子设计自动化中的地位就是什么? 答:就是核心地位(见图1-3)。综合器具有更复杂的工作环境,综合器在接受VHDL程序并准备对其综合前,必须获得与最终实现设计电路硬件特征相关的工艺库信息,以及获得优化综合的诸多约束条件信息;根据工艺库与约束条件信息,将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中,自顶向下的设计方法的重要意义就是什么? P7~10 答:在EDA技术应用中,自顶向下的设计方法,就就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用与发展中的意义就是什么? P11~12
电子设计自动化技术重点知识
电子设计自动化技术 题库 一、填空题 1.软件环境要求运行在Windows 98/2000/NT或者更高版本操作系统下。硬件环境要求P166CPU/RAM32MB/HD剩余400MB以上，显示分辨率为1024×768。 2.Protel99 SE主要由原理图设计模块Schematic模块，印制电路板设计模块PCB设计模块，电路信号仿真模块和PLD逻辑器设计模块组成。 3.文件管理，Protel9 SE的各菜单主要是进行各种文件命令操作，设置视图的显示方式以及编辑操作。系统包括File,Edit, View, Windows和Help共5个下拉菜单。 4.Protel99 SE提供了一系列的工具来管理多个用户同时操作项目数据库。每个数据库默认时都带有设计工作组Design Team,其中包括Members,Permissions,Sessions3个部分。Members自带两个成员： 系统管理员Admin和客户（Guest）。系统管理员可以进行修改密码，增加访问成员，删除设计成员，修改权限等操作。 5.Protel99 SE主窗口主要由标题栏，菜单栏，工具栏，设计窗口，文档管理器，浏览管理器，状态栏以及命令指示栏等部分组成。 6.原理图设计窗口顶部为主菜单和主工具栏，左部为设计管理器Design Manager，右边大部分区域为编辑区，底部为状态栏和命令栏，中间几个浮动窗口为常用工具。除主菜单外，上述各部件均可根据需要打开或关闭。 7.图纸方向:设置图纸是纵向和横向。通常情况下，在绘图及显示时设为横向，在打印时设为纵向。 8.网格设置。Protel99 SE提供了线状网络（Lines）和点状网络（Dots）两种不同的网状的网格。 9.执行菜单命令“Design\Options”，在弹出的“Document options”对话框中选择“Organization”选项卡中，可以分别填写设计单位名称，单位地址，图纸编号及图纸的总数，文件的标题名称以及版本号或日期等。 10.原理图设计工具包括画总线、画总线进出点、放置元件、放置节点、放置电源、画导线、放置网络名称、放置输入/输出点、放置电路方框图、放置电路方框进出点等内容。 11.实体放置与编辑包括导线、总线、元件、网络标号、电源与地线、节点、文字与图形的放置与编辑。 12.网络表的内容只要是电路图中各元件的数据以及元件间网络连接的数据。网络表非常重要，在PCB制版图的设计中是必须的。 13.元件列表主要用于中整理一个电路或一个项目文件中的所有文件，它主要包括元件的名称、标注、封装等内容。 14.ERC表是电气规则检查表，用于检查电路图是否有问题。 15.通过原理图元件库编辑器的制作工具来绘制（创建）和修改一个元件图形。
电子设计自动化期中练习题
西南交通大学2016－2017学年第(1)学期期中考试试卷 课程代码 0371043 课程名称 电子设计自动化（含实验）考试时间120分钟 题号 一 二 三 四 五 六 七 八 九 十 总成绩 得分 阅卷教师签字： 一、填空题（每空2分，共6分） 1．对模块中用到的所有信号(包括每个端口)都必须声明其数据类型，若未声明，则综合器 将其默认为 型数据。 2. 设计输入是设计者将所要设计的电路以开发软件要求的某种形式表达出来，并输入到相 应软件中的过程。可移植性最好的输入方式是 。 3. 运算符相当于实现了一个if-else 语句的功能。 二、选择题（每空2分，共6分） 1. 数据流描述通常指通过 语句对设计进行的描述。 A. 元件例化语句 B. 持续赋值语句 C. 行为语句 2. 基于一定的设计工艺，以版图形式描述的、而且用户不能改动的设计模块，称 。 A. 软核 B. 固核 C. 硬核 3.下面的说法正确的是 。 A.一个模块中的多个always 过程块是依次按顺序执行的。 B. 不可以在同一模块中的不同always 语句中对同一个变量赋值。 C. 电平敏感型信号常用在时序逻辑电路的设计中，边沿敏感型信号常用在组合逻辑电路的设计中。 D. 进程的并发执行与各进程在程序中的位置有关。 三、分析及简答题（共33分） 1. 下面的程序有错吗？若有，请指明所有错误所在之处，并说明理由。（8分） 1 module 2010(CLK,A,B,C,D)； 2 input CLK,A,B; 班 级 学 号 姓 名 密封装订线 密封装订线 密封装订线
4 always @(posedge CLK) 5 begin if(A=1) C=1; else C=0; D=0; end 6 always @(negedge CLK) 7 D=1; 8 endmodule
电子设计自动化技术
《电子设计自动化》课程设计指导 一、任务题目：基于FPGA的数字钟系统设计 二、目的： （1）使学生增进对EDA技术的感性认识，加深对EDA理论方面的理解。 （2）使学生掌握 XILINX FPGA结构、原理和应用方法。 （3）使学生能够应用Verilog语言和EDA软件进行电子系统的设计。 （4）培养学生查阅工程设计手册和资料的初步能力，使得学生能基本掌握数字系统的现代化设计方法和手段。是对学生EDA技术应用能力、自主学习能力和创新设计能力的综合培养。 三、现有条件： （1）PC机一台。 （2）Xilinx Spartan-3 LC FPGA开发板、下载线及电源一套。 （3）扩展板及电源一套。 （4）ISE 10.1开发工具。 三、设计要求 （1）设计一个能进行年、月、日、时、分、秒计时的二十四小时制的数字钟，将时刻显示在液晶屏上；并且能够对年、月、日、小时、分钟和秒进行手动调节以校准时间，每逢整点，产生发光报时。（必选） （2）具有定时与闹钟功能，能在设定的时间给出提示（发光管亮）。 （3）具有秒表功能。 四、系统说明 （1）Spartan-3 LC 开发板结构图如下：
（2）扩展板结构图如下： 各个设备与FPGA引脚的连接如下表（原理图见E:\FPGA\）：
（3）LCM12864ZK 是中文液晶显示模块，液晶屏幕为128*64，可显示四行，每行可显示8 个汉字，16个ASCII码。 硬件接口采用的是串行接口数据传输模式，模块的同步时钟线（SCLK）具有独立的操作，但是当有连续多个指令需要被传输，必须确实等到一个指令完全执行完成才能传送下一笔资料，因为模块内部并没有传送/接收缓冲区。 其工作时序图如下： 从一个完整的串行传输流程来看，一开始先传输起始位，它需先接收到五个连续的“1”（同步位串）在起始位元组，此时传输计数将被重置并且串行传输将被同步，再跟随的二个BIT 分别指定传输方向位（RW）及暂存器选择位（RS），最后第八位则为“0”。 在接收到起始位元组后，每个指令/数据将分为二组接收到：较高4位元（DB7-DB4）的指令资料将会被放在第一组的LSB部分，而较低4位元（DB3-DB0）的指令资料则会被放在第二组的LSB部分，至于相关的另四位则都为0。 用户命令可参照LCMxxZKuser使用说明书(见E:\FPGA\),使用时主要涉及以下命令： Interface=2’h30 //（8位控制界面，基本指令集） Open=2’h0c //(开屏) Move=2’h06 //(在资料的读取与写入时，设定光标的右移) Address(地址)=2’h80-2’h87(第一行), 2’h90-2’h97(第二行), 2’h88-2’h8f(第三行), 2’h98-2’h9f(第四行)。 由于向LCM是写操作，因此RW=0。当送命令或地址时，RS=0；送数据（代码）时，RS=1。 字库及ASCII码表可从“E:\FPGA\ ”目录下的文档中查找。 五、设计思路（建议）： 按功能将电路划分为若干个部分（模块），分别设计各个子模块，根据其输入/输出端口的衔接，构成一个具有完整功能的顶层模块，可参照以下框图设计：
电子设计自动化试卷
山东英才学院 2014-2015学年第一学期期末考试 课程代码：02117024 课程名称：《电子设计自动化》试卷（A ） 年级 2011级 专业 本科电气工程 （本试卷考试时间60分钟 满分100分） 一、单项选择题（本大题共10道小题，每小题2分，共20分。） 1、2. 基于EDA 软件的FPGA/CPLD 设计流程为：原理图/HDL 文本输入→________→综 合→适配→__________→编程下载→硬件测试。 A. 功能仿真 B. 时序仿真 C. 逻辑综合 D. 配置 3. IP 核在EDA 技术和开发中具有十分重要的地位；提供用VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP 核为__________。 A. 软IP B. 固IP C. 硬IP D. 全对 4. 综合是EDA 设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。 B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD 的基本结构相映射的网表文件。 C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 5. 大规模可编程器件主要有FPGA 、CPLD 两类，其中CPLD 通过_______实现其逻辑功能。 A. 可编程乘积项逻辑 B. 查找表（LUT ） C. 输入缓冲 D. 输出缓冲 6. VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
自动化面试题大全
自动化面试题大全！精！！！ (2008-12-07 22:06:01) 标签：分类： 模拟电路 1、基尔霍夫定理的内容是什么？（仕兰微电子） 基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等. 基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零. 2、平板电容公式(C=εS/4πkd)。（未知） 3、最基本的如三极管曲线特性。（未知） 4、描述反馈电路的概念，列举他们的应用。（仕兰微电子） 5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知） 6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子） 7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知） 8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸） 9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。（未知） 10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知） 11、画差放的两个输入管。（凹凸） 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子） 13、用运算放大器组成一个10倍的放大器。（未知）
14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C 上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC<< period - setup ? hold 16、时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延 迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。（华为 ） 17、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题） 19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。（威盛 VIA2003.11.06 上海笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知） 22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题c ircuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define th e ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子） 27、用mos管搭出一个二输入与非门。（扬智电子笔试）
电子设计自动化技术课件答案
电子设计自动化技术课件 答案 Last updated at 10:00 am on 25th December 2020
第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系 P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC （片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点 P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合有哪些类型综合在电子设计自动化中的地位是什么 P5 什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)
电子设计自动化技术实验
电子设计自动化技术实验实验一熟悉Quartusll的图形输入法1、实验目的 掌握Quartusll的使用方法 （1）熟悉图形输入法 （2）理解编译方法 （3）了解定时仿真 2、实验内容 （1）设计一个二选一数据选择器，全加器 （2）根据图形输入法编译和波形仿真 3、实验要求 （1）熟悉图形逻辑输入法 （2）理解编译方法，了解功能仿真的方法和定时仿真的方法 （3）了解把逻辑变成一个逻辑符号的方法 4、实验步骤 （1）建立设计项目 在Quartusll管理器窗口中选择菜单file\new project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名mux 21-3
新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next 新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next 新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，mux21-3项目出现在项目导航窗口 2、输入文本文件 新建VHDL文本文件，在Quartusll管理器界面中选择菜单file\new…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存 输入二选一数据选择器文件为 Library ieee; Use ieee.std_logic_1164.all; Entity mux21_3 is Port(i0,i1,sel:in std_logic;y:out std_logic); End mux21_3;