集成电路封装可靠性与失效分析

(完整版)√MOS器件及其集成电路的可靠性与失效分析

MOS 器件及其集成电路的可靠性与失效分析（提要） 作者：Xie M. X. (UESTC ，成都市) 影响MOS 器件及其集成电路可靠性的因素很多，有设计方面的，如材料、器件和工艺等的选取；有工艺方面的，如物理、化学等工艺的不稳定性；也有使用方面的，如电、热、机械等的应力和水汽等的侵入等。 从器件和工艺方面来考虑，影响MOS 集成电路可靠性的主要因素有三个：一是栅极氧化层性能退化；二是热电子效应；三是电极布线的退化。 由于器件和电路存在有一定失效的可能性，所以为了保证器件和电路能够正常工作一定的年限（例如，对于集成电路一般要求在10年以上），在出厂前就需要进行所谓可靠性评估，即事先预测出器件或者IC 的寿命或者失效率。 （1）可靠性评估： 对于各种元器件进行可靠性评估，实际上也就是根据检测到的元器件失效的数据来估算出元器件的有效使用寿命——能够正常工作的平均时间（MTTF ，mean time to failure ）的一种处理过程。 因为对于元器件通过可靠性试验而获得的失效数据，往往遵从某种规律的分布，因此根据这些数据，由一定的分布规律出发，即可估算出MTTF 和失效率。 比较符合实际情况、使用最广泛的分布规律有两种，即对数正态分布和Weibull 分布。 ①对数正态分布： 若一个随机变量x 的对数服从正态分布，则该随机变量x 就服从对数正态分布；对数正态分布的概率密度函数为 222/)(ln 21)(σμπσ--?=x e x x f 该分布函数的形式如图1所示。 对数正态分布是对数为正态分布的任 意随机变量的概率分布；如果x 是正态分布 的随机变量，则exp(x)为对数分布；同样， 如果y 是对数正态分布，则log(y)为正态分 布。 ②Weibull 分布： 由于Weibull 分布是根据最弱环节模型 或串联模型得到的，能充分反映材料缺陷和 应力集中源对材料疲劳寿命的影响，而且具 有递增的失效率，所以，将它作为材料或零件的寿命分布模型或给定寿命下的疲劳强 度模型是合适的；而且尤其适用于机电类产品的磨损累计失效的分布形式。由于它可以根据失效概率密度来容易地推断出其分布参数，故被广泛地应用于各种寿命试验的数据处理。与对数正态分布相比，Weibull 分布具有更大的适用性。 Weibull 分布的失效概率密度函数为 m t m t m e t m t f )/()(ηη--?= 图1 对数正态分布

芯片封装全套整合(图文精选对照)

芯片封装方式大全 各种IC封装形式图片 BGA Ball Grid Array EBGA 680L LBGA 160L PBGA 217L Plastic Ball Grid Array SBGA 192L QFP Quad Flat Package TQFP 100L SBGA SC-70 5L SDIP SIP Single Inline Package

TSBGA 680L CLCC CNR Communicatio n and Networking Riser Specification Revision 1.2 CPGA Ceramic Pin Grid Array DIP Dual Inline Package SO Small Outline Package SOJ 32L SOJ SOP EIAJ TYPE II 14L SOT220 SSOP 16L

DIP-tab Dual Inline Package with Metal Heatsink FBGA FDIP FTO220 Flat Pack HSOP28SSOP TO18 TO220 TO247 TO264 TO3

ITO220 ITO3p JLCC LCC LDCC LGA LQFP PCDIP TO5 TO52 TO71 TO72 TO78 TO8 TO92

PGA Plastic Pin Grid Array PLCC 详细规格PQFP PSDIP LQFP 100L 详细规格METAL QUAD 100L 详细规格PQFP 100L 详细规格TO93 TO99 TSOP Thin Small Outline Package TSSOP or TSOP II Thin Shrink Outline Package uBGA Micro Ball Grid Array uBGA Micro Ball Grid

集成电路特点及可靠性分析

集成电路特点及可靠性分析 电子科学与应用物理学院

数字集成电路的出现, 促进了电子器件更广泛的应用于工业控制、医疗卫生、航天航空、国防军事等生产和生活的各个领域。同时，为了满足这些生产和生活各个领域发展的不断要求，设计和制造体积更小、信息处理能力更强的器件，成为未来信息技术发展的关键所在。 自1958年美国德克萨斯仪器公司(TI)发明集成电路（IC）后，随着硅平面技术的发展，二十世纪六十年代先后发明了双极型和MOS型两种重要的集成电路，它标志着由电子管和晶体管制造电子整机的时代发生了量和质的飞跃。 MOS是:金属-氧化物-半导体(Metal-Oxide-Semiconductor)结构的晶体管简称MOS晶体管，有P型MOS管和N型MOS管之分。由MOS管构成的集成电路称为MOS集成电路，而由PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC（Complementary MOS Integrated Circuit）。 目前数字集成电路按导电类型可分为双极型集成电路（主要为TTL）和单极型集成电路（CMOS、NMOS、PMOS等）。CMOS电路的单门静态功耗在毫微瓦（nw）数量级。 CMOS发展比TTL晚，但是以其较高的优越性在很多场合逐渐取代了TTL。 以下比较两者性能，大家就知道其原因了。 1.CMOS是场效应管构成，TTL为双极晶体管构成 2.CMOS的逻辑电平范围比较大（5～15V），TTL只能在5V下工作 3.CMOS的高低电平之间相差比较大、抗干扰性强，TTL则相差小，抗干扰能力差 4.CMOS功耗很小，TTL功耗较大（1～5mA/门） CMOS的主要特点就是功耗低。CMOS集成电路主要应用场效应管，场效应管的互补结构使它们工作时两个场效应管通常处于一个管静止另一个管导通的状态，有由于它们采用串联连接的方式，因此电路静态功耗从理论上看基本为零。实际上看，CMOS集成电路板的功耗并非真正为零，由于电路板的电流在传输过程中存在漏电流损耗，因此CMOS集成电路板中有少许静态功耗，据测试，单一电路的功耗值仅为17.8毫瓦，在1MHz的工作频率下，动态功耗也仅28毫瓦。CMOS的另一个特点是它的工作电压范围宽，对电压波动性的适应能力强，无需稳压器，供电电源的体积小，方便各种应用电路板的设备使用。目前国际上最常

封装失效分析1

第二单元 集成电路芯片封装可靠性知识—郭小伟 （60学时） 第一章、可靠性试验 1．可靠性试验常用术语 试验名称 英文简称 常用试验条件 备注 温度循环 TCT （T/C ） －65℃~150℃, dwell15min, 100cycles 试验设备采用气冷的方式，此温度设置为设备的极限温度 高压蒸煮 PCT 121℃，100RH., 2ATM,96hrs 此试验也称为高压蒸汽，英文也称为autoclave 热冲击 TST （T/S ） －65℃~150℃, dwell15min, 50cycles 此试验原理与温度循环相同，但温度转换速率更快，所以比温度循环更严酷。 稳态湿热 THT 85℃,85%RH., 168hrs 此试验有时是需要加偏置电压的，一般为Vcb=0.7~0.8BVcbo,此时试验为THBT 。 易焊性 solderability 235℃,2±0.5s 此试验为槽焊法，试验后为10~40倍的显微镜下看管脚的 上锡面积。 耐焊接热 SHT 260℃,10±1s 模拟焊接过程对产品的影响。 电耐久 Burn in Vce=0.7Bvceo, Ic=P/Vce,168hrs 模拟产品的使用。（条件主要针 对三极管） 高温反偏 HTRB 125℃, Vcb=0.7~0.8BVcbo, 168hrs 主要对产品的PN 结进行考核。回流焊 IR reflow Peak temp.240℃ （225℃） 只针对SMD 产品进行考核，且 最多只能做三次。 高温贮存 HTSL 150℃,168hrs 产品的高温寿命考核。 超声波检测 SAT CSCAN,BSCAN,TSCAN 检测产品的内部离层、气泡、裂缝。但产品表面一定要平整。

1-3-半导体封装件的可靠性评价方法

1-3-半导体封装件的可靠性评价方法

半导体封装件的可靠性评价方法 Lunasus 科技公司，佐土原宽 Lunasus 科技公司细川丰 本章将依据半导体封装件可靠性评价的基本考虑方法，以故障机理为基础的实验条件介绍，并根据韦布图来解说可靠性试验下的（产品）寿命推导方法。 封装件开发及材料变化过程中的可靠性评价方法 为实现半导体封装件功能和电气特性的提高，在推动多引脚化的同时，也要发展高密度封装化下的小型、薄型化。最近，搭载多个芯片的SiP（System in Package，系统级封装）和芯片尺寸（与封装尺寸）非常相近的CSP（Chip Size Package，芯片级封装）已开始量产，封装件的构造多种多样。另外，为达成封装件低成本化和环保的要求，采用规格更高的封装件材料的开发正在活跃起来。但封装件构造的复杂化和新型材料的使用不能对制造品质和可靠性造成影响。这里将对新型封装件的开发和材料改变下的可靠性评价方法进行解说。 最近的半导体封装件多数属于树脂灌封型，对半导体单体的可靠性评价包括，高温保存（或动作）实验，耐湿性实验以及温度循环实验。另外，对于有可能要进行表面装配的高密度封装器型，需考虑焊接装配过程中的热应力情况，因此焊锡耐热性实验也是不可缺少的。这些可靠性试验，是对半导体封装件在实际使用过程中所预想发生的各种故障进行短时间评价的加速性实验方法。接下来需要先确定半导

体所发生的各种故障的主要加速原因是什么后才能进行实验。例如，对于树脂封装件来讲，湿度（水分）是造成硅芯片上金属线路受到腐蚀（图1）的主要原因之一，而温度可以加快水分浸入封装件内的速度，所以高温、高湿下的实验才有效果。与此同时，在电压也是故障主因的场合，有必要进行高温、高湿下的通电实验。 如上所述，对于封装件相关的各种故障，通过对机理的解析，找出加速实验的主要因子，设定合适的可靠性实验条件，这些就是可靠性评价的基础。 针对封装件构造的可靠性试验 正如开头所述，为实现封装件的高功能、高密度化，封装件的外观形状的主流是QFP（Quad Flat Package，四面扁平封装）和BGA

芯片封装大全(图文对照)

封装有两大类；一类是通孔插入式封装(through-hole package)；另—类为表面安装式封装(surface moun te d Package)。每一类中又有多种形式。表l和表2是它们的图例，英文缩写、英文全称和中文译名。图6示出了封装技术在小尺寸和多引脚数这两个方向发展的情况。 DIP是20世纪70年代出现的封装形式。它能适应当时多数集成电路工作频率的要求，制造成本较低，较易实现封装自动化印测试自动化，因而在相当一段时间内在集成电路封装中占有主导地位。 但DIP的引脚节距较大(为2.54mm)，并占用PCB板较多的空间，为此出现了SHDIP和SKDIP等改进形式，它们在减小引脚节距和缩小体积方面作了不少改进，但DIP最大引脚数难以提高(最大引脚数为64条)且采用通孔插入方式，因而使它的应用受到很大限制。 为突破引脚数的限制，20世纪80年代开发了PGA封装，虽然它的引脚节距仍维持在2.54mm或1.77mm，但由于采用底面引出方式，因而引脚数可高达500条～600条。 随着表面安装技术(surface mounted technology, SMT)的出现，DIP封装的数量逐渐下降，表面安装技术可节省空间，提高性能，且可放置在印刷电路板的上下两面上。SOP应运而生，它的引脚从两边引出，且为扁平封装，引脚可直接焊接在PCB板上，也不再需要插座。它的引脚节距也从DIP的2.54 mm减小到1.77mm。后来有SSOP和TSOP改进型的出现，但引脚数仍受到限制。 QFP也是扁平封装，但它们的引脚是从四边引出，且为水平直线，其电感较小，可工作在较高频率。引脚节距进一步降低到1.00mm，以至0.65 mm和0.5 mm，引脚数可达500条，因而这种封装形式受到广泛欢迎。但在管脚数要求不高的情况下，SOP以及它的变形SOJ(J型引脚)仍是优先选用的封装形式，也是目前生产最多的一种封装形式。 方形扁平封装-QFP (Quad Flat Package) [特点] 引脚间距较小及细，常用于大规模或超大规模集成电路封装。必须采用SMT(表面安装技术)进行焊接。操作方便，可靠性高。芯片面积与封装面积的比值较大。 小型外框封装-SOP (Small Outline Package) [特点] 适用于SMT安装布线，寄生参数减小，高频应用，可靠性较高。引脚离芯片较远，成品率增加且成本较低。芯片面积与封装面积比值约为1:8 小尺寸J型引脚封装-SOJ (Smal Outline J-lead) 有引线芯片载体-LCC (Leaded Chip Carrier) 据1998年统计，DIP在封装总量中所占份额为15%，SOP在封装总量中所占57%，QFP则占12%。预计今后DIP的份额会进一步下降，SOP也会有所下降，而QFP会维持原有份额，三者的总和仍占总封装量的80%。 以上三种封装形式又有塑料包封和陶瓷包封之分。塑料包封是在引线键合后用环氧树脂铸塑而成，环氧树脂的耐湿性好，成本也低，所以在上述封装中占有主导地位。陶瓷封装具有气密性高的特点，但成本较高，在对散热性能、电特性有较高要求时，或者用于国防军事需求时，常采用陶瓷包封。 PLCC是一种塑料有引脚(实际为J形引脚)的片式载体封装(也称四边扁平J形引脚封装QFJ (quad flat J-lead package))，所以采用片式载体是因为有时在系统中需要更换集成电路，因而先将芯片封装在一种载体(carrier)内，然后将载体插入插座内，载体和插座通过硬接触而导通的。这样在需要时，只要在插座上取下载体就可方便地更换另一载体。 LCC称陶瓷无引脚式载体封装(实际有引脚但不伸出。它是镶嵌在陶瓷管壳的四侧通过接触而导通)。有时也称为CLCC，但通常不加C。在陶瓷封装的情况下。如对载体结构和引脚形状稍加改变，载体的引脚就可直接与PCB板进行焊接而不再需要插座。这种封装称为LDCC即陶瓷有引脚片式载体封装。 TAB封装技术是先在铜箔上涂覆一层聚酰亚胺层。然后用刻蚀方法将铜箔腐蚀出所需的引脚框架；再在聚酰亚胺层和铜层上制作出小孔，将金属填入铜图形的小孔内，制作出凸点(采用铜、金或镍等材料)。由这些凸点与芯片上的压焊块连接起来，再由

半导体器件封装的可靠性研究

无锡工艺职业技术学院电子信息工程系 毕业设计论文 半导体器件封装的可靠性研究 专业名称应用电子技术 学生姓名 学号 指导教师鲍小谷 毕业设计时间2010年2月20日~6月12日

半导体器件是经过衬底制备、外延、氧化、光刻、掺杂、封装等工序做出来的。但要保证做出的产品在正式生产后可以让顾客使用，且安全可靠、经久耐用，就必须在研究发展期间就将可靠度设计于产品质量中，因此试验的工作是不可少的。 试验是评估系统可靠度的一种方法，就是将成品或组件仿真实际使用环境或过应力的情况下予以试验，利用过程中失效之左证数据来评估可靠度。当然佐证资料越多，对所估计的可靠度信心也越大，可是人们又不希望采用大量样本来进行试验。若不做试验或做某种程度的试验，就根本不知道产品可靠的程度。 本文主要介绍了可靠性试验在半导体器件封装中是怎样使用的，从而来突出可靠性试验在封装中起着很重要的作用。 关键词：半导体器件；封装类型；可靠性；试验 Abstract Semiconductor substrate after the preparation, epitaxy, oxidation, lithography, doping, packaging and other processes done. However, to ensure that products made after the official production for customers to use, and safe, reliable, and durable, it is necessary to research and development in reliability during the design will be in product quality, and therefore the work of test is indispensable. Trial is to assess the system reliability of the method is that simulation will be finished products or components of the actual use of the environment or the circumstances have to be stress test, using the process of failure data to assess the reliability of proof. Of course, the more supporting information, the reliability of the estimate the greater the confidence, but people do not want to adopt a large number of samples tested. Do not test or do some degree of testing, simply do not know the extent of product reliability. This paper introduces the reliability test in semiconductor devices is how to use the package, and thus to highlight the reliability test in the package plays a very important role. Key words: Semiconductor devices; Package type; Reliability; Trial

集成电路产业链及主要企业分析

集成电路产业链及主要企业分析 集成电路简介集成电路（integratedcircuit）是一种微型电子器件或部件。采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，使电子元件向着微小型化、低功耗、智能化和高可靠性方面迈进了一大步。它在电路中用字母“IC”表示。集成电路发明者为杰克·基尔比（基于锗（Ge）的集成电路）和罗伯特·诺伊思（基于硅（Si）的集成电路）。当今半导体工业大多数应用的是基于硅的集成电路。 是20世纪50年代后期一60年代发展起来的一种新型半导体器件。它是经过氧化、光刻、扩散、外延、蒸铝等半导体制造工艺，把构成具有一定功能的电路所需的半导体、电阻、电容等元件及它们之间的连接导线全部集成在一小块硅片上，然后焊接封装在一个管壳内的电子器件。其封装外壳有圆壳式、扁平式或双列直插式等多种形式。集成电路技术包括芯片制造技术与设计技术，主要体现在加工设备，加工工艺，封装测试，批量生产及设计创新的能力上。 集成电路的特点集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。 集成电路产业链概要集成电路的产业链又是怎样的呢？集成电路，就是把一定数量的常用电子元件，如电阻、电容、晶体管等，以及这些元件之间的连线，通过半导体工艺集成在一起的具有特定功能的电路。 集成电路主要包括模拟电路、逻辑电路、微处理器、存储器等。广泛用于各类电子产品之

1-3 半导体封装件的可靠性评价方法

半导体封装件的可靠性评价方法 Lunasus 科技公司，佐土原宽 Lunasus 科技公司细川丰 本章将依据半导体封装件可靠性评价的基本考虑方法，以故障机理为基础的实验条件介绍，并根据韦布图来解说可靠性试验下的（产品）寿命推导方法。 封装件开发及材料变化过程中的可靠性评价方法 为实现半导体封装件功能和电气特性的提高，在推动多引脚化的同时，也要发展高密度封装化下的小型、薄型化。最近，搭载多个芯片的SiP（System in Package，系统级封装）和芯片尺寸（与封装尺寸）非常相近的CSP（Chip Size Package，芯片级封装）已开始量产，封装件的构造多种多样。另外，为达成封装件低成本化和环保的要求，采用规格更高的封装件材料的开发正在活跃起来。但封装件构造的复杂化和新型材料的使用不能对制造品质和可靠性造成影响。这里将对新型封装件的开发和材料改变下的可靠性评价方法进行解说。 最近的半导体封装件多数属于树脂灌封型，对半导体单体的可靠性评价包括，高温保存（或动作）实验，耐湿性实验以及温度循环实验。另外，对于有可能要进行表面装配的高密度封装器型，需考虑焊接装配过程中的热应力情况，因此焊锡耐热性实验也是不可缺少的。这些可靠性试验，是对半导体封装件在实际使用过程中所预想发生的各种故障进行短时间评价的加速性实验方法。接下来需要先确定半导

体所发生的各种故障的主要加速原因是什么后才能进行实验。例如，对于树脂封装件来讲，湿度（水分）是造成硅芯片上金属线路受到腐蚀（图1）的主要原因之一，而温度可以加快水分浸入封装件内的速度，所以高温、高湿下的实验才有效果。与此同时，在电压也是故障主因的场合，有必要进行高温、高湿下的通电实验。 如上所述，对于封装件相关的各种故障，通过对机理的解析，找出加速实验的主要因子，设定合适的可靠性实验条件，这些就是可靠性评价的基础。 针对封装件构造的可靠性试验 正如开头所述，为实现封装件的高功能、高密度化，封装件的外观形状的主流是QFP（Quad Flat Package，四面扁平封装）和BGA（Ball

塑料封装可靠性问题浅析

塑料封装可靠性问题浅析 1、引言 塑料封装器件很容易由于多种原因而导致早期失效。这些缺陷产生的根源很多, 他们能够导致在塑封体各个部位产生一系列的失效模式和失效机理。缺陷的产生主要是由于原材料的不匹配、设计存在缺陷或者不完善的制造工艺。塑料封装器件同样也存在着非缺陷机理性失效, 比如PEM在空气中吸潮, 所吸收的潮气将会导致很多的问题出现, 包含在这一类失效中的就是所谓的磨损型失效机理。这些类型的失效在后面将会进行详细的论述。同时也将讨论避免产生缺陷的各种方法以及生产过程的优化和完善的设计。这些都是为了保证最后成品的质量和可靠性。 2、塑料封装器件的缺陷及其预防 有些缺陷很自然地归类于热机性能造成的, 而其他的缺陷通常和一些特殊的制成有关系, 比如芯片的制造、芯片的粘接、塑封、芯片的钝化、引线框架芯片基板的制造、焊丝或者后道成品包装。这些都将在下面的讨论中看到, 同时其中的某些缺陷在分类上还是相互交叉的。 2.1、热机缺陷 某些缺陷能够导致失效, 而这些缺陷都与热以及微观物质的移动有密切关系, 产生的主要原因就是环氧塑封料和不同接触界面材料的线膨胀系数不一致比如说, 当EMC固化时, 热收缩应力也随之产生这些应力将会导致巨大的拉伸和剪切应力, 作用于直接接触的芯片表面特别是在邑片的角部, 应力将会成几何级数增长, 很容易导致芯片薄膜钝化层或者芯片焊接材料以及, 芯片本身的破裂。这些应力同样也容易导致EMC和芯片/芯片基板/引线框架之间出现分层断裂以及分层将会导致电路断开、短路以及间歇性断路问题出现。同样它们也为潮气和污染源更容易进人塑封体内部提供了通路。 这些类型的缺陷可以通过以下措施来避免：在选择塑封料、引线框架、芯片焊接剂以及芯片钝化层的原材料时, 所有材料的线膨胀系数必须尽可能地相互匹配；芯片上部和下部塑封料的厚度应该尽可能地接近；尽量避免在设计和排版过程中出现边缘尖端以及尖角, 这样可以防止出现应力集中, 从而避免断裂的出现；最后, 提倡使用低应力塑封料以及低应力芯片焊接剂, 可以最大限度防止在封装的过程中出现多余应力。 2.2、芯片缺陷 芯片缺陷通常都是和半导体圆片制造以及塑料封装器件特有的缺陷（比如在应力作用下所产生的金属化分层以及钝化层破裂现象）有关系的。这里不再详细描述所有缺陷, 仅限于讨论对塑封体结构关系非常密切的缺陷以及塑封体独有的缺陷。 2.3、芯片粘接缺陷

集成电路封装和可靠性Chapter2-1-芯片互连技术【半导体封装测试】

UESTC-Ning Ning 1 Chapter 2 Chip Level Interconnection 宁宁 芯片互连技术 集成电路封装测试与可靠性

UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性

UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )

UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )

芯片封装类型图解

集成电路封装形式介绍(图解） BGA BGFP132 CLCC CPGA DIP EBGA 680L FBGA FDIP FQFP 100L JLCC BGA160L LCC

LDCC LGA LQFP LQFP100L Metal Qual100L PBGA217L PCDIP PLCC PPGA PQFP QFP SBA 192L TQFP100L TSBGA217L TSOP

CSP SIP:单列直插式封装.该类型的引脚在芯片单侧排列,引脚节距等特征和DIP基本相同.ZIP:Z型引脚直插式封装.该类型的引脚也在芯片单侧排列,只是引脚比SIP粗短些,节距等特征也和DIP基本相同. S-DIP:收缩双列直插式封装.该类型的引脚在芯片两侧排列,引脚节距为1.778mm,芯片集成度高于DIP. SK-DIP:窄型双列直插式封装.除了芯片的宽度是DIP的1/2以外,其它特征和DIP相同.PGA:针栅阵列插入式封装.封装底面垂直阵列布置引脚插脚,如同针栅.插脚节距为2.54mm或1.27mm,插脚数可多达数百脚. 用于高速的且大规模和超大规模集成电路. SOP:小外型封装.表面贴装型封装的一种,引脚端子从封装的两个侧面引出,字母L状.引脚节距为 1.27mm. MSP:微方型封装.表面贴装型封装的一种,又叫QFI等,引脚端子从封装的四个侧面引出,呈I字形向下方延伸,没有向外突出的部分,实装占用面积小,引脚节距为1.27mm. QFP:四方扁平封装.表面贴装型封装的一种,引脚端子从封装的两个侧面引出,呈L字形,引脚节距为 1.0mm,0.8mm,0.65mm,0.5mm,0.4mm,0.3mm,引脚可达300脚以上. SVP:表面安装型垂直封装.表面贴装型封装的一种,引脚端子从封装的一个侧面引出,引脚在中间部位弯成直角,弯曲引脚的端部和PCB键合,为垂直安装的封装.实装占有面积很小.引脚节距为0.65mm,0.5mm. LCCC:无引线陶瓷封装载体.在陶瓷基板的四个侧面都设有电极焊盘而无引脚的表面贴装型封装.用于高 速,高频集成电路封装. PLCC:无引线塑料封装载体.一种塑料封装的LCC.也用于高速,高频集成电路封装. SOJ:小外形J引脚封装.表面贴装型封装的一种,引脚端子从封装的两个侧面引出,呈J字形,引脚节距为 1.27mm. BGA:球栅阵列封装.表面贴装型封装的一种,在PCB的背面布置二维阵列的球形端子,而不采用针脚引脚. 焊球的节距通常为1.5mm,1.0mm,0.8mm,和PGA相比,不会出现针脚变形问题. CSP:芯片级封装.一种超小型表面贴装型封装,其引脚也是球形端子,节距为0.8mm,0.65mm,0.5mm等. TCP:带载封装.在形成布线的绝缘带上搭载裸芯片,并和布线相连接的封装.和其他表面贴装型封装相比,芯片更薄,引脚节距更小,达0.25mm,而引脚数可达500针以上. 介绍：

集成电路可靠性介绍

集成电路可靠性介绍 可靠性的定义是系统或元器件在规定的条件下和规定的时间内，完成规定功能的能力。从集成电路的诞生开始，可靠性的研究测试就成为IC设计、制程研究开发和产品生产中的一个重要部分。 Jack Kilby 在1958年发明了集成电路，第一块商用单片集成电路在1961年诞生；1962年9月26日，第一届集成电路方面的专业国际会议在美国芝加哥召开。当时会议名称为“电子学失效物理年会”；1967年,会议名称改为“可靠性物理年会”；1974年又改为“国际可靠性物会议”(IR PS) 并延续至今。IRPS已经发展成集成电路行业的一个盛会，而可靠性也成为横跨学校研究所及半导体产业的重要研究领域。 集成电路可靠性评估体系 经过四十多年的发展，集成电路的可靠性评估已经形成了完整的、系统的体系，整个体系包含制程可靠性、产品可靠性和封装可靠性。 制程可靠性评估采用特殊设计的结构对集成电路中制程相关的退化机理(Wearout Mechanism)进行测试评估。例如，我们使用在芯片切割道(Scribe Line)上的测试结构来进行HCI ( Hot Carrier Injection) 和NBTI (Negative Bias Temperature Instability) 测试，对器件的可靠性进行评估。 产品可靠性和封装可靠性是利用真实产品或特殊设计的具有产品功能的TQV (Technology Qualification Vehicle) 对产品设计、制程开发、生产、封装中的可靠性进行评估。 集成电路可靠性工作者的主要任务 可靠性定义中“规定的时间”即常说的“寿命”。根据国际通用标准，常用电子产品的寿命必须大于10年。显然，我们不可能将一个产品放在正常条件下运集成电路可靠性介绍行10年再来判断这个产品是否有可靠性问题。可靠性评估采用“加速寿命测试”(Accelerated Life Test, ALT)。把样品放在高电压、大电流、高湿度、高温、较大气压等条件下进行测试，然后根据样品的失效机理和模型来推算产品在正常条件下的寿命。通常的测试时间在几秒到几百小时之内。所以准确评估集成产品的可靠性，是可靠性工作者一个最重要的任务。当测试结果表明某一产品不能满足设定的可靠性目标，我们就要和产品设计、制程开发、产品生产部门一起来改善产品的可靠性，这也是可靠性工作者的另一重要职责。当产品生产中发生问题时，对产品的可靠性风险评估是可靠性工作者的第三个重要使命。为了达成这三项使命，我们必须完成以下6个具体工作：1）研究理解产品失效机理和寿命推算模型；2）设计和优化测试结构；3）开发和选择合适的测试设备、测试方法和程序；4）掌握可靠相关的统计知识，合理选择样品数量和数据分析方法；5）深入了解制程参数和可靠性之间的关系；6）掌握失效分析的基本知识，有效利用各种失效分析工具。 这6个方面的工作相互影响依赖。对失效机理和生产制程的理解是最基本的，只有理解，才能设计出比较合适的测试结构，选择适当的测试与数据分析方法，并采用合适的寿命推算模型，以做出准确的寿命评估。只有深入理解制程参数和失效机理之间的互相关系，才能有效地掌握方向、订下重点、分配资源，来改善产品的可靠性。

集成电路封装测试与可靠性课程设计

关于Cu互连系统下迁移失效模式研究 张茂林201421030121 摘要 随着电子技术的飞速发展，功能多样、电路结构比较复杂的电子产品得到广泛的应用。电子产品是由各式各样的集成芯片连接成的，而一块集成电路芯片又由成千上万的乃至于上百万个器件通过金属互连线连接而成。当器件失效或者互连线失效，都可能会引起整个集成芯片的失效。如果为了复杂的电子系统能在非常恶劣的环境中长期工作，提高集成芯片的可靠性是非常有必要的。所以，集成电路金属铜互连系统的可靠性一直以来都是I C设计和制造研究的重点和热点。 [1][2] 1 引言 随着集成电路技术的发展，集成电路发展到纳米技术时代，铜互连技术已经成为决定集成电路可靠性、性能、成本和生产率的重要因素。一直以来电迁移被认为是铜互连系统可靠性中的一个很大的问题，但是在1987年的《国际可靠性物理论丛》中初次报告一种和电迁移不同的不良失效类型，这种失效类型是在互连线不通电，只在高温下（高于100℃）放置产生断线现象，原因主要是互连线和互连系统中的介质层材料的热膨胀系数（CTE）有很大差别，发生热失配，进而引起铜互连结构系统热应力缺陷，所以称为应力迁移或应力诱生空洞。目前，应力迁移对集成电路可靠性的影响是人们研究的重要内容之一。 2 铜互连的研究历程 互连（interconnect）是在硅芯片上集成分立的电子元器件，并把这些它们通过金属互连线连接起来形成比较完整的电路的工艺，其中金属互连线可以利用的材料有Al、Au、Ag、Cu 等，各种材料的物理性质如下表2.1所示。尽管用传统Al材料作为金属互连线的成本低、技术也很成熟、粘附性好、容易刻蚀、与P型半导体和N型半导体容易形成良好的欧姆接触。但是它容易发生电迁移，当工艺温度达到300℃左右的时候，Al薄膜上形成突起，穿透与之相邻的金属互连线之间的电介质层引起短路。从表2. 1得知金属Cu是作为集成电路金属互连

电子封装中的可靠性问题

电子封装中的可靠性问题 电子器件是一个非常复杂的系统，其封装过程的缺陷和失效也是非常复杂的。因此，研究封装缺陷和失效需要对封装过程有一个系统性的了解，这样才能从多个角度去分析缺陷产生的原因。 封装缺陷与失效的研究方法论 封装的失效机理可以分为两类：过应力和磨损。过应力失效往往是瞬时的、灾难性的；磨损失效是长期的累积损坏，往往首先表示为性能退化，接着才是器件失效。失效的负载类型又可以分为机械、热、电气、辐射和化学负载等。 影响封装缺陷和失效的因素是多种多样的，材料成分和属性、封装设计、环境条件和工艺参数等都会有所影响。确定影响因素和预防封装缺陷和失效的基本前提。影响因素可以通过试验或者模拟仿真的方法来确定，一般多采用物理模型法和数值参数法。对于更复杂的缺陷和失效机理，常常采用试差法确定关键的影响因素，但是这个方法需要较长的试验时间和设备修正，效率低、花费高。 在分析失效机理的过程中，采用鱼骨图（因果图）展示影响因素是行业通用的方法。鱼骨图可以说明复杂的原因及影响因素和封装缺陷之间的关系，也可以区分多种原因并将其分门别类。生产应用中，有一类鱼骨图被称为6Ms：从机器、方法、材料、量度、人力和自然力等六个维度分析影响因素。

这一张图所示的是展示塑封芯片分层原因的鱼骨图，从设计、工艺、环境和材料四个方面进行了分析。通过鱼骨图，清晰地展现了所有的影响因素，为失效分析奠定了良好基础。 引发失效的负载类型 如上一节所述，封装的负载类型可以分为机械、热、电气、辐射和化学负载。 失效机理的分类 机械载荷：包括物理冲击、振动、填充颗粒在硅芯片上施加的应力（如收缩应力）和惯性力（如宇宙飞船的巨大加速度）等。材料对这些载荷的响应可能表现为弹性形变、塑性形变、翘曲、脆性或柔性断裂、界面分层、疲劳裂缝产生和扩展、蠕变以及蠕变开裂等等。 热载荷：包括芯片黏结剂固化时的高温、引线键合前的预加热、成型工艺、后固化、邻近元器件的再加工、浸焊、气相焊接和回流焊接等等。外部热载荷会使材料因热膨胀而发生尺寸变化，同时也会改变蠕变速率等物理属性。如发生热膨胀系数失配（CTE失配）进而引发局部应力，并最终导致封装结构失效。过大的热载荷甚至可能会导致器件内易燃材料发生燃烧。 电载荷：包括突然的电冲击、电压不稳或电流传输时突然的振荡（如接地不良）而引起的电流波动、静电放电、过电应力等。这些外部电载荷可能导致介质击穿、电压表面击穿、电能的热损耗或电迁移。也可能增加电解腐蚀、树枝状结晶生长，引起漏电流、热致退化等。 化学载荷：包括化学使用环境导致的腐蚀、氧化和离子表面枝晶生长。由于湿气能通过塑封料渗透，因此在潮湿环境下湿气是影响塑封器件的主要问题。被

集成电路可靠性面临的挑战

集成电路可靠性介绍 ocean 发表于: 2008-7-21 20:59 来源: 半导体技术天地 集成电路可靠性介绍 半导体国际: 中芯国际集成电路制造有限公司(SMIC) 韩强简维廷黄宠嘉 可靠性的定义是系统或元器件在规定的条件下和规定的时间内，完成规定功能的能力。从集成电路的诞生开始，可靠性的研究测试就成为IC设计、制程研究开发和产品生产中的一个重要部分。 Jack Kilby 在1958年发明了集成电路，第一块商用单片集成电路在1961年诞生；1962年9月26日，第一届集成电路方面的专业国际会议在美国芝加哥召开。当时会议名称为“电子学失效物理年会”；1967年,会议名称改为“可靠性物理年会”；1974年又改为“国际可靠性物会议”(IRPS) 并延续至今。IRPS已经发展成集成电路行业的一个盛会，而可靠性也成为横跨学校研究所及半导体产业的重要研究领域。 集成电路可靠性评估体系 经过四十多年的发展，集成电路的可靠性评估已经形成了完整的、系统的体系，整个体系包含制程可 靠性、产品可靠性和封装可靠性。 制程可靠性评估采用特殊设计的结构对集成电路中制程相关的退化机理(Wearout Mechanism)进行测试评估。例如，我们使用在芯片切割道(Scribe Line)上的测试结构来进行HCI ( Hot Carrier Injection) 和NBTI (Negative Bias Temperature Instability) 测试，对器件的可靠性进行评估。 产品可靠性和封装可靠性是利用真实产品或特殊设计的具有产品功能的TQV (Technology Qualification Vehicle) 对产品设计、制程开发、生产、封装中的可靠性进行评估。 集成电路可靠性工作者的主要任务 可靠性定义中“规定的时间”即常说的“寿命”。根据国际通用标准，常用电子产品的寿命必须大于10年。显然，我们不可能将一个产品放在正常条件下运集成电路可靠性介绍行10年再来判断这个产品是否有可靠性问题。可靠性评估采用“加速寿命测试”(Accelerated Life Test, ALT)。把样品放在高电压、大电流、高湿度、高温、较大气压等条件下进行测试，然后根据样品的失效机理和模型来推算产品在正常条件下的寿命。通常的测试时间在几秒到几百小时之内。所以准确评估集成产品的可靠性，是可靠性工作者一个最重要的任务。当测试结果表明某一产品不能满足设定的可靠性目标，我们就要和产品设计、制程开发、产品生产部门一起来改善产品的可靠性，这也是可靠性工作者的另一重要职责。当产品生产中发生问题时，对产品的可靠性风险评估是可靠性工作者的第三个重要使命。 为了达成这三项使命，我们必须完成以下6个具体工作： 1）研究理解产品失效机理和寿命推算模型； 2）设计和优化测试结构；

集成电路封装和可靠性Chapter2-1-芯片互连技术

1 Chapter 2 Chip Level Interconnection 芯片互连技术 集成电路封装测试与可靠性

UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性

UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )

UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )