实验五 移位寄存器

本科学生综合性实验报告

学号114090315 姓名李开斌

学院物电学院专业、班级11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道副教授

开课学期2013 至2014 学年下学期填报时间2014 年 5 月27 日

云南师范大学教务处编印

实验序号 5 实验名称数码管扫描显示电路

实验时间2014年5月27日实验室同析楼114

一．实验预习

1.实验目的:

(1) 掌握移位寄存器的工作原理；

(2) 熟悉VHDL编程语言的使用和设计方法；

2．实验原理、实验流程或装置示意图：

移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左右移的控制信号便可实现双向移位要求。根据寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。

这里我们实现移位寄存器的VHDL表述与设计。移位寄存器是时序电路，其设计程序一定会涉及不完整条件语句的使用。这个设计是带有同步预置控制功能的8位右移移位寄存器。CLK是移位是时钟信号，DIN是8位并行预置数据端口，LOAD是并行数据预置使能信号，QB是串行输入端口，DOUT是移位并行输出。此电路的工作原理是：当CLK上升沿来到时进程被启动，如果这时预置使能LOAD为高电平，则将输入端口的8位二进制数并行置入移位寄存器中，作为串行右移输出的初始值；如果LOAD为低电平，则执行语句：

reg8(6 downto 0)<=reg8(7 downto 1); 此句表明：

（1）一个时钟周期后将上一时钟周期移位寄存器中的高7位二进制数，即当前值reg8(7 downto 1)赋给此寄存器的低7位reg8(6 downto 0)。于是其串行移空的最高位始终由最初的并行预置数的最高位填补。

（2）将上一周期移位寄存器中的最低位，即当前值reg(0)相QB中输出。随着CLK 脉冲的到来，就完成了将并行预置输入的数据逐位向右串行输出的功能，即将寄存器中的最低位首先输出。本实验利用进程中的非完整条件语句构成了时序电路，同时又利用信号的“并行”特性实现移位。

3．实验设备及材料

电脑一台，QuartusII 实验平台，EDA实验箱

4．实验方法步骤及注意事项

实验方法步骤：

（1）打开计算机；

（2）打开Quartur II软件，编写和调试实验代码，然后进行试验仿真。

注意事项：

实验过程中认真分析实验原理编写代码，防止书本、书包等物品与实验设备接触，以免造成不必要的麻烦。

二．实验内容

1．实验现象与结果

（1）移位寄存器的VHDL实验代码如下：

library ieee;

use ieee.std_logic_1164.all; entity shift is

port (clk,load:in std_logic;

din:in std_logic_vector(7 downto 0); dout:out std_logic_vector(7 downto 0); qb:out std_logic); end shift;

architecture behav of shift is

signal reg8:std_logic_vector(7 downto 0); begin

process(clk,load) begin

if clk'event and clk='1'then if load='1'then

reg8<=din;--装载新数据

else reg8(6 downto 0)<=reg8(7 downto 1); end if; end if; end p rocess;

qb<=reg8(0); dout<=reg8;

end behav;

（2）编译报告为：

（3）仿真波形如下（4）RTL图为：

（5）符号图为：

2．对实验现象、实验结果的分析及其结论

由时序波形可见，当加载信号在第二个时钟上升沿拉高时，并行输入的数据“10011011”被载入，第三个时钟后，QB输出了右移出的第二个位“1”。如此进行下去，直到第八个CLK后，右移出了所有的二进制数，最后一位是“1”。

移位寄存器是用来寄存二进制数字信息且能进行信息移动的时序逻辑电路。根据移位寄存器存取信息的方式不同可以分为串入串出，串入并出，并入串出，并入并处4种形式。

应用：移位寄存器可以构成计数器，顺序脉冲发生器，串行累加器，串并转换，并串转换等。

教师评语及评分：

签名：年月日

寄存器实验报告

寄存器实验报告

一、实验目的 1. 了解寄存器的分类方法，掌握各种寄存器的工作原理； 2. 学习使用V erilog HDL 语言设计两种类型的寄存器。 二、实验设备 PC 微机一台，TD-EDA 实验箱一台，SOPC 开发板一块。 三、实验内容 寄存器中二进制数的位可以用两种方式移入或移出寄存器。第一种方法是以串行的方式将数据每次移动一位，这种方法称之为串行移位(Serial Shifting)，线路较少，但耗费时间较多。第二种方法是以并行的方式将数据同时移动，这种方法称之为并行移位(Parallel Shifting)，线路较为复杂，但是数据传送的速度较快。因此，按照数据进出移位寄存器的方式，可以将移位寄存器分为四种类型：串行输入串行输出移位寄存器(Serial In- Serial Out)、串行输入并行输出移位寄存器(Serial In- Parallel Out)、并行输入串行输出移位寄存器(Parallel In- Serial Out)、并行输入并行输出移位寄存器(Parallel In-Parallel Out)。 本实验使用V erilog HDL 语言设计一个八位并行输入串行输出右移移位寄存器(Parallel In- Serial Out)和一个八位串行输入并行输出寄存器(Serial In- Parallel Out)，分别进行仿真、引脚分配并下载到电路板进行功能验证。 四、实验步骤 1．并行输入串行输出移位寄存器实验步骤 1）. 运行Quartus II 软件，选择File New Project Wizard 菜单，工程名称及顶层文件名称为SHIFT8R，器件设置对话框中选择Cyclone 系列EP1C6Q240C8 芯片，建立新工程。 2.) 选择File New 菜单，创建V erilog HDL 描述语言设计文件，打开文本编辑器界面。 3.) 在文本编辑器界面中编写V erilog HDL 程序，源程序如下： module SHFIT8R(din,r_st,clk,load,dout); input [7:0]din; input clk,r_st,load; output dout; reg dout; reg [7:0]tmp; always @(posedge clk) if(!r_st) begin dout<=0; end else begin if(load) begin tmp=din; end else

32位并进并出移位寄存器设计

《EDA课程设计》 32位并进并出移位寄存器设计 学院：物理电气信息学院 专业：通信工程 姓名：杨小花 学号：12010245315 指导老师：杨泽林 完成日期：2012.12.11

32位并进并出移位寄存器设计 （杨小花12010245315 通信工程专业） 摘要：EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。随着基于EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。关键字：EDA技术；VHDL语言；移位寄存器 一、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。8位是CPU设计中常用的移位寄存器模块，是用CASE语句设计的并行输入输出的移位寄存器模块。设计中有四种循环：带进位循环左移，带进位循环右移，自循环左移和自循环右移。其中带进位循环左移的原理是，每一次最高位移出进入输出进位，而最低位是设置的进位输入，带进位循环右移原理是，每一次最低位移出进入输出进位，而最高位是设置的进位输入，子循环左移的原理是，每一次循环，最高位进入到最低位，依次循环，自循环右移原理是，每一次最低位进入到最高位，依次循环。 二、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路；

3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 三、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFTIS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END SHIFT; ARCHITECTURE behav OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS

寄存器的原理及应用

课题9：寄存器的原理及应用 课型：讲授 教学目的： 掌握数码寄存器和移位寄存器的逻辑功能 教学重点：掌握中规模四位双向移位寄存器的逻辑功能 教学难点：掌握中规模四位双向移位寄存器的逻辑功能 复习、提问： 写出RS触发器、JK触发器、D触发器、T触发器、T`触发器的逻辑 功能、特性方程。 教学过程： 寄存器被广泛应用于数字系统和计算机中，它由触发器组成，是一种用来暂时存放二进制数码的逻辑部件。一个触发器可以存放一位二进制代码，因此n 位代码寄存器应由n个触发器组成。有些寄存器由门电路构成控制电路，以保证信号的接收和清除。 寄存器存放数据的方式有并行和串行两种。并行方式是数码从各对应输入端同时输入到寄存器中,串行方式是数码从一个输入端逐位输入到寄存器中。 寄存器取出数据的方式也有并行输出和串行输出两种。并行输出方式中,被取出的数码同时出现在各位的输出端。串行输出方式中,被取出的数码在一个输出端逐位出现。 寄存器分为数码寄存器和移位寄存器。 一、数码寄存器 数码寄存器具有存储二进制代码，并可输出所存二进制代码的功能。按接收数码的方式可分为：单拍式和双拍式。 单拍式：接收数据后直接把触发器置为相应的数据，不考虑初态。 双拍式：接收数据之前，先用复"0"脉冲把所有的触发器恢复为"0",第二拍把触发器置为接收的数据。 1、双拍工作方式的数码寄存器 双拍工作方式是指接收数码时，先清零，再接收数码。

分析下图四位数码寄存器逻辑图。它的核心部分是4个D 触发器。其工作过程： （1） 清零。CR=0，异步清零。即有：Q 3n+1Q 2n+1Q 1n+!Q 0n+1=0000 （2） 送数。CR=1时，CP 上升沿送数 Q 3n+1Q 2n+1Q 1n+!Q 0n+1=D 3D 2D 1 D 0 （3） 保持。在CR=1、CP 上升沿以外时间，寄存器内容将保持不变。实 现了数码寄存的功能。 2、单拍工作方式的数据寄存器 单拍工作方式是指只需一个接收脉冲就可以完成接收数码的工作方式。集成数码寄存器几乎都采用单拍工作方式。 数码寄存器要求所存的代码与输入代码相同，故由D 触发器构成。 分析下图D 触发器组成的4位数据寄存器的逻辑功能。 无论寄存器中原来的内容是什么，只要送数在控制时钟脉冲CP 上升沿到来时，加在并行数据输入端的数据D 0～D 3，就立即被送入进寄存器中，即有：Q 3n+1Q 2n+1Q 1n+!Q 0n+1=D 3D 2D 1D 0。 二、移位寄存器 移位寄存器具有数码寄存和移位两个功能，在移位脉冲的作用下，数码如向左移一位，则称为左移，反之称为右移。 移位寄存器具有单向移位功能的称为单向移位寄存器，即可向左移也可向右移的称为双向移位寄存器。 1、单向移位寄存器 （1）、右移寄存器

计数器和移位寄存器设计仿真实验报告.

实验四典型时序电路的功能测试与综合仿真报告 15291204张智博一．74LS290构成的24位计数器 方法：第一片74290的Q3与第二片的INB相连，R01，R02相连，INA，R91,R92悬空构成24位计数器。50Hz，5v方波电压源提供时钟信号，用白炽灯显示输出信号。 实验电路： 实验现象：

输出由000000变为000001，000010，000011，000100，001000，001001，001010，001011，001100，010001，010000，010010，010011，010100，011000，011001，011010，011011，011100，100000，100001，100010，100011，100100，最终又回到000000，实现一次进位。 二．74LS161构成的24位计数器 方法：运用多次置零法 用两片74LS161构成了24位计数器，两片计数器的时钟信号都由方波电压源提供，第一片芯片的Q3和第二片芯片的Q0通过与非门，构成两个74LS161的LOAD信号，第一片的CO接第二片的ENT，其他ENT和ENP接Vcc（5v）。输出接白炽灯。 电路图： 实验现象：以下为1—24的计数过程

三．74LS194构成的8位双向移位寄存器 方法：通过两片194级联，控制MA,MB的值，来控制左右移动 实验电路由两片74LS194芯片构成。两个Ma接在一起，两个Mb接在一起，第一片的Dr，第二片的Dl，分别通过开关接到Vcc（5v）上。第一片的Q3接到第二片的Dr，第二片的Q0接到第一片的Dl。8个输出端分别接白炽灯。 实验电路：

第10章 移位寄存器 (2011)

第10章移位寄存器 本章大纲 10.1 基本移位寄存器功能 10.2 串行进入／串行输出移位寄存器 10.3 串行进入／并行输出移位寄存器 10.4 并行进入／串行输出移位寄存器 10.5 并行进入/ 并行输出移位寄存器 10.6 双向移位寄存器 10.7 移位寄存器计数器 10.8 移位寄存器应用 10.9 故障检测 10.10 关联标注的逻辑符号 10.11 CPLD简介 10.12 数字系统应用 本章学习目标 ?识别移位寄存器中数据运动的基本方式 ?解释串行进入／串行输出、串行进入／并行输出、并行进入／串行输出和并行进入/并 行输出移位寄存器是怎样运行的 ?描述双向移位寄存器怎样运行 ?确定约翰逊计数器的序列 ?设置环形计数器以产生指定序列 ?从移位寄存器中构建环形计数器 ?使用移位寄存器作为时间延迟设备 ?使用移位寄存器来实现串行到并行数据的变换器 ?实现基本移位寄存器控制的键盘译码器 ?通过用已知的测试模式“运行”系统来对数字系统进行故障检测 ?解释关联标注的ANSI/IEEE标准91-1984移位寄存器 ?描述基本的CPLD ?在系统应用中使用移位寄存器 重要术语 ?寄存器 ?级

?移位 ?载入 ?双向 ?CPLD ?逻辑阵列块(LAB) ?宏单元 简介 移位寄存器是紧密关联于数字计数器的序列逻辑电路的一种类型。寄存器主要用来存 储数字数据并且一般不具有特征内部状态序列，而计数器则具有这样的序列。但是也有例外，我们将在10.7节介绍它们。 在本章中，我们将学习移位寄存器的基本类型并展示几个应用。同时，我们还介绍了一种重要的故障检测方法。本章还介绍了复杂可编程逻辑设备(CPLD)。 固定功能逻辑器件 74HC164 74HC165 74HC174 74HC194 74HC195 可编程逻辑器件 MAX 7000 ·数字系统应用概述 数字系统应用阐释了本章中的概念。我们介绍了一个控制建筑物中警报器的安全进入系统。该系统使用两种类型的寄存器以及前几章所介绍的其他类型的设备。该系统同时还含有一个存储器，其将是第12章数字系统应用的重点。 学习本章内容可访问https://www.wendangku.net/doc/be6711577.html,/floyd。 10.1 基本移位寄存器功能 移位寄存器由一组触发器组成，在数字系统中涉及数据存储和移位方面的应用中是很 重要的。寄存器和计数器不同，除了一些特别专业的应用之外，都没有特定的状态序列。一般来说，寄存器主要用来存储和移位外部数据源进入其中的数据（1和0），并且一般不具有特征内部状态序列。 学完本节之后，你应当能够 ?解释触发器怎样存储一个数据位 ?定义移位寄存器的存储容量 ?定义寄存器的移位能力 □寄存器可以由一个或者多个用以存储和移位数据的触发器组成。 寄存器是一种具有两种基本功能的数字电路：数据存储和数据移动。寄存器的存储能

8位移位寄存器的电路设计与版图实现

8位移位寄存器的电路设计与版图实现 摘要 电子设计自动化，缩写为EDA，主要是以计算机为主要工具，而Tanner EDA则是一种在计算机windows平台上完成集成电路设计的一种软件，基本包括S-Edit，T-Spice，W-Edit，L-Edit与LVS等子软件，其S-Edit以及L-Edit为常用软件，前者主要实现电路设计，后者主要针对的是已知电路的版图绘制，而T-Spice主要可实现电路图及版图的仿真，可以用Tanner EDA实现电路的设计布局以及版图实现等一系列完整过程。本文用Tanner EDA工具主要设计的是8位移位寄存器，移位寄存器主要是用来实现数据的并行和串行之间的转换以及对数据进行运算或专业处理的工具，主要结构构成是触发器，触发器是具有储存功能的，可以用来储存多进制代码，一般N 位寄存器就是由N个触发器构成，移位寄存器工作原理主要是数据在其脉冲的作用下实现左移或者右移的效果，输入输出的方式表现为串行及并行自由组合，本设计就是在Tanner EDA的软件平台上进行对8位移位寄存器的电路设计仿真，再根据电路图在专门的L-Edit 平台上完成此电路的版图实现，直至完成的结果和预期结果保持一致。 关键词：Tanner EDA；L-Edit；移位寄存器，S-Edit

8 bits shift register circuit design and layout Abstract Electronic design automation,referred to as EDA,it is based on computers as the main tool,and Tanner EDA is a kind of software that complete the integrated circuit design on Windows platforms.Its Sub-Softwares include S-Edit，T-Spice，W-Edit，L-Edit and LVS and so on.S-Edit and L-Edit are commonly used software,S-Edit is primarily designed to achieve circuit,the latter is aimed primarily known circuit layout drawing,T-Spice can achieve schematic and layout simulation.We can achieve layout of the circuit design and a series of complete process layout used Tanner EDA tools.In this paper, Tanner EDA tools are mainly designed an 8-bit shift register.The shift register is mainly used for data conversion between parallel and serial, and the data processing tool operation or professional,its main structure is the trigger composition,flip-flop is a storage function,it can be used to store more hexadecimal code,In general N-bits register is composed of N trigger.Working principle of the shift register data under the action of the pulse, mainly the effect of the shift to the left or right,input and output of the way of serial and parallel free combination.This design is in Tanner on the EDA software platform to 8 bits shift register circuit design and simulation,then according to the circuit diagram on special L - Edit platform to complete the circuit layout implementation,until the finish is consistent with the results and expected results. Keywords：Tanner EDA；L-Edit；Shift register，S-Edit

基于Verilog设计的双向32位移位寄存器

双向移位寄存器 摘要：系统使用EDA技术设计了具有移位功能的寄存器，采用硬件描述语言VHDL进行设计，然 后进行编程，时序仿真。软件基于Verilog语言实现了双向32位移位寄存器的控制功能。通过本设 计熟悉QuartusII环境下的硬件描述操作流程，掌握基本的Verilog语法与编写风格。 关键字：EDA;Verilog;32位双向移位寄存器 1.引言 随着社会的发展，科学技术也在不断的进步。特别是计算机产业，可以说是日新月异，移位寄存器作为计算机的一个重要部件，从先前的只能做简单的左移或右移功能的寄存器到现在广泛应用的具有寄存代码、实现数据的串行-并行转换、数据运算和数据处理功能的移位寄存器。近年来，集成电路和计算机应用得到了高速发展，现代电子设计技术已迈入一个崭新的阶段，具体表现在：（1）电子器件及其技术的发展将更多地趋向于为EDA服务； （2）硬件电路与软件设计过程已高度渗透； （3）电子设计技术将归结为更加标准、规范的EDA工具和硬件描述语言HDL的运用； （4）数字系统的芯片化实现手段已成主流。 因此利用计算机和大规模复杂可编程逻辑器件进行现代电子系统设计已成为电子工程类技术人员必不可少的基本技能之一。 移位寄存器正在向着功能强，体积小，重量轻等方向不断发展，本设计主要介绍的是一个基于超高速硬件描述语言VHDL对32位双向移位寄存器进行编程实现。 2.课程设计的目的 在计算机中常要求寄存器有移位功能。如在进行乘法时，要求将部分积右移；在将并行传送的数转换成串行数时也需要移位。因此，移位寄存器的设计是必要的。 本次设计的目的就是利用计算机组成原理中移位寄存器的相关知识，通过课程设计更加深入的了解移位寄存器的功能。了解EDA技术，并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合计算机组成原理中的相关知识理论联系实际，掌握所学的课程知识。通过对移位寄存器的设计，巩固和综合运用所学知识，提高对计算机组成原理的理解。 3.课程设计的内容 本课程设计是带有32位双向移位寄存器。CLK是移位时钟信号，load是并行数据预置使能信号，QB是串行输出端口。此移位寄存器的工作方式是：当CLK的上升沿到来时过程被启动，如果这时预置使能load为低电平，LEFT_RIGHT为低电平，循环右移；如果预置使能load为低电平，LEFT_RIGHT 为高电平，循环左移。 4 Verilog HDL介绍 4.1Verilog语言的特点

EDA课程设计——移位寄存器的设计与实现

河南科技大学 课程设计说明书 课程名称 EDA技术与应用 题目移位寄存器的设计与实现 学院 班级 学生姓名 指导教师 日期

EDA技术课程设计任务书 班级：姓名：学号： 设计题目：移位寄存器的设计与实现 一、设计目的 进一步巩固理论知识，培养所学理论知识在实际中的应用能力；掌握EDA设计的一般方法；熟悉一种EDA软件，掌握一般EDA系统的调试方法；利用EDA软件设计一个电子技术综合问题，培养VHDL编程、书写技术报告的能力。为以后进行工程实际问题的研究打下设计基础。 二、设计任务 根据计算机组成原理中移位寄存器的相关知识，利用VHDL语言设计了三种不同的寄存器：双向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。 三、设计要求 （1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。 （2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。 （3）学习按要求编写课程设计报告书，能正确阐述设计和实验结果。 （4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。 四、设计时间安排 查找相关资料（1天）、设计并绘制系统原理图（2天）、编写VHDL程序（2天）、调试（2天）、编写设计报告（2天）和答辩（1天）。 五、主要参考文献 [1] 江国强编著. EDA技术与实用(第三版). 北京：电子工业出版社，2011. [2] 曹昕燕，周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.5 [3] 阎石主编.数字电子技术基础.北京：高等教育出版社，2003. [4] Mark Zwolinski. Digital System Design with VHDL.北京：电子工业出版社，2008 [5] Alan B. Marcovitz Introduction to logic Design.北京：电子工业出版社，2003 指导教师签字：年月日

移位寄存器的工作原理

移位寄存器的工作原理是什么? 把若干个触发器串接起来,就可以构成一个移位寄存器。由4个边沿D 触发器构成的4位移位寄存器逻辑电路如图8.8.1所示。数据从串行输入端D1输入。左边触发器的输出作为右邻触发器的数据输入。假设移位寄存器的初始状态为0000，现将数码D3D2D1D0(1101)从高位(D3)至低位依次送到D1端，经过第一个时钟脉冲后，Q0＝D3。由于跟随数码D3后面的数码是D2，则经过第二个时钟脉冲后,触发器FF0的状态移入触发器FF1,而FF0变为新的状态,即Q1＝D3，Q0＝D2。依此类推,可得4位右向移位寄存器的状态, 如表8.8.1所示。 由表可知，输入数码依次地由低位触发器移到高位触发器,作右向移动。经过4个时钟脉冲后,4个触发器的输出状态Q3Q2Q1Q0与输入数码D3D2D1D0相对应。为了加深理解,在图8.8.2中画出了数码1101(相当于D3＝1,D2＝1,D1＝0 ,D0＝1)在寄存器中移位的波形,经过了4个时钟脉冲后,1101出现在寄存器的输出端Q 3Q2Q1Q0。这样，就可将串行输入（从D1端输入）的数码转换为并行输出（从Q3、Q2、Q1、Q0端输出）的数码。这种转换方式特别适用于将接收到的串行输入信号转换为并行输出信号，以便于打印或由计 算机处理。 在图8.8.3中还画出了第5到第8个时钟脉冲作用下，输入数码在寄存器中移位的波形(如图8.8.2所示)。由图可见，在第8个时钟脉冲作用后，数码从Q3端已全部移出寄存器。这说明存入该寄存器中的数码也可以从Q端串行输出。根据需要，可用更多的触发器组成多位移位寄存器。

除了用边沿D 触发器外,还可用其他类型的触发器来组成移位寄存器,例如,用主从JK 触发器来组成移位寄存器，其级间连接方式如图8.8.3所示。根据JK触发器的特征方程，由图8.8.3可得: FF2和FF3的接法与FF1完全相似，所以各JK 触发器均以D 触发器的功能工作，图8.8.3和图8.8.1所 示电路具有相同的功能。 双向移位寄存器: 若将图8.8.1所示电路中各触发器间的连接顺序调换一下，让右边触发器的输出作为左邻触发器的数据输入，则可构成左向移位寄存器。若再增添一些控制门,则可构成既能右移(由低位向高位)、又能左移(由高位至低位)的双向移位寄存器。图8.8.4是双向移位寄存器的一种方案,它是利用边沿D 触发器组成的,每个触发器的数据输入端D 同与或非门组成的转换控制门相连,移位方向取决于移位控制端S的状态。 当S=1时，D0＝DSR,D1=Q0,即FF0的D0端与右移串行输入端DSR接通，FF1的D1端与Q0接通，在时钟脉冲CP 作用下，由DSR端输入的数据将作右向移位；反之，当S=0时，D0＝Q1 ，D1＝Q2，在时钟脉冲CP作用下，Q2、Q1的状态将作左向移位。同理，可以分析其他两位触发器间的移位情况。由此

实验六移位寄存器的设计

实验六移位寄存器的设计 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、实验预习要求 1、复习有关寄存器及串行、并行转换器有关内容。 2、查阅CC40194、CC4011及CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。 3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？ 4、使寄存器清零，除采用R C输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？ 5、若进行循环左移，图6－4接线应如何改接？ 6、画出用两片CC40194构成的七位左移串 /并行转换器线路。 7、画出用两片CC40194构成的七位左移并 /串行转换器线路。 三、实验设备及器件 1、＋5V直流电源 2、单次脉冲源 3、逻辑电平开关 4、逻辑电平显示器 5、CC40194×2（74LS194）CC4011(74LS00) CC4068(74LS30) 四、设计方法与参考资料 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图6－1所示。 其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输 C为直接无条件清零端； 入端，S L为左移串行输入端；S1、S0为操作模式控制端；R

实验十七、移位寄存器74164的逻辑功能测 试

实验十七、移位寄存器74164的逻辑功能测 试 一、实验目的 1、掌握中规模8位移位寄存器逻辑功能。 2、认识74LS164及其引脚封装。 二、实验预习要求 1、复习有关寄存器的内容。 2、查阅74LS164及逻辑电路，熟悉其逻辑功能及引脚排 列。 三、实验设备 1、+5V直流电源 2、单次脉冲源 3、逻辑电平开关 4、DM74LS164 四、实验原理 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中锁存的代码能够在移位脉冲的作用下一次左移和右移。既能左移又能右移称为双向移位寄存器，只需要改变左、右移的控制信号可实现双向移位要求。根据移位寄存器取存信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的8位移位寄存器，型号可为74LS164，其逻辑符号及引脚排列如图所示。 其中A、B为串行输入端；

CLR为异步清零端； QH—QA为输入端； CLK为移位脉冲输入端； 74164是一种串行输入、并行输出的器件，时钟高电平有效，没有时钟使能端，该器件用低电平复位 图1 74LS164的逻辑符号及引脚功能表其中QAO、QBO、QHO为在暂稳态输入条件建立之前QA、QB和QH相应的电平；QAN、QGN为在最近的时钟上升沿转换前QA或QG的电平，表示移一位。 移位寄存器应用很广，可构成移位寄存器型计数器；属虚脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换位并行数据，或把并行数据转换位串行数据等。 五、实验内容 1、测试74LS164的逻辑功能 按图所示接线，A、B、CLK分别接至逻辑电平显示输入端。QA—QH分别接至逻辑电平显示输出端。14脚接+5V电源、7脚接地。

(整理)实验-寄存器.

实验十一移位寄存器及其应用 一、实验目的： 1、熟悉中规模4位双向移位寄存器的逻辑功能并掌握其使用方法； 2、熟悉移位寄存器的应用典例一——构成串行累加器和环形计数器。 二、实验原理： 1、移位寄存器是一种具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的移位寄存器称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位。根据存取信息的方式不同移位寄存器可分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为74LS194或CC40194，两者功能相同， S L为左移串行输入端；S1、S0为操作模式控制端；CR为异步清零端；CP为时钟脉冲输入端。 74LS194有5种不同操作模式：并行送数寄存，右移（方向由Q3至Q0），左移（方向由Q0至Q3），保持及清零。S1、S0和CR 端的控制作用如表11-1所示。表11-1

2、移位寄存器的应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验主要研究移位寄存器用作环形计数器和串行累加器的线路连接及其原理。 （1）环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图11-2所示，把输出端Q3和右移串行输入端S R相连接，设初始状态Q3Q2Q1Q0=1000，则在时钟脉冲的作用下Q3Q2Q1Q0将依次变为0100、0010、0001、1000-----，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图11-2电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。 （2）串行累加器 累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。 图11-2 图11-3是由两个右向移位寄存器、一个全加器和一个进位触发器组成的串行累加器。 设开始时，被加数A=A N-1.....A O和加数B=B N-1......B O已分别存入N+1位累加数移位寄存器和加数移位寄存器。再设进位触发器D已被清零。 在第一个CP脉冲到来之前，全加器各输入、输出端的情况为：A N=A0，B N=B0，C N-1=0，S N=A0+B0+0=S0，C N=C0。 当第一个CP脉冲到来后，S0存入累加和移位寄存器的最高位，C0存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位。全加器输出为S N=A1+B1+C0=S1，C N=C1。

实验七移位寄存器及其应用

实验七移位寄存器及其应用 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、实验原理 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图7－1所示。 图7－1 CC40194的逻辑符号及引脚功能 其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串 C为直接无条件清零端；行输入端，S L为左移串行输入端；S1、S0为操作模式控制端；R CP为时钟脉冲输入端。 CC40194有5种不同操作模式：即并行送数寄存，右移(方向由Q0→Q3)，左移（方向由Q3→Q0），保持及清零。 S1、S0和R C端的控制作用如表7－1。

2、移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。 (1)环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位， 如图7－2所示，把输出端Q3和右移串行输入端S R 相连接，设初始状态Q0Q1Q2Q3＝1000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100→0010→0001→1000→……，如表7－2所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图7－2 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。 图7－2 环形计数器 如果将输出Q O与左移串行输入端S L相连接，即可达左移循环移位。 (2)实现数据串、并行转换 ①串行/并行转换器 串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。 图7－3是用二片CC40194（74LS194）四位双向移位寄存器组成的七位串/并行数据转换电路。

最新实验6-移位寄存器功能测试及应用-(实验报告要求)

实验六 移位寄存器功能测试及应用 --实验报告要求 一. 实验目的(0.5分） 1. 熟悉寄存器、移位寄存器的电路结构和工作原理。 2. 掌握中规模4位双向移位寄存器逻辑功能及使用方法。 3. 熟悉移位寄存器的应用。 二. 实验电路 D0、D1 、D2 、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；SR 为右移串行输入端，SL 为左移串行输入端；S1、S0 为操作模式控制端；R C 为直接无条件清零端；CP 为时钟脉冲输入端。 三 图2 CC40194/74LS194 逻辑功能测试 图1 CC40194/74LS194的逻辑符号及引脚功能 图3 环形计数器

四. 实验原理（0.5分） 1.移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用。 74LS194有5种不同操作模式：即并行送数寄存，右移（方向由Q0-->Q3）,左移（方向由Q3→Q0），保持及清零。 2．移位寄存器应用很广，可构成移位寄存器型计数器：顺序脉冲发生器；串行累加器；可用数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。 （1）环行计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位。 （2）实现数据、并行转换器 a）串行∕并行转换器 串行∕并行转换器是指串行输入的数码，经转换电路之后变换成并行输出。 b）并行∕串行转换器 并行∕串行转换器是指并行输入的数码经转换电路之后，换成串行输出。 五. 实验内容与步骤（共1分） 1. 2.测试74LS194的逻辑功能（0.5分） (1)在实验箱上选取一个16P插座，按定位标记插好74LS194集成块。 (2)将实验挂箱上＋5V直流电源接40194的16脚，地接8脚。S1、S0、SL、SR、D0、D1、D2、D3分别接至逻辑电平开关的输出插口；Q0、Q1、Q2、Q3接至发光二极管。CP端接单次脉冲源。 (3)改变不同的输入状态，逐个送入单次脉冲，观察寄存器输出状态，记录之。 a)清除：令=0，其它输入均为任意态，这时寄存器输出Q0、 Q1、 Q2 、Q3应均为0。清除后，至=1。 b）送数：令=S1=S0=1 ，送入任意4位二进制数，如D0、D1、D2、D3=1010，加CP脉冲，观察CP=0、CP由1→0、CP=1三种情况下寄存器输出状态的变化，观察寄存输出状态变化是否发生在CP脉冲的上升沿。 （c）右移：清零后，令=1， S1=0 S0=1，由右移输入端S R送入二进制数码如0100，由CP端连续加4个脉冲，观察输出情况，记录之。 （d）左移：先清零或予至，再令=1 S1=1，S0=0，由左移输入端S L送入二进制数码

移位寄存器实验报告

移位寄存器实验报告 姓名：陈素学号：3120100621 专业：软件工程课程名称：逻辑与计算机设计基础实验同组学生姓名：张闻 实验时间：y yyy-mm-dd 实验地点：紫金港东4-509 指导老师：一、实验目的和要求 掌握移位寄存器的工作原理及设计方法 掌握串、并数据转换的概念与方法 了解序列信号在CPU控制器设计中的应用 二、实验内容和原理 2.1 实验原理 带并行置入的移位寄存器 移位寄存器：每来一个时钟脉冲，寄存器中的数据按顺序向左或向右移动一位必须采用主从触发器或边沿触发器 不能采用电平触发器 数据移动方式：左移、右移 数据输入输出方式 串行输入，串行输出 串行输入，并行输出 并行输入，串行输出 串行输入的移位寄存器 使用D触发器，可构成串行输入的移位寄存器 2.2 标题 <正文>

带并行输入的右移移位寄存器 数据输入移位寄存器的方式：串行输入、并行输入 带并行输入的8位右移移位寄存器 module shift_reg(clk, S, s_in, p_in, Q); input wire clk, S, s_in; input wire [7:0] p_in; output wire [7:0] Q; wire [7:0] D; wire nS; FD FDQ0(.C(clk), .D(D[0]), .Q(Q[0])), FDQ1(.C(clk), .D(D[1]), .Q(Q[1])), FDQ2(.C(clk), .D(D[2]), .Q(Q[2])), FDQ3(.C(clk), .D(D[3]), .Q(Q[3])), FDQ4(.C(clk), .D(D[4]), .Q(Q[4])), FDQ5(.C(clk), .D(D[5]), .Q(Q[5])), FDQ6(.C(clk), .D(D[6]), .Q(Q[6])), FDQ7(.C(clk), .D(D[7]), .Q(Q[7])); OR2 D0_L(.I0(L_0), .I1(R_0), .O(D[0])), D1_L(.I0(L_1), .I1(R_1), .O(D[1])), D2_L(.I0(L_2), .I1(R_2), .O(D[2])), D3_L(.I0(L_3), .I1(R_3), .O(D[3])), D4_L(.I0(L_4), .I1(R_4), .O(D[4])), 串行输入 S

移位寄存器功能测试及应用

实验八移位寄存器功能测试及应用 一、实验目的： 1.掌握中规模4位双向寄存器逻辑功能及使用方法。 2.熟悉移位寄存器的应用，实现数据的串行、并行转换和构成环形计数器 二、实验仪器及材料 a) TDS-4数电实验箱、双踪示波器、数字万用表。 b) 参考元件：74LS194一片。 三、预习要求及思考题 1.预习要求： 1) 复习有关寄存器有关内容。 2）熟悉74LS194逻辑功能及引脚排列。 3）用multisim软件对实验进行仿真并分析实验是否成功。 2.思考题: 1) 使寄存器清零，除采用输入低电平外，可否采用右移或左移的方法？可否使用 并行送数法？若可行，如何进行操作？ 2) 环行计数器的最大优点和缺点是什么? 四、实验原理 1.位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相 同，可互换使用，其逻辑符号及引脚图如图8-1所示。 图8-1 74LS194的逻辑符号图及引脚功能图. 其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输入端；S L为左移串行输入端；S0、S1为操作模式控制端；C R为直接无条件清零端；CP为时钟脉冲输入端。 74LS194有5种不同操作模式：即并行送数寄存，右移（方向由Q0-->Q3）,左移（方向由Q3→Q0），保持及清零。 S1、S0和C R端的控制作用如表8-1

8位双向移位寄存器电路设计

目录 摘要 (1) 1 多功能双向移位寄存器 (2) 1.1 基本工作原理 (2) 1.2 基本实现方案 (2) 2 电路图设计 (4) 2.1 电路结构 (4) 2.2 真值表 (4) 3 Verilog描述8位双向移位寄存器 (6) 4 程序仿真 (8) 5 总结 (10) 参考文献 (11)

摘要 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中，使用硬件描述语言Verilog，在EDA工具QuartussII中，设计8位双向移位寄存器硬件电路，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。 关键字：Verilog QuartusII 移位寄存器

8位双向移位寄存器电路设计 1 多功能双向移位寄存器 1.1 基本工作原理 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。 为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品 又附加了并行输入、并行输出等功能。如图1所示是上述几种工作模式的简化示意图。 并行输入 并行输出 右移串行输入（D IR 左移串行输出（D OL 右移串行输出（D OR ） D IL ） 0123 图1 多功能移位寄存器工作模式简图 1.2 基本实现方案 图2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方 案。图中的D 触发器m FF 是N 为移位寄存器中的第m 位触发器，在其数据输入端插入了一个4选1数据选择器m MUX ，用2位编码输入10S S 、控制m MUX ，来选择触发器输入信号m D 的来源。当100S S ==时，选择该触发器本身输出的m Q ， 次态为1m n n m m Q D Q +==，使触发器保持状态不变；当100,1S S ==时，触发器1m FF -的输出1m Q -被选中，故CP 脉冲上升沿到来时，m FF 存入1m FF -此前的逻辑值，即 1m 1n n m Q Q +-=，而1m +1n n m Q Q +=， 从而实现右移功能；类似地，当101,0S S ==时，m MUX 选择1m Q +，实现左移功能；而当101S S ==时，则选中并行输入数据m DI ，其次 态1 n m m Q DI +=，从而完成并行数据的置入功能。上述四种操作概述于表1，此外，