基于系统级的VLSI低功耗设计--毕业论文

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基于系统级的VLSI低功耗设计

电子工程学院

集成电路设计与集成系统专业

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摘要：随着VLSI的高速发展，低功耗成为除性能、面积之外的重要考虑方向。从早期的TTL到现在VLSI的第一选择CMOS，人们对低功耗的研究从未停止。本论文分析研究了CMOS的两大功耗：静态功耗和动态功耗及其产生的原因，并在VLSI系统级、RTL级、逻辑级、算法级与物理级低功耗设计层次中着重研究了系统级低功耗设计方法中的电源缩放技术、软硬件划分、功耗管理、分布式数据处理、系统级时钟分配、降低总线功耗、采用并行处理、采用流水线技术、选择低功耗IP及硬件的可编程程序等技术方法进行论述以期完成基于VLSI 系统级的低功耗设计。

综述：

一、引言

随着VLSI不断的提高集成度和不断的减小面积，在追求高效高性能芯片的同时电路的高功耗问题越来越严峻。它不但大大增加了芯片散热的难度和晶圆封装的成本，也决定着发热损耗、电池寿命和芯片尺寸等。由高温导致的桥接故障、连线电阻和漏电流变大使得线性时延和门时延增加引起线性故障，都会使电路工作不稳定甚至失效作废对人体造成危害，智能手机经常性过热或耗电严重与前段时间三星note7的爆炸就与此有关。而可佩戴性设备又是智能设备发展的未来趋势，如各类智能手环、Applewatch、谷歌眼镜等。但谷歌眼镜在工作状态30分钟已是其工作极限，所以低功耗成了继面积、性能之后又一大首要研究方向。本论文将对功耗产生原因进行介绍并就VLSI系统级低功耗设计进行分析论述。二、现代VLSI电路结构

早期双极型数字集成电路主要是TTL和ECL系列。而现代VLSI多用CMOS 结构这是因为虽然TTL电路应用最早，技术成熟。但是VLSI要求每个逻辑单元结构简单，功耗低。TTL并不与之相符。ECL电路以高功耗换来的高速度并不适合做大规模集成电路。CMOS电路由于结构简单，有成对的PMOS与NMOS管当一个导通另一个必定截止，所以稳定后电路不存在电流，只需要电压驱动，可节省能源，降低功耗，增强抗干扰能力，提高扇出系数，加之其速度也慢慢的接近甚至超过TTL电路，工作电压范围宽方便电源电路设计、逻辑摆幅大使电路抗干扰能力强、输入阻抗高、温度稳定性好、抗辐射能力强、可控性好、接口方便等诸

多优势所以已经占据主导地位。

CMOS图示如下：

三、功耗

对于简单CMOS门，功耗主要分为动态功耗和静态功耗两大部分。

动态功耗如图1：

其诱因主要有三部分[1]：

1、由逻辑跳变引起的电容功耗，含开关电流Iac-C ，即开关功耗。

2、由通路延时引起的竞争冒险功耗，含竞争电流Iac-G。

3、由电路瞬间导通引起的短路功耗，含短路电流Iac-S。即短路功耗。由于技术的不断改进，后两种电流在Iactive中所占的比例较小，可以忽略。

短路功耗：

当集成电路制造工艺进入深亚微米级或者更深的纳米级阶段后[2]，由漏电流带来的电路功耗占了很大比例，这部分称为静态功耗。

静态功耗如图2：

栅极漏电流反偏结漏电流BTBT

漏极源极

栅极衬底

n+

n+亚阈值漏电流

图2 CMOS 电路静态功耗

漏电流包括三个部分：

1、在MOS 管理想的I-V 特性曲线中，当V gs 小于 V th 时，漏极电流 I d 为0。但实际上，当V gs

区别），这个区域叫做亚阈值区。MOS 管工作在亚阈值区时，沟道中虽然存在反型载流子，但浓度较低，因而此时 I d 很小，但不为0，此电流称为亚阈值电流

ILK-S 。

2、当栅极与沟道之间的绝缘层厚度Tox 小于20埃后，绝缘层仅有原子的厚

度，绝缘层过薄使得栅极绝缘层的绝缘效果急速变差，在栅极与源、漏、衬底之间就会出现漏电流，称为栅极漏电流ILK-G；

3、进入纳米工艺时代后，器件的量子效应开始显现出来，源、漏极和衬底之间，就会出现反偏结BTBT漏电流ILK-B。

四、基于系统级的低功耗设计

数字CMOS电路的低功耗设计可以从系统设计的各个阶段入手，不同阶段可降低的功耗因素不同，设计时需考虑的重点也不同。降低CMOS集成电路功耗的技术与方法根据介入设计阶段和抽象层次的不通主要有系统级、RTL级、逻辑级、算法级与物理级低功耗设计[3]。设计方法不同，最终低功耗效果也不尽相同。因此在一个系统设计的各个阶段，采用何种低功耗设计策略对减小系统功耗具有十分重要的影响。

在此，本论文对基于系统级的低功耗设计进行分析论述。

1、电源缩放技术

电源缩放技术是可变电压技术和多电压技术的综合，可变电压技术是降低功耗最直接最有效的方法，在时间上根据系统工作状态和当时所需性能动态分配电压值并且设计时应尽量采用低电压，因为低电压可大幅降低功耗但代价是性能的下降。为了减少对性能的影响可以采用多电压设计方案[4]即在空间上划分电压区域，用不同电压对应供电从而降低系统功耗。

2、软硬件划分

在系统级进行低功耗设计需要兼顾软件和硬件的行为，即在系统设计时在软件和硬件之间进行一些划分。软硬件划分是将用编程语言抽象描述的系统功能分成用硬件和软件来实现的方法。对于一个系统功能，有两种方法可实现：在微机上运行软件和使用专用测试电路并通过建立模型来分析两者比重。然后比较所得功耗择优而取。在设计的起始阶段就应开始软硬件划分，这将对降低功耗有显著作用。

系统级的低功耗设计在软硬件划分方向一般有两种途径：一种是先确定硬件，然后在硬件基础上确定使功耗最小的指令集。另一种则是在给定的指令集上构造使功耗最低的硬件。

3、功耗管理

功耗管理能够有效避免能源浪费，对处于工作模式和待机模式的系统，它可分为动态功耗管理和静态功耗管理。动态功耗管理是一种使系统或系统单元在不工作时进入低功耗的待机模式的控制技术。静态功耗管理是当系统长时间处于待机模式时，使系统进入睡眠模式，自动关闭系统只保留输入模块的响应。这样可以降低相应功耗，但由于系统进入睡眠模式和恢复工作模式都存在额外功耗，所以适用于长时间处于睡眠模式的系统[4]。

动态功耗管理模型示意图如下：

4、分布式数据处理

分布式数据处理是对电路进行有效划分，尽量在模块内部处理数据，去避免高功耗的总线操作。低功耗电路划分包括微处理器，存储器和控制器，可分为中央式和分布式结构。分布式结构比中央式机构功耗更低。

数据处理结构分类如下：

5、系统级时钟分配

系统级时钟分配相比电源缩放技术更容易实现所以应用更为广范。加入时钟控制模块，根据需求将系统分为不同工作模式并且分配不同频率时钟，关闭不用时钟。而时钟的分配可通过软件或者内部状态机FSM来实现。

一般将系统时钟分为四类工作模式：NORMAL、SLOW、IDEL、SLEEP。

（1）NORMAL：采用PLL时钟，送到core及外围电路；

（2）SLOW：使用外部时钟；

（3）IDEL：只将时钟送给外围电路，关掉core时钟信号；

（4）SLEEP：只给时钟唤醒电路等提供时钟信号。

6、降低总线功耗

系统总包含一定数量的总线。由于总线负载大、连线长、电容大、数据传输密度高等特点，总线产生了大量功耗，约占整个芯片总功耗的10%-20%。

（1）减少数据在总线上传输时的电平翻转活动对降低总线功耗非常有效。比如Gray Code和One Hot码通过对二进制数编码，实现连续两个二进制数之间只有一位不同，因而在总线传输连续变化数据时，只有一位变化，总线翻转活动减少，从而降低了功耗[5]。

如图:

（2）减小总线上信号的电压变化幅度(通常小于1V)对降低具有特大电容总线的功耗非常有效。缺点是增加了总线和功能模块之间的信号电平的变换电路[4]。

（3）对总线进行分段控制。这是为了减小总线的实际电容--根据总线和功能模块连接的物理结构,在信号传输时隔断总线的无关部分,以达到降低功耗的作用。

7、采用并行处理

并行处理常用于数字信号处理部分，可降低系统工作频率从而降低功耗。但这是牺牲面积换来的，所以需要进行平衡。并行处理的基本思路是将一条数据的工作分给两条线路，所以每条线路的工作频率降为原来一半，允许时延增加一倍，从而可以采用较低的电压。

8、采用流水线技术

流水结构就是采用插入寄存器的办法降低组合路径长度，提高电路的工作速度，并在此墓础上降低工作电压，从而降低功耗[6]。采用流水线技术可将一个较长的组合路径分为M级流水线，路径长度缩短为原来的1/M，使一个时钟周期内充放电电容变为C/M。加入流水线后，时钟速度不变，则在一个时钟周期内，只需要对C/M进行充放电。因此在相同速度要求下，可采用较低电压源来驱动电路，降低整体功耗。

9、选择低功耗IP

选对于软核，固核，硬核三种IP选择时，除了性能之外，功耗也是一个需要考虑的问题。

10、硬件的可编程程序

为了降低功耗，应该最好使用专用电路，避免过多的不必要的可编程处理器。但面积比较大，可扩展有限。

个人观点

以上基于VLSI系统级的低功耗设计技术从不同方面探讨降低功耗的方法，并且每一种方法都有很大的实现的可能，下面就几种方法进行进一步个人阐述。

第一种电源缩放技术（可变电压技术+多电压技术）几乎完美直接的解决了低功耗问题但是电压转换电路的功耗和电压转换时间对性能的影响不同信号电平转换的系统代价是其主要的制约因素。

（1）（2）（3）

以上3幅图对应着多电压的三种分配形式，分别是：

（1）各电压区域具有单一固定电压。

（2）各电压区域具有多个固定电压，电压的选择由软件决定。

（3）各电压区域具有多重可变电压，具体由软件选择。

电压区域示意图：电压模式控制单元如下[4]：

功耗管理分为动态功耗管理和静态功耗管理，由于系统在工作状态和待机状态之间的转换需要时间,将影响系统性能.所以此项技术的关键在于如何根据系统的状态决定系统何时进入低功耗的休眠状态，并由此发展了两类技术:（1）基于预测算法（2）基于随机控制[4]。

并行结构的优缺点很明显，因为它将多个单元块并行，数目增多带来的问题就是面积增大成本增加，而相应的布线长度也会增加使得线电容增大。而且电压

不能随意降低，它必须受到阈值电压的限制，一旦电压接近阈值电压将引起延迟退化。所以设计时应当充分考虑分析。下图给出了并行结构基本示意图：

流水线结构和并行结构设计思路相似，如下图两级流水线结构示例

它是将一个乘法器分为两部分中间插入流水线寄存器在电路工作频率不变的条件下大幅降低电源电压使得电路功耗降低但缺陷[6]，和并行结构相类似就是寄存器的存在增加了电路面积，而且寄存器所需要的时钟控制使时钟单元需要承担工作的工作，流水线输出信号等效时间也是一个重要问题。

从以上的分析中可以基本了解基于系统级的低功耗设计方法，但只基于系统级并不能完美解决VLSI的低功耗，应该综合更多的设计层次如RTL级、逻辑级、算法级与物理级，这种多层次设计方法可以让低功耗设计方案更加有效[7]。而且功耗问题的解决也不应当局限于硅晶圆本身，换种材料有时可以事半功倍。随着基于硅材料的集成电路工艺发展已经逐步进入瓶颈期，找到合适的材料替代硅是大势所趋[8]，新型二维半导体材料如石墨烯(二维碳原子层)、二硫化钼(MoS2)和

Germanane(单原子层锗)的研究也已取得进展，石墨烯的内在缺陷是能隙太小不适合用作晶体管，而MoS2和Germanane相对于石墨烯的优势则有内在的能隙。黑磷和作为“二维材料的挑战者”的硅烯也进入人们的视线，其中石墨烯高于硅的142.86倍的电子迁移率和超导的导电性简直是高性能低功耗的梦幻材料但是高昂的成本却是制约其技术发展和应用推广的主要问题。相信随着新材料化学的发展和人们对硅芯片的更多研究VLSI低功耗设计可信手拈来。

参考文献

[1]程鹏. CMOS设计中从电路到寄存器传输级的功耗分析[J]. 煤炭技术,2011,02:36-38.

[2]王栋,蔡荭. 深亚微米工艺下系统芯片低功耗技术[J]. 电子与封装,2011,01:37-40.

[3]樊持杰,司巧梅,张丹. VLSI低功耗设计方法的研究[J]. 电脑与电信,2016,05:101-103.

[4]尚军辉. 通用SOC系统的低功耗设计方法[J]. 中国集成电路,2013,09:23-30.

[5]刘海龙. 低功耗抗串扰总线编码及其FPGA验证[D].哈尔滨工业大学,2013.

[6]吕晔,蒋伟丽. 一种低功耗无线呼叫系统的设计与实现[J]. 电子世界,2012,22:134+137.

[7]曾晓洋,黎明,李志宏,陈兢,杨玉超,黄如. 微纳集成电路和新型混合集成技术[J]. 中国科学:信息科学,2016,08:1108-1135.

[8]刘尔富. 二维材料及其异质结构的电子输运与器件研究[D].南京大学,2015.