EDA习题

PLD习题练习

练习一

一、单项选择题：（20分）

1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是_______。

A.CPLD即是现场可编程逻辑器件的英文简称；

B.CPLD是基于查找表结构的可编程逻辑器件；

C.早期的CPLD是从GAL的结构扩展而来；

D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构；

2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。

A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；

B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映

射关系不是唯一的；

C.综合是纯软件的转换过程，与器件硬件结构无关；

D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__________。

A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；

B.提供设计的最总产品----掩膜；

C.以网表文件的形式提交用户，完成了综合的功能块；

D.都不是。

4．基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入?________?综合?适配?__________?编程下载?硬件测试。

①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定

A．③① B.①② C.④⑤ D.④②

5．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。

A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

B.原理图输入设计方法无法对电路进行功能描述；

C.原理图输入设计方法一般是一种自底向上的设计方法；

6．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_______。

A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程

启动。

B.敏感信号参数表中，应列出进程中使用的所有输入信号；

C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；

D.当前进程中声明的信号也可用于其他进程。

7．嵌套使用IF语句，其综合结果可实现________。

A.带优先级且条件相与的逻辑电路；

B.条件相或的逻辑电路；

C.三态控制电路；

D.双向控制电路。

8．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___________。

A.资源共享C.寄存器配平

B.流水线设计D.关键路径法

9．在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的________。

A.idata<=16#20#;

B.idata<=32;

C.idata<=16#A#E1;

D.idata<=B#1010#;

10.下列EDA软件中，哪一不具有时序仿真功能：________。

A.Max+Plus II

B.Quartus II

C.ModelSim

D.Synplify

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）

1.CPLD

3.LUT

4.ASIC

5.SOC

三、VHDL程序填空：（10分）

下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完

整。

library ieee;

use

entity sreg8b is

port(clk,rst:in

load,en

din

qb end sreg8b;:in

.all;

std_logic;

std_logic;

:in______________(7downto0); :out std_logic);

architecture behav of signal reg8

begin

process(clk,

begin is

:std_logic_vector(7downto0);

,load,en)

if rst='1'then

reg8<=

elsif

if load='1'then

reg8<=din;

en='1'then

reg8(6downto0)<=

end if;

______;

end process;

qb<=_______;

end behav;

;

then

――异步清零

――边沿检测

――同步置数

――移位使能

;

――输出最低位

四、VHDL程序改错：（10分）

ENTITY LED7SEG IS

PORT(A

CLK :IN STD_LOGIC_VECTOR(3DOWNTO0); :IN STD_LOGIC;

LED7S:OUT STD_LOGIC_VECTOR(6DOWNTO0));

END LED7SEG;

ARCHITECTURE one OF LED7SEG IS

SIGNAL TMP:STD_LOGIC;

BEGIN

SYNC:PROCESS(CLK,A)

BEGIN

IF CLK'EVENT AND CLK='1'THEN

TMP<=A;

END IF;

END PROCESS;

OUTLED:PROCESS(TMP)

BEGIN

CASE TMP IS

WHEN"0000"=>LED7S<="0111111";

WHEN"0001"=>LED7S<="0000110";

WHEN"0010"=>LED7S<="1011011";

WHEN"0011"=>LED7S<="1001111";

WHEN"0100"=>LED7S<="1100110";

WHEN"0101"=>LED7S<="1101101";

WHEN"0110"=>LED7S<="1111101";

WHEN"0111"=>LED7S<="0000111";

WHEN"1000"=>LED7S<="1111111";

WHEN"1001"=>LED7S<="1101111";

END CASE;

END PROCESS;

END one;

1.在程序中存在两处错误，试指出，并说明理由：

在MAX+PlusII中编译时，提示的错误为：--3 --4 --5 --6 --7 --8 --9 --10 --11 --12 --13 --14 --15 --16 --17 --18 --19 --20 --21 --22 --23 --24 --25 --26 --27 --28 --29 --30 --31

Error:Line14:File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd:Type error:type in waveform element must be"std_ulogic"

Error:Line19:File f:\upload\eda\maxplusii\my_proj\s8_5\led7seg.vhd:VHDL syntax error: expected choices in case statement

2.修改相应行的程序（如果是缺少语句请指出大致的行数）：

错误1错误2行号：

行号：

程序改为：

程序改为：

五、VHDL程序设计：（15分）

设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。

(a)用if语句。

Library ieee;

(b)用case语句。(c)用when else语句。Use ieee.std_logic_1164.all;

Entity mymux is

Port(sel:in std_logic_vector(1downto0);

Ain,Bin:in std_logic_vector(1downto0);

Cout:out std_logic_vector(1downto0)); End mymux;

六、根据原理图写出相应的VHDL程序：（15分）--选择信号输入--数据输入

七、综合题（20分）

用VHDL设计交通灯控制器

图a是一个十字路口交通灯控制示意图，H公路和V公路在路口各有两个红绿灯指示道路通行状况。

图a十字路口交通灯控制示意图

对应图a的交通灯控制器，拟用VHDL语言设计一电路模拟其控制逻辑，图b为该VHDL电路的设计模块图。

图b交通灯控制器电路设计模块图

图b中Timer模块为一定时电路，其实体说明如下：

Library ieee;

Use ieee.std_logic_1164.all;

Use ieee.std_logic_unsigned.all;

Entity timer is

Port(clk,reset,start_timer:in std_logic;

Long,short:out std_logic);

End timer;--时钟、复位、启动信号--20秒、4秒定时完成信号

图c为Timer模块仿真波形，输入信号clk为频率1KHz的时钟信号，当复位信号reset高电平时定时器复位，启动信号start_timer为低电平时定时器清零，高电平时开始定时，定时4秒后short信号输

出高电平，定时20秒后long信号输出高电平，定时器不再计数。

图c Timer模块仿真波形

问题1，请完成Timer模块的VHDL设计：（实体说明部分已有，可不写）

图b中Controller模块的实体说明如下：

Library ieee;

Use ieee.std_logic_1164.all;

Entity controller is

Port(clk,reset:in std_logic;

long,short:in std_logic;

start_timer:out std_logic;

h_light,v_light:out std_logic(1downto0)); End controller;--时钟、复位信号

--20秒、4秒定时完成信号--启动定时信号

--H路、V路交通灯控制信号

其中H路、V路交通灯控制信号输出"00"表示绿灯、"01"表示黄灯、"11"表示红灯。

问题2：Controller模块中状态迁移图如图d所示，请完成Controller模块的VHDL设计：

图d Controller模块状态迁移图

问题3：根据图b的系统模块结构，完成整个交通灯电路顶层模块VHDL设计。

library ieee;

use ieee.std_logic_1164.all;

entity jtd is

port(clk,reset:in std_logic;

h_light,v_light:out std_logic_vector(1downto0));

end jtd;

问题4：在图e所示的交通灯顶层模块仿真波形图中完成输出信号h_light、v_light和controller中状态机当前状态信号c_s的仿真波形。

图e交通灯仿真波形图

问题5：图d所示Controller中的状态机是Moore型还是Mealy型？为什么？如何保证Controller输出的start_timer信号脉冲宽度至少为1个时钟周期？

练习二

一、单项选择题：（20分）

10．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。

A.软IP

B.固IP

C.硬IP

D.都不是

11．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映

射关系是唯一的（即综合结果是唯一的）。

12．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是____。

A.FPGA是基于乘积项结构的可编程逻辑器件；

B.FPGA是全称为复杂可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

13．进程中的变量赋值语句，其变量更新是_________。

A.立即完成；

B.按顺序完成；

C.在进程的最后完成；

14．都不对。VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。

A.器件外部特性；

B.器件的综合约束；

C.器件外部特性与内部功能；

D.器件的内部功能。

15．不完整的IF语句，其综合结果可实现________。

A.时序逻辑电路C.双向电路

B.组合逻辑电路D.三态控制电路

16．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。

①流水线设计

A.①③⑤C.②⑤⑥②资源共享③逻辑优化④串行

化

B.②③④

D.①④⑥

⑤寄存器配平⑥关键路径法

17．下列标识符中，__________是不合法的标识符。

A.State0

B.9moon

C.Not_Ack_0

D.signall

18．关于VHDL中的数字，请找出以下数字中最大的一个：__________。

A.2#1111_1110#

B.8#276#

C.10#170#

D.16#E#E1

10．下列EDA软件中，哪一个不具有逻辑综合功能：________。

C.Max+Plus II

D.ModelSim

E.Quartus II

F.Synplify

二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分）

6.VHDL

7.FPGA

8.RTL

9.SOPC

10.EAB

三、VHDL程序填空：（10分）

下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。

--N-bit Up Counter with Load,Count Enable,and

--Asynchronous Reset

library ieee;

use IEEE.std_logic_1164.all;

use IEEE.________________.all;

use IEEE.std_logic_arith.all;

entity counter_n is

__________(width:integer:=8);

port(data:in std_logic_vector(width-1downto0);

load,en,clk,rst:______std_logic;

q:out std_logic_vector(_____________downto0));

end counter_n;

architecture behave of_______________is

signal count:std_logic_vector(width-1downto0);

begin

process(clk,rst)

begin

if rst='1'then

count<=_______________;――清零

elsif_______________________then――边沿检测

if load='1'then

count<=data;

___________en='1'then

count<=count+1;

_____________;

________________

end behave;

四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题

1 2 3 4 5 6 7 8 9LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY CNT10IS

PORT(CLK:IN STD_LOGIC;

Q:OUT STD_LOGIC_VECTOR(3DOWNTO0)); END CNT10;

ARCHITECTURE bhv OF CNT10IS

SIGNAL Q1:STD_LOGIC_VECTOR(3DOWNTO0);

10BEGIN

11 12 13 14 15 16 17 18 19 20PROCESS(CLK)BEGIN

IF RISING_EDGE(CLK)begin

IF Q1<9THEN

Q1<=Q1+1;

ELSE

Q1<=(OTHERS=>'0');

END IF;

END IF;

END PROCESS;

Q<=Q1;

21END bhv;

1.在MAX+PlusII中编译时，提示的第一条错误为：

Error:Line12:File e:\mywork\test\cnt10.vhd:VHDL syntax error:If statement must have THEN,but found BEGIN instead

指出并修改相应行的程序（如果是缺少语句请指出大致的行数）：

错误1错误2行号：

行号：

程序改为：

程序改为：

2.若编译时出现如下错误，请分析原因。

述该数据选择器MUX的结构体。

(a)用if语句。

Library ieee;

(b)用case语句。(c)用when else语句。Use ieee.std_logic_1164.all;

Entity mymux is

Port(sel:in std_logic_vector(1downto0);

Ain,Bin:in std_logic_vector(1downto0);

Cout:out std_logic_vector(1downto0)); End mymux;

六、根据原理图写出相应的VHDL程序：（15分）--选择信号输入--数据输入

七、综合题：（20分）

（一）已知状态机状态图如图a所示；完成下列各题：

图a状态

图

图b状态机结构图

1.试判断该状态机类型，并说明理由。

根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。

2.若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值（c_state）和

输出控制信号(out_a)；

3.若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。

（二）

已知一个简单的波形发生器的数字部分系统框图如下图所示

图中lcnt 、lrom 都是在MAX+PlusII 中使用MegaWizard 调用的LPM 模块，其VHDL 描述中Entity 部分分别如下：ENTITY lcnt IS

PORT (

clock q );END lcnt;:IN STD_LOGIC ;

:OUT STD_LOGIC_VECTOR (9DOWNTO 0)

ENTITY lrom IS

PORT (

address :IN STD_LOGIC_VECTOR (9DOWNTO 0);

);试用VHDL 描述该系统的顶层设计（使用例化语句）。

q END lrom;

:OUT STD_LOGIC_VECTOR (9DOWNTO 0)

练习三

一、选择题：（20分）

19．

下列是EDA 技术应用时涉及的步骤：A.原理图/HDL 文本输入;

B.适配;

C.

时序仿真; D.

编程下载;

E.硬件测试;

F.

综

合

20．PLD的可编程主要基于A.LUT结构或者 B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：

FPGA基于___________

CPLD基于____________

21．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。

对于A.FPGA B.CPLD两类器件：

一位热码状态机编码方式适合于_________器件；

顺序编码状态机编码方式适合于_________器件；

22．下列优化方法中那两种是速度优化方法：______________、______

A.资源共享

B.流水线

C.

串行化

单项选择题：

23．D.关键路径优化

综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。

A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文

件；

B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映

射关系不是唯一的。

D.综合是纯软件的转换过程，与器件硬件结构无关；

24．不完整的IF语句，其综合结果可实现________。

A.时序电路

B.双向控制电路

C.条件相或的逻辑电路

D.三态控制电路

25．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。

A.idata<="00001111";

B.idata<=b"0000_1111";

C.idata<=X"AB";

D.idata<=16"01";

26．在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。

A.if clk'event and clk='1'then

D.if clk'stable and not clk='1'then

27．请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于_______

A.FPGA

B.CPLD

C.CPU

D.GAL

三、EDA名词解释，（10分）

写出下列缩写的中文（或者英文）含义：

11.ASIC

12.FPGA

13.LUT

14.EDA

15.IP

16.SOPC

简要解释JTAG，指出JTAG的用途

三、VHDL程序填空：（10分）

下面程序是8位通用寄存器的VHDL描述，试补充完整。

LIBRARY ieee;

USE ieee.std_logic_1164.ALL;

USE ieee..ALL;

ENTITY unicntr IS

PORT(clock,serinl,serinr:IN

mode:

datain:

dataout: END unicntr;IN

IN

Std_logic;--serial inputs

Std_logic_vector(2DOWNTO0);--mode control

;--parallel inputs Std_logic_vector(7DOWNTO0));--parallel outputs

ARCHITECTURE bhv OF IS

SIGNAL int_reg:Std_logic_vector(7DOWNTO0); BEGIN

PROCESS(

BEGIN

,datain,serinl,serinr)

IF rising_edge(clock)THEN

CASE mode IS

WHEN"000"=>int_reg<= WHEN"001"=>int_reg<=datain;;--reset

--parallel load

WHEN"010"=>int_reg<=int_reg+1;--count up

WHEN"011"=>int_reg<=int_reg-1;--count down

WHEN"100"=>int_reg<=;--shift left WHEN"101"=>int_reg<=serinr&int_reg(7DOWNTO1);--shift right

;

END PROCESS;

;--connect internal register to dataout port END bhv;

四、VHDL程序改错：（10分）

仔细阅读下列程序，回答问题

01LIBRARY IEEE;

02USE IEEE.STD_LOGIC_1164.ALL;

03USE IEEE.STD_LOGIC_UNSIGNED.ALL;

04ENTITY LED7CNT IS

05 06 07PORT(CLR:IN STD_LOGIC;

CLK:IN STD_LOGIC;

LED7S:OUT STD_LOGIC_VECTOR(6DOWNTO0));

08END LED7CNT;

09ARCHITECTURE one OF LED7CNT IS

10SIGNAL TMP:STD_LOGIC_VECTOR(3DOWNTO0); 11BEGIN

12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36CNT:PROCESS(CLR,CLK)

BEGIN

IF CLR='1'THEN

TMP<=0;

ELSE IF CLK'EVENT AND CLK='1'THEN

TMP<=TMP+1;

END IF;

END PROCESS;

OUTLED:PROCESS(TMP)

BEGIN

CASE TMP IS

WHEN"0000"=>LED7S<="0111111";

WHEN"0001"=>LED7S<="0000110";

WHEN"0010"=>LED7S<="1011011";

WHEN"0011"=>LED7S<="1001111";

WHEN"0100"=>LED7S<="1100110";

WHEN"0101"=>LED7S<="1101101";

WHEN"0110"=>LED7S<="1111101";

WHEN"0111"=>LED7S<="0000111";

WHEN"1000"=>LED7S<="1111111";

WHEN"1001"=>LED7S<="1101111";

WHEN OTHERS=>LED7S<=(OTHERS=>'0');

END CASE;

END PROCESS;

37END one;

Error:Line15:File***/led7cnt.vhd:Type error:type in waveform element must be"std_logic_vector"

Error+: Error+:Type is

Integer literal:any integer type

4.修改相应行的程序：

错误1错误2行号：

行号：

程序改为：

程序改为：

五、阅读下列VHDL程序，画出相应信号的波形并分析clk_out的功能：（10分）

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY three IS

PORT

(

clk_in:IN STD_LOGIC;

clk_out:OUT STD_LOGIC);

END;

ARCHITECTURE bhv OF three IS

SIGNAL temp1,temp2:STD_LOGIC_VECTOR(1DOWNTO0);

BEGIN

P1:PROCESS(clk_in)

BEGIN

IF rising_edge(clk_in)THEN

CASE temp1IS

WHEN"00"=>temp1<="01";

WHEN"01"=>temp1<="10";

WHEN"10"=>temp1<="00";

WHEN OTHERS=>temp1<="00";

END CASE;

END IF;

END PROCESS P1;

P2:PROCESS(clk_in)

BEGIN

IF falling_edge(clk_in)THEN

CASE temp2IS

WHEN"00"=>temp2<="01";

WHEN"01"=>temp2<="10";

WHEN"10"=>temp2<="00";

WHEN OTHERS=>temp2<="00";

END CASE;

END IF;

END PROCESS P2;

clk_out<=temp1(1)or temp2(1);

六、写VHDL程序：（20分）

1．设计一个参数可定制带计数使能异步复位的递增计数器：

参数n

输入端口：data

load

clk 输出端口：qout

位宽为n位

并行置数端，位宽为n位

装载信号

时钟信号

en

rst

计数使能信号

异步复位信号计数器输出端，位宽为n位

--N-bit Up Counter with Load,Count Enable,and

--Asynchronous Reset

2.看下面原理图，写出相应VHDL描述

七、综合题（20分）

用VHDL设计两层升降平台控制器

图a是一个两层的升降平台示意图，一层和二层各有一个按钮用来呼叫升降机。

EDA课后答案

第一章 1-1 EDA技术与ASIC设计和FPGA开发有什么关系 P3~4 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点 P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU 而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。 1-3什么是综合有哪些类型综合在电子设计自动化中的地位是什么 P5 什么是综合答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。 有哪些类型答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器传输级(RegisterTransport Level，RTL)，即从行为域到结构域的综合，即行为综合。(3)从RTL级表示转换到逻辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么 P7~10 答：在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5 IP在EDA技术的应用和发展中的意义是什么 P11~12 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

EDA习题

填空题： 1、一般将一个完整的VHDL程序称为 2、VHDL设计实体的基本结构由（）、（）、（）、（）和（）组成。 3、（）和（）是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。 4、根据VHDL语法规则，在VHDL程序中使用的文字、数据对象、数据类型都需要（）。 5、在VHDL中最常用的库是（）标准库，最常用的数据包是（）数据包。 6、VHDL的实体由（）部分和（）组成。 7、VHDL的实体声明部分指定了设计单元的（）或（），它是设计实体对外的一个通信 界面，是外界可以看到的部分。 8、VHDL的结构体用来描述实体的（）和（），它由VHDL语句构成，是外界看不到的 部分。 9、在VHDL的端口声明语句中，端口方向包括（）、（）、（）和（）。 10、VHDL的标识符名必须以（），后跟若干字母、数字或单个下划线构成，但最后不能为（） 11、VHDL的数据对象包括（）、（）和（），它们是用来存放各种类型数据的容器。 12、为信号赋初值的符号是（）；程序中，为变量赋值的符号是（），为信号赋值的符号是（） 13、VHDL的数据类型包括（）、（）、（）和（）。 14、在VHDL中，标准逻辑位数据有（）中逻辑值。 15、VHDL的操作符包括（）、（）、（）和（）四类。 选择题： 3、VHDL的设计实体可以被高层次的系统（），成为系统的一部分。 A、输入； B、输出； C、仿真； D、调用 4、VHDL常用的库是（）标准库。 A、IEEE； B、STD； C、WORK； D、PACKAGE 5、VHDL的实体声明部分用来指定设计单元的（） A、输入端口； B、输出端口； C、引脚； D、以上均可 6、一个设计实体可以拥有一个或多个（） A、设计实体； B、结构体； C、输入； D、输出 7、在VHDL的端口声明语句中，用（）声明端口为输入方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 8、在VHDL的端口声明语句中，用（）声明端口为输出方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 9、在VHDL的端口声明语句中，用（）声明端口为双向方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 10、在VHDL的端口声明语句中，用（）声明端口为具有读功能的输出方向。 A、IN； B、OUT； C、INOUT； D、BUFFER 11、在VHDL中用（）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。 A、输入； B、输出； C、综合； D、配置 12、在VHDL中，45_234_278属于（）文字。 A、整数； B、以数制基数表示的； C、实数； D、物理量 13、在VHDL中，88_670．551_278属于（）文字。 A、整数； B、以数制基数表示的； C、实数； D、物理量 14、在VHDL中，16#FE# 属于（）文字。

1《EDA技术》习题集---单选题及答案

《EDA技术》习题集---单选题 1.Protel是用于（）的设计软件。 A.电气工程 B.电子线路 C.机械工程 D.建筑工程 2.Protel原理图文件的格式为（）。 A.*.Schlib B.*.SchDoc C.*.Sch D.*.Sdf 3.Protel原理图设计工具栏共有（）个。 A. 5 B. 6 C. 7 D. 8 4.执行（）命令操作，元器件按水平中心线对齐。 A.Center B.Distribute Horizontally C.Center Horizontal D.Horizontal 5.执行（）命令操作，元器件按垂直均匀分布。 A.Vertically B.Distribute Vertically C.Center Vertically D.Distribute 6.执行（）命令操作，元器件按顶端对齐。 A.Align Right B.Align Top C.Align Left D.Align Bottom 7.执行( )命令操作,元器件按低端对齐. A. Align Right B.Align Top C.Align Left D.Align Bottom 8.执行( )命令操作,元器件按左端对齐. Ａ.Align Right B.Align Top C.Align Left D.Align Bottom风嗯 9.执行( )命令操作,元气件按右端对齐. A.Align Right B.Align Top C.Align Left D.Align Bottom 10.原理图设计时,按下( )可使元气件旋转90°。 A.回车键 B.空格键 C.X键 D.Y键

EDA习题

第一章绪论 作业 1、EDA的英文全称是什么？EDA的中文含义是什么？ 答：EDA的英文全称是Electronic Design Automation；中文含义是电子设计自动化。 5、FPGA和CPLD各包含几个基本组成部分？ 答：FPGA和CPLD均包含三个部分：可编程逻辑单元阵列、可编程互连、可编程I/O单元。CPLD内部的可编程逻辑单元以乘积项阵列为主，而FPGA内部采用LUT加寄存器结构。 6、FPGA和CPLD各有什么特点？二者在存储逻辑信息方面有什么区别？在实际使用中，在什么情况下选用CPLD？在什么情况下选用FPGA？ 答：特点：CPLD内部的可编程逻辑单元以乘积项阵列为主，触发器数量相对FPGA要少，规模和复杂度较低。FPGA内部采用LUT加寄存器结构，触发器数量多，规模和复杂度较高。 在存储逻辑信息方面，CPLD主要采用PROM存储信息；FPGA主要采用SRAM存储信息。 在实际使用中，一般规模逻辑设计，以控制功能为主的情况下优先选用CPLD。对于复杂逻辑设计，需要存储大量数据的情况下优先选用FPGA。 10、对于目标器件为FPGA/CPLD的VHDL设计，其工程设计包括几个主要步骤？每步的结果是什么？ 答：主要设计步骤：（1）设计输入：采用HDL语言、原理图、状态图等方式，结果为设计的源代码。（2）逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，产生网表文件。 （3）目标器件的布线/适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。（4）目标器件的编程/下载，得到具有特定功能的电路。 （5）硬件仿真、测试， 11、名称解释 逻辑综合、逻辑适配、行为仿真、功能仿真、时序仿真 答：逻辑综合：将RTL级描述转换为优化过的具有特定工艺的门级实现，即网表文件。 逻辑适配：将综合器产生的网表文件映射到目标器件中，产生最终的下载文件。 行为仿真：将源程序直接送到VHDL仿真器中所进行的仿真。 功能仿真：将综合后的网表文件送到VHDL仿真器中所进行的仿真。 时序仿真：将适配器产生的网表文件送到VHDL仿真器中所进行的仿真。 习题 CAA：计算机辅助分析 CAD：计算机辅助设计 CAE：计算机辅助工程 EDA：电子设计自动化 SOC：片上系统 SOPC：片上可编程系统 HDL：硬件描述语言 VHDL：超高速集成电路硬件描述语言 PLD：可编程逻辑器件

EDA练习题

第一章 一、填空题 1、目前，应用最为广泛的可编程逻辑器件是CPLD和FPGA 。 2、第三方EDA工具中，逻辑综合性能最好的是Synplify,仿真功能最强大的是ModelSim。 3、数据处理子系统主要由存储器、运算器、数据选择器等功能电路组成。 4、数字系统设计的方法有模块设计法、自顶向下设计法和自底向上设计法等。 5、VHDL工程设计流程主要包括设计系统任务分析，确定逻辑算法，确立系统及子系统模型，系统（或模块）逻辑描述，逻辑电路级设计及系统仿真，系统的物理实现等步骤。 二、选择题 1、CPLD/FPGA最显著的特点不包括（B ）。 A. 高集成度 B.可移植性 C. 高速度 D. 高可靠性 2、下列硬件描述语言中成为IEEE标准的是（A ）。 A. VHDL B. ABEL C. System Verilog D. System C 3、数字系统设计的全过程不包括（ D ）。 A. 系统级 B. 电路级 C. 物理级 D. RTL级 4、将VHDL程序直接送入VHDL仿真器，只根据VHDL的语义对VHDL所 描述的内容进行仿真，这种仿真方式称为（A ）。 A. 行为仿真 B. 功能仿真 C.时序仿真 D. 门级仿真 5、可以将VHDL程序设计进行编译、优化、转换和综合后得到VHDL 网表文件（ C ）。 A. 编译器 B. 仿真器 C. 综合器 D. 适配器

练习二 一、填空题 1、最早颁布的VHDL的标准版本是IEEE-1076。 2、VHDL采用相对独立设计系统，因此对工程师对硬件电路知识了解程度的要求不高。 3、VHDL的程序结构特点是将一项设计实体分成内部和外部。 4、在数字电路中，普通的TTL门或CMOS门只有两个状态，即0 和1 5、符号<=的含义是传值。 二、选择题 1、下列硬件描述语言中最适合于描述门级电路的是（C）。 A. VHDL B. Verilog HDL C. ABEL D. AHDL 2、综合时，VHDL源程序不需要依次下面哪个层次的转化（ B ）。 A. 行为级 B. 系统级 C. RTL级 D. 门级 3、受支持程度最高的硬件描述语言是（A）。 A. VHDL B. ABEL C. AHDL D. SystemVerilog 4、三态门的输出状态不包括（D）。 A. 逻辑0 B. 逻辑1 C. 高阻态 D. 低阻态 5、下列哪个不是一个可综合的VHDL描述的最基本的逻辑结构中最不可缺少的三个部分（C）。 A.标准库说明 B. 实体 C. 配置 D. 结构体 练习三 一、填空题 1、实体主要用于描述实体与外部电路的接口。 2、类属参量以关键词GENERIC 引导一个类属参量表。 3、VHDL语言中的库分为IEEE库和STD库两类。 4、STD库包含了符合VHDL语言标准的两个标准程序包：STANDARD TEXTIO 5 默认配置格式选择不包含块语句、元件的模块的构造体。

EDA练习题

选择题 以下对EDA的描述中,不正确的是 D (A)EDA是 Electronic Design Automation 的缩写 (B)EDA技术是当前利用硬件描述语言在计算机的辅助下完成硬件电路设 计的主流技术 (C)EDA技术融合了大规模集成电路设计,制造,版图设计,测试,封装等多 种技术,几乎涉及了集成电路产业的各个环节. (D)EDA技术的应用对象不包含PCB板 2. 最常用的时钟上升沿检测语句A。 (A) clock’ EVENT AND clock=’1’’ (B) clock=’1 (C) NOT clock’ STABLE AND clock=’1’ (D) 以上答案都不对3．VHDL程序中注释符是D (A)？ (B) ； (C)! (D)- - 4. 以下对进程语句的描述中,不正确的是 C (A) 进程是一个无限循环语句 (B) 进程靠敏感信号的跳变启动 (C) 进程语句可以嵌套 (D)进程中的顺序语句在执行时具有顺序/并行运行双重性 5. 子程序中的语句为 A (A)顺序语句 (B)并行语句 (C)顺序并行均可 (D)函数为并行，过程为顺序6．从状态机的信号输出方式上分，有A状态机。 (A) Moore型和Mealy型 (B) 顺序编码和一位热码编码状态机 (C) 符号化和确定状态编码状态机 (D) 以上答案都不对 7. 不完整的条件语句描述会产生 B 逻辑电路单元。 (A)组合 (B)时序 (C)状态机 (D)非法8．以下数据类型,不是定义在STD库中的是D。 (A) STD_LOGIC (B) BOOLEAN (C) BIT (D) CHARACTER 9．下列端口模式使用时，为避免线与，需与三态门结合的是B (A) IN (B) INOUT (C) OUT (D) BUFFER 10．以下是VHDL的设计库的是 D (A)IEEE (B) STD (C) WORK (D)VITAL 判断题 1. 文件名区分大小写。（错） 2. 进程语句中必须有敏感信号表。（对） 3．设计实体=实体+结构体。（对）

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《电子设计自动化》复习题 一．选择题 1．大规模可编程器件主要有FPGA、 CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是 _____C__。 A. CPLD 即是现场可编程逻辑器件的英文简称； B. CPLD 是基于查找表结构的可编程逻辑器件； C. 早期的 CPLD是从 GAL的结构扩展而来； D. 在 Altera公司生产的器件中，FLEX10K 系列属 CPLD结构； 2．综合是 EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，___C______是错误的。 A.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的 网表文件； B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并 且这种映射关系不是唯一的； C.综合是纯软件的转换过程，与器件硬件结构无关； D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。 3． IP 核在 EDA技术和开发中具有十分重要的地位，IP 分软 IP 、固 IP 、硬 IP ；下列所描述的 IP 核中，对于硬 IP 的正确描述为 _____B_____。 A.提供用 VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； B.提供设计的最总产品 ---- 掩膜； C.以网表文件的形式提交用户，完成了综合的功能块； D.都不是。 4．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的___B___。 A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计； B.原理图输入设计方法无法对电路进行功能描述； C.原理图输入设计方法一般是一种自底向上的设计方法； D.原理图输入设计方法也可进行层次化设计。 5．嵌套使用IF 语句，其综合结果可实现_____A___。 A.带优先级且条件相与的逻辑电路； B.条件相或的逻辑电路； C.三态控制电路； D.双向控制电路。 6．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行

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一、选择填空 1．下列是EDA技术应用时涉及的步骤： A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合 请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程： A →______ →_____ →_______ →D →_______ 2．PLD的可编程主要基于A. LUT结构或者B. 乘积项结构： 请指出下列两种可编程逻辑基于的可编程结构： FPGA 基于_________ CPLD 基于_________ 3．在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。 对于A. FPGA B. CPLD 两类器件： 一位热码状态机编码方式适合于_______ 器件； 顺序编码状态机编码方式适合于________ 器件； 4．下列优化方法中那两种是速度优化方法：______、____ A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化 单项选择题： 5．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； 在下面对综合的描述中，______是错误的。 A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系 不是唯一的。 D.综合是纯软件的转换过程，与器件硬件结构无关； 6．嵌套的IF语句，其综合结果可实现______。 A. 条件相与的逻辑 B. 条件相或的逻辑 C. 条件相异或的逻辑 D. 三态控制电路 7．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 A. idata <= “00001111”; B. idata <= b”0000_1111”; C. idata <= X”AB”; D. idata <= B”21”;

EDA习题集

《电子设计自动化（EDA）》习题集 第一章、EDA技术概述 一、填空题 1、一般把EDA技术的发展分为 、 、 三个阶段。 2、EDA设计流程包括 、 、 、 四个步骤。 3、EDA的设计验证包括 、 、 三个过程。 4、EDA的设计输入包括 、 、 。 5、当前最流行的并成为IEEE标准的硬件描述语言包括 和 。 6、将硬件描述语言转化为硬件电路的重要工具软件称 为 。 　 二、单项选择题 1、VHDL语言属于 描述语言。 A．普通硬件 B. 行为 C. 高级 D. 低级 2、基于硬件描述语言HDL的数字系统设计目前最常用的设计方法 为 A. 自底向上 B. 自顶向下 C. 积木式 D. 顶层 3、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为 A．仿真器 B. 综合器 C. 适配器 D.下载器4、在EDA工具中，能完成目标系统器件上布局软件称为 A．仿真器 B. 综合器 C. 适配器 D.下载器

第2章、大规模可编程逻辑器件 　一、填空题 1、集成度是集成电路一项重要的指标，可编程逻辑器件按集成密度可分为 和 两类。 2、可编程逻辑器件的编程方式可分为 和 两类。 3、基于EPROM、E2PROM和快闪存储器件的可编程器件，在系统断电后编程信息 。 4、基于SRAM结构的可编程器件，在系统断电后编程信 息 。 5、CPLD器件中至少包括 、 、 三种结构。 6、FPGA的三种可编程电路分别是 、 、 三种结构。 7、根据逻辑功能块的大小不同，可将FPGA分为 和 两类；据FPGA内部连线结构的不同，可将FPGA分 为 和 两类；据FPGA采用的开关元件不同，可将FPGA分为 和 两类. 8、目前常见的可编程逻辑器件的编程和配置工艺包括基 于 、基于 和基 于 三种编程工艺。 　 二、 单项选择题 1、在下列可编程逻辑器件中，不属于高密度可编程逻辑器件的 是 A. EPLD B. CPLD C. FPGA D. PAL 2、在下列可编程逻辑器件中，属于易失性器件的是 A. EPLD B. CPLD C. FPGA D. PAL 3、在自顶向下的设计过程中，描述器件总功能的模块一般称 为

EDA技术习题

第一章EDA技术概述 填空题 1.一般把EDA技术的发展分为_______、_______和________三个阶段。 2.在EDA发展的_________阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板（PCB）布局布线等工作。 3.在EDA发展的_______阶段，人们可与将计算机作为单点设计工具，并建立各种设计单元库，开始用计算机将许多单点工具集成在一起使用。 4.EDA设计流程包括_________、__________、__________和_________四个步骤。 5.EDA的设计验证包括________、__________和_________。 6.EDA的设计输入方式主要包括________、________和_________。 7.文本输入是指采用_________进行电路设计的方式。 8.功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为_______。 9.时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为________或_______。 10.当前最流行的并成为IEEE标准的硬件描述语言包括_________和________. 11.硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为_______的设计法。 12.EDA工具大致可以分为________、_______、_______、________以及_____等5个模块。 13.将硬件描述语言转换为硬件电路的重要工具称为_______。 单项选择题 1.将设计的系统或电路按照EDA开发软件要求的某种形式表示出来,并送入计算机的过程称为( ). ①设计输入②设计输出③仿真④综合 2.在设计输入完成后，应立即对设计文件进行（） ①编辑②编译③功能仿真④时序仿真 3.在设计处理工程中，可产生器件编程使用的数据文件，对于CPLD来说是产生（） ①熔丝图②位流数据③图形④仿真 4.在设计处理过程中，可产生供器件编程使用的数据文件，对于FPGA来说是生成（） ①熔丝图②位流数据③图形④仿真 5．在C语言的基础上演化而来的硬件描述语言是（） ①VHDL ②Verilog HDL ③AHD ④CUPL 6.基于硬件描述语言HDL的数字系统设计目前最常用的设计法称为（）设计法。 ①底向上②自顶向下③积木式④定层 7.在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件称为（）。 ①仿真器②综合器③适配器④下载器 8. 在EDA工具中，能完成在目标系统器件上布局布线软件称为（） ①仿真器②综合器③适配器④下载器 1．4同步练习参考答案 填空题 1． CAD、CAE、EDA 2． CAD

EDA复习题(含答案)

1.可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？目前最常用的两种器件是什么？其结构特征如何？ 答：按可编程逻辑器件的发展，有简单PLD器件（包括PLA、PAL、GAL、CPLD、FPGA 等）和复杂PLD器件两大类。目前最常用的两种复杂PLD器件是CPLD和FPGA。CPLD 即复杂可编程逻辑器件，其结构是基于ROM的乘积项的可编程结构，而FPGA 是现场可编程门阵列器件，其结构基于可编程的查找表。 2.简述FPGA等可编程逻辑器件设计流程 答：FPGA等可编程逻辑器件的设计流程即现代EDA设计的流程，主要包括设计输入、逻辑与结构综合、时序与功能仿真、编程下载、硬件测试等步骤。（或绘流程图说明） 3.一个设计实体由哪几个基本部分组成？它们的作用如何？ 答：（1）库与程序包部分：使实体所用资源可见；（2）实体部分：设计实体的外部特征描述；（3）结构体部分：设计实体的内部电路结构或功能描述。 4.进程语句是如何启动的？ 答：进程由敏感信号列表中的敏感信号的变化启动。有两种格式：一种是 PROCESS（敏感信号表）IS，一种是PROCESS WAIT UNTILL 敏感信号 5.过程与函数的区别体现在哪些方面？ 答：相同点：过程与函数都属于子程序，；都需要先定义后使用；都允许调用；都可以重载。但也有不同：（1）过程调用时作为一个独立的语句出现，函数调用时只能作为一个语句元素出现；（2）函数调用的结果是返回一个函数值，过程调用的结果是执行过程体中的顺序语句。 6.过程可以定义在一个VHDL程序的那些位置？函数可以定义在一个VHDL程序的那些位置？ 7.VHDL是强类型语言还是弱类型语言？若数据类型不一致能否进行数据操作？如能，如何实现？ 答：强类型语言，即只有同类型的数据能够直接进行数据操作。若数据类型不一致不能进行直接数据 操作，但能够通过类型转换函数等方法转换为同类型数据后进行操作。 8. 有限状态机适用于什么数字系统的设计？有何优点？ 答：有限状态机适用于具有顺序控制特征的数字系统设计，一般作为系统的控制部分。具有结构模式简单、结构清晰、易优化、可靠性高、可实现高速控制等优点。 9.详细讨论并用示例说明with_select语句和case语句的异同点。 相同点：（1）描述完全条件；（2）条件的列出要求一致；… 不同点：（1）with_select是并行语句，case是顺序语句；（2）格式上，with_select语句只有最后一个子句分隔符用分号“；”，前面所有子句用逗号“；”。case语句的所有子句分隔符都用分号“；”；… 10.传统设计方法和EDA设计方法的主要的不同点？ 传统设计方法：自下而上（Bottom - up)的设计方法，是以固定功能元件为基础，基于电路板的设计方法。 EDA方法：自上而下（Top - Down)的设计方法。其方案验证与设计、系统逻辑综合、布局布线、性能仿真、器件编程等均由EDA工具一体化完成。 11.现代数字系统常用设计方法有哪些? 自顶向下(Top--down)设计,自低向下(Bottom--up)设计，IP复用技术与SoC（片上系统。 12.VHDL语言可以把任意复杂的电路系统视作一个模块，一个模块可主要分为哪三个组成

EDA技术复习题.

这是一份vhdl的复习题，考试题大多数都来自此处， 一、EDA名词解释 1、ASIC：专用集成电路(Application Specific Integrated Circuits) 2、EDA：电子设计自动化(Electronic Design Automation) 3、P ROM：可编程只读存储器(Programmable Read Memory) 4、IP：知识产权核（Intellectual Property ） 5、SOC：片上系统（System On Chip） 6、VHDL：超高速集成电路硬件描述语言（VHSIC Hardware Description Language）。 7、RTL：寄存器传输级(Register Transport Level) 8、SOPC：可编程片上系统（System On Programmable Chip） 9、PLD：可编程逻辑器件(Programmable Logic Array) 10、GAL：通用阵列逻辑（Geniric Array Logic） 11、FPGA：现场可编程门阵列(Field Programmable Gate Array ) 12、CPLD：复杂可编程逻辑器件(Complex Programmable Logic Device)

二、简答题 1、简述VHDL程序的基本结构。 库、程序包、实体、结构体、配置 2、子程序分为那两类，其结构为什么。 子程序有两种类型，即过程(PROCEDURE)和函数(FUNCTION)。 FUNCTION 函数名（参数表）RETURN 数据类型--函数首 FUNCTION 函数名（参数表）RETURN 数据类型IS -- 函数体[说明部分] BEGIN 顺序语句; END FUNCTION 函数名; PROCEDURE 过程名(参数表) -- 过程首 PROCEDURE 过程名(参数表) IS -- 过程体 [说明部分] BIGIN 顺序语句; END PROCEDURE 过程名; 3、信号与变量的赋值有何区别？。 信号延时赋值，变量立即赋值； 信号的代入使用<=，变量的代入使用:=； 信号在实际的硬件当中有对应的连线，变量没有 4、可编程器件分为哪些类？ 答：一类是集成度较低的，早期出现的PROM、PLD、PAL、GAL，可用的逻辑门数大约在500门以下，称为简单PLD。 另一类是芯片集成度较高的，如现在大量使用的CPLD和FPGA器件，称为复杂PLD。 5、CASE语句使用当中的注意事项。 (1)条件句中的选择值必在表达式的取值范围内。 (2)除非所有条件句中的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用"OTHERS”表示，它代表己给的所有条件句中未能列出的其它可能的取值。关键词OTHERS只能出现一次，目只能作为最后一种条件取值。使用OTHERS的目的是为了使条件句中的所有选择值能涵盖表达式的所有取值，以免综合器会插入不必要的锁存器。这一点对于定义为STD_ LOGIC和STD_ LOGIC_VECTOR数据类型的值尤为重要，因为这些数据对象的取值除了1和0以外，还可能有其它的取值，如高阻态Z、不定态X等。 (3) CASE语句中每一条件句的选择值只能出现一次，不能有相同选择值的条件语句出现。

EDA技术课后答案

EDA习题第一章 1.1 EDA的英文全称是什么？EDA的中文含义是什么？ 答：EDA即Electronic Design Automation的缩写，直译为：电子设计自动化。 1.2 什么叫EDA技术？ 答：EDA技术有狭义和广义之分，狭义EDA技术就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术，或称为IES/ASIC自动设计技术。 1.3 利用EDA技术进行电子系统的设计有什么特点？ 答：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级； ⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。 1.4 从使用的角度来讲，EDA技术主要包括几个方面的内容？这几个方面在整个电子系统的设计中分别起什么作用？ 答：EDA技术的学习主要应掌握四个方面的内容：①大规模可编程逻辑器件；②硬件描述语言；③软件开发工具；④实验开发系统。其中，硬件描述语言是重点。 对于大规模可编程逻辑器件，主要是了解其分类、基本结构、工作原理、各厂家产品的系列、性能指标以及如何选用，而对于各个产品的具体结构不必研究过细。 对于硬件描述语言，除了掌握基本语法规定外，更重要的是要理解VHDL的三个“精髓”：软件的强数据类型与硬件电路的惟一性、硬件行为的并行性决定了VHDL语言的并行性、软件仿真的顺序性与实际硬件行为的并行性；要掌握系统的分析与建模方法，能够将各种基本语法规定熟练地运用于自己的设计中。 对于软件开发工具，应熟练掌握从源程序的编辑、逻辑综合、逻辑适配以及各种仿真、硬件验证各步骤的使用。 对于实验开发系统，主要能够根据自己所拥有的设备，熟练地进行硬件验证或变通地进行硬件验证。 1.5 什么叫可编程逻辑器件(简称PLD)？FPGA和CPLD的中文含义分别是什么？国际上生产FPGA/CPLD的主流公司，并且在国内占有较大市场份额的主要有哪几家？其产品系列有哪些？其可用逻辑门/等效门数大约在什么范围？ 答：可编程逻辑器件(简称PLD)是一种由用户编程以实现某种逻辑功能的新型逻辑器件。FPGA和CPLD分别是现场可编程门阵列和复杂可编程逻辑器件的简称。 国际上生产FPGA/CPLD的主流公司，并且在国内占有市场份额较大的主要是Xilinx，Altera，Lattice三家公司。 Xilinx公司的FPGA器件有XC2000，XC3000，XC4000，XC4000E，XC4000XLA，XC5200系列等，可用门数为1200～18 000；Altera公司的CPLD器件有FLEX6000，FLEX8000，FLEX10K，FLEX10KE 系列等，提供门数为5000～25 000；Lattice公司的ISP-PLD器件有ispLSI1000，ispLSI2000，ispLSI3000，ispLSI6000系列等，集成度可多达25 000个PLD等效门。

EDA练习及答案

EDA技术试卷 一、填空题 1、某一纯组合电路输入为in1，in2和in3，输入出为out，则该电路描述中always 的事件表达式应写为always@(in1,in2,in3 );若某一时序电路由时钟clk信号上升沿触发，同步高电平复位信号rst清零，该电路描述中always的事件表达是应该写为always @( posedge clk )。 2、在模块中对任务进行了定义，调用此任务，写出任务的调用mytast(f,g,m,n,p)。 task mytast; 要求：变量的传递关系如下 output x,y; m——a，n——b，p——c，x——f，y——g input a,b,c; ……. endtask 3、if(a) out1<=int1; 当a= 1执行out1<=int1 else out1<=int2; 当a= 0执行out1<=int2 4、4’ b1001<<2= 4’b100100 ，4’ b1001>>2= 4’b0010 。 5、下面程序中语句5、 6、 7、11是并行执行，语句9、10是顺序执行 1 module M(……); 2 input ……. ; 3 output ……； 4 reg a,b……； 5 always@(……..) 6 assign f=c&d; 7 always@(……..) 8 begin 9 a=…….； 10 b=…….； end 11 mux mux1(out,in0,in1); Endmodule 二、选择题： 1、下列标示符哪些是合法的（B ） A、$time B、_date C、8sum D、mux# 2、如果线网类型变量说明后未赋值，起缺省值是（D） A、x B、1 C、0 D、z 3、现网中的值被解释为无符号数。在连续赋值语句中，assign addr[3:0]=-3;addr被 赋予的值是（A） A、4’b1101 B、4’b0011 C、4’bxx11 D、4’bzz11 4、reg[7:0] mema[255:0]正确的赋值是（A） A、mema[5]=3’ d0, B、8’ d0; C、1’ b1; D、mema[5][3:0]=4’ d1 5、在code模块中参数定义如下，请问top模块中d1模块delay1、delay2的值是(D) module code(x,y); module top; paramee delay1=1,delay2=1; ……………. ……………………………… code #(1,5) d1(x1,y1);

EDA技术习题.doc

一、填空 1.当前最流行的并成为IEEE标准的硬件描述语言包括VIIDL语言和Verilog IIDL i吾言。 2.EDA中文全称是电了?设计自动化。1P核在EDA技术和开发中具有十分重要的地位，IP指的是知识产权核或知识产权 模块。 3.将硬件描述语言转化为右件电路的重要工具软件称为1【1）1.综合器。P21 4.一般情况下，FPGA是基于与或阵列的可编程逻辑结构,CPLD是基于杏找表的可编程逻辑结构。P28 5.EDA仿真过程中主要涉及时序仿真和功能仿真。 6.EDA的优化设计主要是进行资源优化和速度优化,其中速度优化主要石流水线设计、寄存器配平和关键路径法等三种优 化方法。P326 7.VIIDL 子程序有PROCEDURE . FUNCTION 两类。P230 8.EDA的中文全称为一电子设计口动化，IIDL为_硬件描述语言一。 9.基于EDA软件的FPGA / CPLD设计流程为：原理图/1IDL文本输入一_功能仿真一一综合一适配一_时序仿真—一编程下载 一硬件测试。 10.FPGA中文全称是一现场可编程门阵列CPLD中文全称是一复杂可「编程逻辑器件一。其中—CPLD_是基于乘积项的可编程 逻辑结构，_FPGA_是基于查找表的可编程逻辑结构。P28 11.VIIDL语言按照执行顺序的不同可以分为顺序语句一和并行语句语句。 12.在仿真延时中,y <= x AFTER 20ns中的20ns指的是_固有延时，y<= TRANSPORT x AFTER 20 ns中的20ns指的是—传输— 延时。P151 13.资源优化主要有—资源共享_、_逻辑优化—和_串行化—等三种优化方式。P326 二、问答题 1.与传统电子设计方法相比，EDA采什么设计方法？比较这两种设计方法的区别？ 答：EDA采用自顶向下的设计方法手工设计方法缺点： 1）设计、调试十分困难。2）查找和修改十分不便。3）大量文档，不易管理。4）可移植性差。 5）只有在设计出样机或生产出芯片后才能进行实测。 EDA技术有很大不同： 1）采用硬件描述语言作为设计输入。2）库（Library）的引入。3）设计文档的管理。 4）强大的系统建模、电路仿真功能。5）具有自主知识产权。6）标准化、规范化及IP核的可利用性。7）自顶向下设计方案。 8）自动设计、仿真和测试技术。9）对设计者的硬件知识、经验要求低o 10）A速性能好（与以CPU为主的电路系统相比）。11）纯硬件系统的高可靠性。. 2.简述EDA设计流程。 答：设计输入综合适配仿真下载硬件测试 3.根据编程方式的不同，PLD器件可以分为哪几类？ 熔丝型器件：反熔丝型器件：EPROM型：EEPROM型:SRAM型:Flash型。 4.什么是重载？重载函数有何用处？ 答：同样名称的函数可以用不同的数据类型作为此函数的参数定义多次，以此定义的函数称为重载函数： 5.V1IDL语言按照执行顺序的不同可以分为哪两类基本语句？并且各举一例说明。 答：顺序语句和并行语句 1.什么是自顶向下的设计方法？与传统电子设计方法相比有什么优点？ 答：自顶向下就是在整个设计流程中各个设计流程逐步求精的过程，即是从高抽象级别到低抽象级别的整个设计周期。优点：在整个设计过程中不必太注意目标器件的设计细节。 2.在FPGA设计过程中，综合的含义是什么？主要有哪凡种类型的综合？ 答：综合：将用行为和功能层次表达的电了系统转换成为低层次的便于具体实现的模块组合装配的过程。

EDA复习题

1. 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是________。 A. CPLD是基于查找表结构的可编程逻辑器件 B. FPGA是基于乘积项结构的现场可编程逻辑器件 C. 早期的CPLD是从FPGA的结构扩展而来 D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构 2. IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为_______。 A．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路 B．提供设计的最总产品——模型库 C．以可执行文件的形式提交用户，完成了综合的功能块 D．都不是 3. 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，________是错误的。 A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； C. 综合不是纯软件的转换过程，与器件硬件结构有关； D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的。 4. IP核在EDA技术和开发中具有十分重要的地位，以可执行文件的形式提交用户，完成了综合的功能块被称为：________。 A. 硬IP； B. 固IP； C. 软IP； D. 都不是； 5. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是________。 A. if clk’event and clk = ‘1’ then B. if falling_edge(clk) then C. if clk’not event and clk = ‘0’ then D.if Raising_edge(clk)’ then 6. 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是________。 A．PROCESS为一无限循环语句

EDA习题1

一、填空题 1、VHDL的基本描述语句包括（）和（）。 2、VHDL的顺序语句只能出现在（）、（）和（）中，是按程序书写的顺序自上而下、一条一条的执行。 3、VHDL的并行语句在结构体中的执行是（）的，其执行方式与语句书写的顺序无关。 4、在VHDL的各种并行语句之间，可以用（）来交换信息。 5、VHDL的PROCESS（进程）语句是由（）组成的，但其本身却是（）。 6、VHDL的并行信号赋值语句的赋值目标必须都是（）。 7、VHDL的子程序有（）和（）两种类型。 8、VHDL的过程分为过程首和过程体两部分，调用前需要将它们装入（）中。 9、VHDL的函数分为（）和（）两部分，调用前需要将它们装入程序包（Package）中。 10、元件例化是将预先设计好的设计实体作为一个（），连接到当前设计体中一个指定的（）。 11、在PC上或工作站利用VHDL进行项目设计，不允许在（）下进行，必须在根目录下为设计建立一个工程目录（即文件夹）。 12、程序包是用VHDL语言编写的，其源程序也需要以（）文件类型保存。 13、VHDL的源文件是用EDA工具的文本编辑方式输入的，因此称为（）。 二、选择题 1、在VHDL中，IF语句至少应有1个条件句，条件句必须由（）表达式构成。 A、BIT B、STD_LOGIC C、BOOLEAN D、任意 2、在VHDL的CASE语句中，条件句中的“=>”不是操作符，它只相当于（）的作用。 A、IF B、THEN C、AND D、OR 3、在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部变量，（）事先声明。 A、必须 B、不必 C、其类型要 D、其属性要 4、在VHDL中，语句“FOR n IN 0 TO 7 LOOP”定义循环次数为（）次。 A、8 B、7 C、0 D、1 5、在VHDL中，含WAIT语句的进程PROCESS的括弧中后（）再加敏感信号。否则是非法的。 A、可以 B、不能 C、任意 D、只能 6、在VHDL的并行语句之间，可以用（）来传送信息。 A、变量 B、变量和信号 C、信号 D、常量 7、VHDL中，PROCESS结构是由（）语句组成的。 A、顺序 B、顺序和并行 C、并行 D、任何 8、在VHDL的进程语句格式中，敏感信号表列出的是设计电路的（）信号。 A、输入 B、输入和输出 C、输出 D、任意 9、VHDL的块语句是并行语句结构，它的内部是由（）语句构成的。 A、并行和顺序 B、顺序 C、并行 D、任意 10、在VHDL中，条件信号赋值语句WHEN_ELSE属于（）语句。 A、并行兼顺序 B、顺序 C、并行 D、不存在的