锁相技术译文翻译：数字混合PLL频率合成器的开关特性分析

锁相技术译文翻译

英文原名： Analysis of Switching Characteristics of the Digital Hybrid PLL Frequency Synthesizer

译文：数字混合PLL频率合成器的开关特性分析

年纪专业：____________________

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年月日

Next, to reduce the ripple of the steady-state

Fig. 3. Switching responses of VCO control voltage (ζ=1 and α=10). (a) PLL (15.0 - 15.1 MHz); (b) DH-PLL (15.0 - 15.1 MHz). (c) PLL

- 30.0 MHz); (d) DH-PLL (15.0 - 30.0 MHz). Fig. 4. Error effects of D/A converter and VCO.

Fig. 6. Switching responses versus several D/A converter word (W) errors. (a) Conventional PLL: 15.0 - 18.0 MHz. (b) DH-PLL: No error case of W = 153, 15.0 - 18.0 MHz. (c) DH-PLL: No error case of W = 153, 15.0 - 18.0 MHz. (d) In case of W =

output errors and the VCO output frequency error by intentionally changing the digital input word of the D/A converter. The specification of the D/A converter is as follows.

1) Resolution is 10 bits.

2) Operation range is 2.8V-6.79993V (equivalent

数字PPL频率合成器的原理与使用

龙源期刊网 https://www.wendangku.net/doc/d54500919.html, 数字PPL频率合成器的原理与使用 作者：伊力多斯·艾尔肯 来源：《中国科技博览》2013年第36期 中图分类号：TN742.1 文献标识码：A 文章编号：1009-914X（2013）36-0323-01 中波广播发射机载波频率振荡器能在531KHZ--1602KH频段内提供，1KHZ为间隔的1071个频率点。这些频点的载波振荡频率稳定度和精度都应满足系统的性能要求，并能迅速变换。显然常用的晶体振荡器无法满足上述要求，因为尽管晶体振荡器能提供高稳定的振荡频率，但其频率值单一，只能在很小的频率段内进行微调。频率合成技术则是能够实现上述要求的一种新技术，数字PLL频率合成器是目前应用最广泛的一种频率合成器，它与模拟PLL频率合成器的区别在于数字PLL中采用除法器（分频器），而不是用频率减法器来降低输入鉴相器频 率的。由于分频器可以很方便的用数字电路来实现，而且还具有可储存可变换的功能。因此它比一般的模拟PLL频率合成器更方便、更灵活。此外，数字电路易于集成和超小型化。 PLL即相位锁定环路，它是自动控制两振荡信号频率相等和相位同步的闭环系统，频率合成是指用可变分频器的方法将一个（或多个）基准频率信号转换为频率按比例降低或升高的另一个（或多个）所需频率信号的技术，采用PLL技术的频率合成器称为锁相环路频率合成 器，图（1）所示为数字PLL合成器的原理框图。它主要有鉴相器（PD），压控振荡器（VCO），基准晶体振荡器，基准分频器（1/R），前置分频器（1/K），可编程分频器也叫程控分频器（1/N），低通滤波器（LPF）等组成。可编程分频器的分频系数N由二进制码Po---Pn制定（如图1）。 其中鉴相器（PD）是完成压控振荡器（VCO）的输出信号U0（t），经前置分频和程控分频的信号Uf（T）与输入信号Ui（t）的相位比较，得到误差相位Φe（t）=Φf（t）-Φi（t），产生一个输出电压Ud（t），这个电压的大小直接反映两个信号相位差的大小，电压的极性反应输入信号Ui（t）超前或滞后于Uf（t）的相对相位关系。由此可见，PD在环路中是用来完成相位差电压转换作用，其输出误差电压是瞬间相位的函数。低通滤波器（LPF）滤除Ud （t）中的高频分量与噪声成分，得到控制信号Uc（t），压控振荡器（VCO）受Uc（t）控

锁相技术与频率合成器(讲座复习资料)

222 锁相技术与频率合成器 第一节 教学主要内容 一、反馈控制电路 (一)基本概念 1．采用反馈控制电路的目的是提高通信系统的技术性能，或者实现某些特殊的高指标要求。 2．通信系统中常用的有自动振幅控制、自动频率控制和自动相位控制。 3．反馈控制电路是由被控对象和反馈控制器两部分组成。 图10-1 反馈控制电路的组成方框图 4．反馈控制电路中X o 为系统的输出量，X R 为系统的输入量，是反馈控制器的比较标准。 5．根据实际工作的需要，每个反馈控制电路的X o 和X R 之间都具有确定的关系，例如X o =g (X R )。若这一关系受到破坏，则反馈控制器就能够检测出输出量与输入量的关系偏离X o =g (X R )的程度，产生相应的误差量X e , 加到被控对象上对输出量X o 进行调整，使X o 与X R 之间的关系接近或恢复到预定的关系X o =g (X R )。 (二)自动相位控制电路(锁相环路) 1．用途：在通信系统中能实现频率合成、频率跟踪等许多功能。 2.锁相环路的被控量是相位，被控对象是压控振荡器(VCO)。在反馈控制器中对振荡相位进行比较。利用误差量对VCO 的输出相位进行调整。 图10-4 自动相位控制方框图

223 3. VCO 输出电压的相位受u c 控制。而u c 是VCO 的输出电压的相位θV 与环路输入相位θR 经鉴相器产生的误差电压u e 经环路滤波器后得到的控制电压。 4．控制环路的输入量为θR ，输出量为θV 。 二、自动相位控制电路(锁相环路) (一)锁相环路的基本原理 1．鉴相器及其相位模型 (1)功能：比较输入信号相位和VCO 输出信号的相位，其输出电压与两信号的相位差成正比。 (2)实现电路：模拟乘法器 图10-5 等效鉴相器 (3)鉴相特性 鉴相器的输入信号分别为 u V (t )=U Vm cos ［ωo t +θV (t )］ u R (t )=U Rm sin ［ωR t +θR (t )］=U Rm sin ［ωo t +(ωR -ωo )t +θR (t )］=U Rm sin ［ωo t +θ1(t )］ 式中，θ1(t )=(ωR -ωo )t +θR (t )称为输入信号以相位ωo t 为参考的瞬时相位。 经相乘器，其输出电压 ()()M R V u K u t u t 为 K M u R (t )u V (t )=K M U Rm sin ［ωo t +θ1(t )］U Vm cos ［ωo t +θV (t )］ = 1 2K M U Rm U Vm sin ［2ωo t +θ1(t )+θV (t )］ +1 2 K M U Rm U Vm sin ［θ1(t )-θV (t )］ 式中，K M 为乘积系数，单位1/V 。由于环路有低通滤波，起作用的是低频分量，即 u d (t )= 1 2 K M U Rm U Vm sin ［θ1(t )-θV (t )］=K d sin θe (t ) 式中，K d =K M U Rm U Vm /2为鉴相器的最大输出电压。θe (t )=θ1(t )-θV (t )为鉴相器输入信号的瞬时相差。可见，乘法器作为鉴相器的鉴相特性是正弦特性。 (4)鉴相器的相位模型

锁相频率合成器

《高频电子线路》课程设计 设计题目：锁相频率合成器的组装及调试专业： 班级： 学生姓名： 学号： 起止日期： 指导教师： 2012年6月 9日

锁相频率合成器的安装及调试 王威 09通信工程 摘要：通过对晶体振荡器，参考分频器，鉴相器，环路滤波器，压控振荡器，分频器这些元器件进行组装构成锁相频率合成器，阐述了锁相频率合成器的工作原理，分析了锁相环的组装和工作过程，仔细设计了仿真电路图，通过对环路滤波器的重点设计，改善了环路的捕获性能，进一步抑制鉴相器输出电压中的载频分量和高频噪声，降低由VCO控制电压的不纯而引起的寄生输出以及其他各种杂散噪声，在试验中采用了集成锁相环路来简化电路的设计，最后对设计及实验结果进行了分析总结。 关键词：锁相环路；分频器；VCO；环路滤波；鉴相器 Abstract: based on the crystal oscillator, reference prescaler, the phase discrimination, loop filter, VCO, prescaler these components to assembly made phase-locked frequency synthesizer, expounds the phase-locked frequency synthesizer work principle, analyzes the phase locked loop assembly and work process, carefully designed the simulation diagram, through the loop of the filter key design, improve the loop of capture performance, further restrain phase discrimination of output voltage transmits the weight and high frequency noise, reduce the VCO control by the voltage of the not pure and is caused by the parasitic output and all kinds of other stray noise, used in the test in the integrated phase lock loop to simplify the circuit design, the design and the experimental results were analysed. Keywords: phase lock loop; Prescaler; VCO; The loop filtering; Phase discrimination is 1.设计要求: （1）测量频率合成输出频率范围。 （2）频率分辨率。 （3）测量频率合成器输出频率和分频比的关系。 （4）调测频率合成器的输出波形。

锁相环原理及应用

锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出

控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。

锁相环频率合成器

锁相频率合成器的设计 引言： 锁相频率合成器是基于锁相环路的同步原理，有一个高准确度、高稳定度的参考晶体振荡器，合成出许多离散频率。即将某一基准频率经过锁相环的作用产生需要的频率。 一． 设计任务和技术指标 1. 工作频率范围：300kHz —700kHz 2. 电源电压：Vcc=5V 3. 通过原理图确定电路，并画出电路图 4. 计算元件参数选取电路元件（R1，R2，C1及环路滤波器的配置） 5. 组装连接电路，并测试选取元件的正确性 6. 调试并测量电路相关参数（测量相关频率点，输出波形，频率转换时间t c ） 7. 总结并撰写实验报告 二． 设计方案 原理框图如下： 由上图可知，晶体振荡器的频率f i 经过M 固定分频后得步进参考频率f REF ，将f REF 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出U d 正比于两路输入信号的相位差，U d 经环路滤波得到一个平均电压U c ，U c 控制VCO 频率f 0的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或某一直流电平。锁定后的频率为f i /M=f 0/N=f REF 即f 0=(N/M)f i =Nf REF 。当预置分频数N 变化时，输出信号频率f 0随着发生变化。 三． 电路原理与设计 （一） 晶体振荡器的设计 用2.5M 晶体和非门组成2.5MHz 振荡器。如下图所示： （二） M 分频电路

分频器选用74LS163，M=100 （三）锁相环的设计 CD4046压控振荡电路图如下： 数字锁相环CD4046有两个鉴相器、一个VCO、一个源极跟随器（本实验未用）和一个齐纳二极管组成。鉴相器有两个共用的输入端PCA IN和PCB IN，输入端PCA IN既可以与大信号直接匹配，又可间接与小信号相接。

基于锁相环的频率合成器..

综合课程设计 频率合成器的设计与仿真

前言 现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求. 随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。 本次实验利用SystemView实现通信系统中锁相频率合成器的仿真，并对结果进行了分析。 一、频率合成器简介 频率合成是指以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出频率的准确度与稳定度与参考频率是一致的。用来产生这些频率的部件就成为频率合成器或频率综合器。频率合成器通过一个或多个标准频率产生大量的输出频率，它是通过对标准频率在频域进行加、减、乘、除来实现的，可以用混频、倍频和分频等电路来实现。其主要技术指标包括频率范围、频率间隔、准确度、频率稳定度、频率纯度以及体积、重量、功能和成本。 频率合成器的合成方法有直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频、分频、混频及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快(小于100ns)，但是体积大、功耗大，成本高，目前已基本不被采用。锁相频率合成器通过锁相环完成频率的加、减、乘、除运算，其结构是一种闭环系统。其主要优势在于结构简化、便于集成，且频率纯度高，目前广泛应用于各种电子系统。直接式频率合成器中所固有的那些缺点，在锁相频率合成器中大大减少。 本次实验设计的是锁相频率合成器。

全数字锁相环的VHDL设计【开题报告】

开题报告 专业：电子信息工程 全数字锁相环的VHDL设计 一、综述本课题国内外研究动态，说明选题的依据和意义 锁相技术是一种实现相位自动控制的方法，是专门研究相位的技术。利用锁相技术得到的锁相环PLL是一个闭环的相位自动控制系统，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制达到自动调节输出信号相位的目的。 锁相环的研究一直是学术界的一个研究重点，由于条件所限，国内对于锁相环的研究主要停留在理论方面，高性能锁相环的产品基本基本依赖进口。而在国外，锁相环技术则在不断发展，从最初采用分离器件到采用集成电路，从采用双极工艺到使用CMOS 工艺，从需要挂电阻和电容到锁相环完全集成在一块芯片上，并且作为嵌入式IP核应用在大的数字系统中。随着ASIC芯片电源电压下降，使得电源电压与核心薄氧化器件的阈值电压相比裕量有限从而使模拟电路设计，尤其是低噪声低电压锁相环的设计变得非常困难。因而，当前锁相环的设计关键集中在高速、低电压、低噪声方面。目前国外的锁相环产品大多采用3.3V电源电压的CMOS工艺，工作频率可从100MHz一直达到2.4GHz，输出噪声（周期到周期）在几十皮秒左右。 VHDL语言的英文全写是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。其是一种行为描述语言, 其编程结构类似于计算机中的C 语言, 在描述复杂逻辑设计时, 非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。基于VHDL 语言的数字锁相环设计，不仅简化了硬件的开发和制作过程，而且使硬件体积大大减小，并提高了系统的可靠性。该方法可以在不修改硬件电路的基础上，通过修改设计软件、更改移相范围就可满足不同用户的需要。因为VHDL 语言的功能强大，优点突出，因此VHDL 语言自从被定为IEEE 标准后，在各EDA 系统中迅速出现，成为十分流行的硬件描述工具。

实验十一 锁相频率合成器新

频率合成器实验十一锁相 一、实验目的 1．了解接收机一本振及发射机振荡源——锁相频率合成器原理。 2．了解锁相调频原理。 3．了解锁相频率合成器性能指标。 二、实验内容 1．测量发射机锁相频率合成器输出频率与计算值比较，熟悉锁相频率合成原理及输出频率及频道间隔的计算。 2．测量发射机锁相频率合成作为锁相调频器的调制频率特性，熟悉锁相调频原理。 3．观察锁相频合频道切换捕捉过程，了解环路捕捉过程机理。 三、基本原理 1．锁相频率合成器原理及电路 移动通信系统必须配置多个无线频道，允许多个用户同时通话，这样系统才能容纳大量用户。因而移动通信系统中的收发信机工作频率（对应于接收机一本振及发射机的主振频率）必须能在系统配置的多个频率间切换。这些众多频率点的产生通常用频率合成技术来实现。 当前应用最广的是锁相频率合成器（简称锁相频合或PLL频合），常用的单环锁相频合方框图见图11.1。 图11.1 常用的单环锁相频率合成器方框图 图中，PD为鉴相器；LF为环路滤波器；VCO为压控振荡器，其振荡频率fv受控制电压u c的控制而改变，一般有 f V=f0+K0·u c(11-1) 式中，f0为VCO的固有振荡频率，K0为压控灵敏度(单位Hz/V或rad／S·V)；÷N为程序分频器，其分频比由CPU程序设置可变；÷R为参考分频器，将稳定的晶体振荡器频率f R分频得到环路的参考频率f r（一般为5KHz、6.25KHz、12.5KHz或25KHz等）。环路锁定时，PD的两个输入信号相差为0或固定值，则频差为0，即 f r=f f=f v/N 故 f v=N·f r(11-2) 由式(11-2)可见，由CPU程序改变N的取值就改变了环路的输出频率，且所有频率都与晶振频率具有相同的准确度与稳定度。由式(11-2)还可见，频道间隔△f最小可以等于f r，其实际值由系统要求决定。一般模拟调频通信系统频道间隔△f =25KHz，若锁相频合的f r=5KHz，

锁相环CD4046设计频率合成器

通信专业课程设计——基于锁相环的频率合成器的设计 设 计 报 告 姓名：曾明 班级：通信工程2班 学号：2008550725 指导老师：粟建新

目录 一、设计和制作任务 (3) 二、主要技术指标 (3) 三、确定电路组成方案 (3) 四、设计方法 (4) （一）、振荡源的设计 (4) （二）、N分频的设计 (4) （三）、1KHZ标准信号源设计（即M分频的设计） (5) 五、锁相环参数设计 (6) 六、电路板制作 (7) 七、调试步骤 (8) 八、实验小结 (8) 九、心得体会 (9) 十、参考文献 (9) 附录：各芯片的管脚图 (10)

锁相环CD4046设计频率合成器 内容摘要： 频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。在通信、雷达、测控、仪器表等电子系统中有广泛的应用， 频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。 关键词：频率合成器CD4046 一、设计和制作任务 1．确定电路形式，画出电路图。 2．计算电路元件参数并选取元件。 3．组装焊接电路。 4．调试并测量电路性能。 5．写出课程设计报告书 二、主要技术指标 1．频率步进 1kHz 2．频率稳定度f ≤1KHz 3．电源电压 Vcc=5V 三、确定电路组成方案 原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。 晶体振荡器输出的信号频率f1， 经固定分频后（M分频）得到 基准频率f1’，输入锁相环的相 位比较器（PC）。锁相环的VCO

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

锁相环设计与MATLAB仿真

本科毕业设计论文 题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术 学生姓名何鹏 指导教师李立欣 毕业时间2010年6月

毕业 任务书 一、题目 《锁相环设计与MATLAB 仿真》 二、指导思想和目的要求 在了解锁相环的基本工作原理的基础上，熟悉其构成及数学模型，在对锁相环有了充分的要了解后，运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常，参数指标是否合格来判断是否达到了仿真要求。 三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。 四、进度和要求 第3~5 周：查阅和整理资料文献，确定研究模型和研究方向； 第6~8 周：分析模型，找出其中的缺陷； 第9~11 周： 提出更容易实现的结构，对该结构具体分析； 第11~13 周：整理资料进行论文撰写、装订并翻译英文文献； 第14~15 周： 论文评阅，答辩准备，答辩 五、主要参考书及参考资料 Floyd M ．Gardner,锁相环技术（第三版）姚剑清 译，人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用（第五版），李永明 等译，清华学出版社，2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计 论文

目录 中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1．1 锁相环的发展及国内外研究现状 (7) 1．2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)

基于数字式锁相环频率合成器的设计与实现

四川师范大学本科毕业设计 基于数字式锁相环频率合成器的设计与实现 学生姓名 院系名称 专业名称 班级级班 学号 指导教师 完成时间年月日

基于数字式锁相环频率合成器的设计与实现 电子信息工程专业 学生姓名指导老师 摘要随着通信信息技术的快速发展，信号产生的方式多种多样，然而数字式锁相环频率合成器在信号产生技术中扮演了越来越重要的作用，数字式锁相环频率合成器在频率频率稳定度和频谱纯度上，频率输出个数上有着巨大的优势，是其他器件所不能代替的！因此在军用和民用雷达领域，各种导航器以及通信领域广泛运用！ 基于此，本人设计了一个由晶体振荡器和分频器，锁相环路（鉴相器，低通滤波器，压控振荡器）组成的数字式锁相环频率合成器，晶体振荡器的作用是产生一个固定的频率，然后通过分频器得到一个基准频率，锁相环路对基准频率进行频率合成，到最后，合成后的频率经过放大器，使不同的频率的幅度稳定在一定的范围内，这样的话不会是信号不会随着输出频率的变化而减少！ 数字式锁相环频率合成器是开环系统的，频率转换时间很短，分辨率也较高，结构相对简单，成本也不高，输出的频率在稳定度和精准度上也有很大的优势。但是，由于毕业在即时间紧张，本人经验有些不足，希望老师和同学们帮助与指导。 关键词：锁相环频率合成晶体振荡器分频器锁相环路

The Design and Implementation of Digital Pll Frequency S ynthesizer Abstract With the rapid development of communication technology, signal way is varied, but in signal digital phase locked loop frequency synthesizer technology plays an increasingly important role, digital phase locked loop frequency synthesizer on the frequency stability and frequency spectrum purity, frequency output factor has a huge advantage, is cannot replace by other device! So in the field of military and civilian radar, navigator, and widely used communication field. Based on this, I designed a by the crystal oscillator and a frequency divider, phase locked loop (phase discriminator, low-pass filter, a voltage controlled oscillator) consisting of digital phase locked loop frequency synthesizer, the effect of crystal oscillator is a fixed frequency, then a reference frequency is obtained by frequency divider, phase locked loop frequency synthesis was carried out on the fundamental frequency, in the end, after the synthesis of frequency through the amplifier, the size of the different frequency stability in a certain range, so not the signals are not as the change of output frequency and less! Digital phase locked loop frequency synthesizer is the open loop system, frequency conversion time is short, the resolution is higher also, structure is relatively simple, the cost is not high, the output frequency of the in stability and precision also has a great advantage. However, due to the graduation of time is tight, I experience some shortage, hope the teacher and the students help and guidance. Key words: Phase-locked loop Frequency synthesis Crystal oscillator Divider Phase locked loop

信息与通信工程专业科技英语翻译15

XV. Phase Lock Loop 锁相环 锁相特性 锁相环包含三个组成部分（图15.1）： 1. 相位检测器（PD）。 2. 环路滤波器。 3. 压控振荡器（VCO），其频率由外部电压控制。 相位检测器将一个周期输入信号的相位与压控振荡器的相位进行比较。相位检测器的输出是它两个输入信号之间相位差的度量。差值电压由环路滤波后，再加到压控振荡器上。压控振荡器的控制电压使频率朝着减小输入信号与本振之间相位差的方向改变。 当锁相环处于锁定状态时，控制电压使压控振荡器的频率正好等于输入信号频率的平均值。对于输入信号的每一周期，振荡器输出也变化一周，且仅仅变化一周。锁相环的一个显而易见的应用是自动频率控制（AFC）。用这种方法可以获得完美的频率控制，而传统的自动频率控制技术不可避免地存在某些频率误差。 为了保持锁定环路所需的控制电压，通常要求相位检测器有一个非零的输出，所以环路是在有一些相位误差条件下工作的。不过实际上对于一个设计良好的环路这种误差很小。 一个稍微不同的解释可提供理解环路工作原理的更好说明。让我们假定输入信号的相位或频率上携带了信息，并且此信号不可避免地受到加性噪声地干扰。锁相接收机的作用是重建原信号而尽可能地去除噪声。 为了重建原始信号，接收机使用一个输出频率与预计信号频率非常接近的本机振荡器。本机振荡和输入信号的波形由相位检测器比较，其误差输出表示瞬时相位差。为了抑制噪声，误差在一定的时间间隔内被平均，将此平均值用于建立振荡器的频率。 如果原信号状态良好（频率稳定），本机振荡器只需要极少信息就能实现跟踪，此信息可通过长时间的平均得到，从而消除可能很强的噪声。环路输入是含噪声的信号，而压控振荡器输出却是一个纯净的输入信号（的复本）。所以，有理由认为环路是一种传输信号并抑制噪声的滤波器。 环路滤波器有两个重要的特性：其一是带宽可以非常窄，其二是滤波器能自动跟踪信号频率。自动跟踪和窄带的特点说明了锁相接收机的主要用途。窄带能够抑制大量的噪声，难怪锁相环路常用来恢复深深地淹没在噪声中的信号。 历史与应用 关于锁相的早期论述（思想）是Bellescize于1932年提出的，并在处理无线电信号同步接收中得到应用。20世纪20年代开始使用超外差接收机，但人们一直努力寻求更简单的接收技术。一种方法就是同步接收机或零差接收机。这种接收机本质上只是由一个本机振荡器，一个混频器和一个音频放大器组成。为了正常工作，必须调节振荡器使其输出频率与输入的信号载波频率完全一致，于是载波被变换成0Hz的“中频”。混频器输出含有解调出来的，由信号边带携带的信息。干扰与本地振荡器不同步，因此由干扰信号引起的混频器输出是一个拍音，可用音频滤波器加以抑制。 对于同步接收，本振的正确调谐至关重要，任何一点频率误差都将严重损坏信号。此外，本振

高速数字混合锁相环频率合成器毕业论文中英文资料对照外文翻译文献综述

中英译文翻译 英文：High Speed Digital Hybrid PLL Frequency Synthesizer 译文：高速数字混合锁相环频率合成器

To get the high-speed, it is necessary to prepare the precise synchronization of the complicated design. In 2001, H. G. Ryu proposed a simplified structure of the DDFS (direct digital frequency synthesizer)-driven PLL for the high switching speed [2]. However, there is a problem that the speed of the whole system is limited by PLL. Y. Fouzar proposed a PLL frequency synthesizer of dual loop configuration using frequency-to-voltage converter (FVC) [3]. It has a fast switching speed by the PD (phase detector), FVC using output signal of VCO and the proposed coarse tuning controller. However, H/W complexity is increased for the high switching speed. Also, it shows the fast switching characteristic only when the FVC works well. Another method is pre-tuning one which is called DH-PLL in this study [4]. It has very high speed switching property, but H/W complexity and power consumption are increased due to digital look-up table (DLT) which is usually implemented by the ROM including the transfer characteristic of VCO(voltage controlled oscillator). For this reason, this paper proposes a timing synchronization circuit for the rapid frequency synthesis and a very simple DLT replacement digital logic block instead of the complex ROM type DLT for high speed switching and low power consumption. Also, the requisite condition is solved in the proposed method. The fast switching operation at every the frequency synthesis process is verified by the computer circuit simulation. II.DH-PLL synthesizer As shown in Fig.1, the open-loop synthesizer is a direct frequency synthesis type that VCO 要得到高运行速度,事先做好复杂设计的精确同步是必要的。 2001年,H.G.Ryu提出了一种简化结构的直接数字频率合成器(DDFS)驱动的高转换速度锁相环【2】。 但是,有一个问题,整个系统的速度是受锁相环限制的。 Y.Fouzar提出了一种使用频率—电压转换器(FVC)具有双重回路结构的锁相环频率合成器【3】。 因为鉴相器(PD)， FVC利用了压控振荡器的输出信号和我们提出的粗调控制器，所以它具有快速切换速度。 但是,因为有高速系统转换速度使得H / W的复杂性增加了。 另外，结果表明只有FVC工作状态良好时系统才有较高切换速度。 另一种方法是做预先调整也就是本项研究中的DH-PLL 【4】。 它具有高速切换的特性，但是因为数字查找表(DLT)的原因，H / W复杂度和功耗明显增大了，因为DLT 经常被ROM执行，DLT中包含压控振荡器(VCO)的传输特性。 介于以上原因, 为得到较高切换速度和低功耗，本文提出了一种新的快速定时同步频率合成电路，用一个非常简单的DLT替代数字逻辑块，而不用复杂的ROM型(DLT)。 同时,在该方法中所需必要条件也解决了，频率合成过程的高切换速度在计算机电路仿真中已经得到验证了。 2.DH-PLL合成器 图1中所示的开环频率合成技术是一种直接频率合成方式，在频率控