集成电路复习资料

集成电路复习资料（大国际二班出品）

一、名词解释：

微电子学：微电子学（Microelectronics）是电子学的一门分支学科，主要

是研究电子或离子在固体材料中的运动规律及其应用，并利用它实现信号处理功能的学科。它以实现电路和系统的集成为目的的。

摩尔定律：摩尔定律是由英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）

提出来的。其内容为：当价格不变时，集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。

特征尺寸：在集成电路领域，特征尺寸是指半导体器件中的最小尺寸。在CMOS 工艺中，特征尺寸典型代表为“栅”的宽度，也即MOS器件的沟道长度。

N型半导体：也称为电子型半导体。N型半导体即自由电子浓度远大于空穴

浓度的杂质半导体。

IC（Integrated Circuit）：集成电路，缩写为IC；顾名思义，就是把一定数量的

常用电子元件，如电阻、电容、晶体管等，以及这些元件之间的连线，通过半导体工艺集成在一起的具有特定功能的电路。

BJT（Bipolar Junction Transistor—BJT）：双极结型晶体管的缩写，又常称为双载

子晶体管。它是通过一定的工艺将两个PN结结合在一起的器件，有PNP和NPN 两种组合结构。

MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）：金属

-氧化物半导体场效应晶体管，简称金氧半场效晶体管，是一种可以广泛使用在模拟电路与数字电路的场效晶体管。

CMOS（Complementary Metal Oxide Semiconductor）：互补金属氧化物半导体，

电压控制的一种放大器件。是组成CMOS数字集成电路的基本单元。

More than Moore：超越摩尔定律也称超摩尔，在无线通信等应用的拉动下，

微电子技术不仅按摩尔定律指引的按比例缩小方向发展，逐渐形成了“超摩尔定律”的发展趋势。特点一：采用非CMOS的等比例缩小方法，将集成电感、电容等占据大量PCB空间的无源元件集成在封装内，甚至芯片上，使电子系统进一步小型化，以达到提高性能的目的。特点二：按需要向电子系统集成“多样化”的非数字功能，形成具有感知、通信、处理、制动等功能的微系统。

More Moore：更摩尔，摩尔定律的进一步发展。

DRAM（Dynamic Random Access Memory）：动态随机存取存储器，最为常见的

系统内存。DRAM 只能将数据保持很短的时间。为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新（refresh）一次，如果存储单元没有被刷新，存储的信息就会丢失。（关机就会丢失数据）

SRAM（Static RAM）：静态随机存储器。它是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据.。

MPU：MPU有两种意思，微处理器和内存保护单元。（1）微处理器

(Microprocessor Unit)微机中的中央处理器（CPU）称为微处理器（MPU），是构成微机的核心部件，也可以说是微机的心脏。它起到控制整个微型计算机工作的作用，产生控制信号对相应的部件进行控制，并执行相应的操作。（2）内存保护单元(ARM体系方面）(MPU,Memory Protection Unit)，MPU中一个域就是一些属性值及其对应的一片内存。这些属性包括：起始地址、长度、读写权限以及缓存等。ARM940具有不同的域来控制指令内存和数据内存。内核可以定义8对区域，分别控制8个指令和数据内存区域。

SOI（Silicon-On-Insulator）：绝缘衬底上的硅，是在顶层硅和背衬底之间引入

了一层埋氧化层。

SOC（System on Chip）：简称Soc，也即片上系统。将微处理器、模拟IP核、

数字IP核和存储器(或片外存储控制接口)集成在单一芯片上,它通常是客户定制的,或是面向特定用途的标准产品。

ESD（Electro-Static discharge）：静电释放，ESD是20世纪中期以来形成的以研

究静电的产生、危害及静电防护等的学科。因此，国际上习惯将用于静电防护的器材统称为ESD，中文名称为静电阻抗器。

LOCOS（Local Oxidation of Silicon）：即“硅的局部氧化”技术。以氮化硅为掩

膜实现了硅的选择氧化，在这种工艺中，除了形成有源晶体管的区域以外，在其它所有重掺杂硅区上均生长一层厚的氧化层，称为隔离或场氧化层。

STI（shallow trench isolation）：浅沟道隔离，能实现高密度的隔离，适合于深亚

微米器件和DRAM等高密度存储电路。

EPROM（Erasable Programmable Read Only Memory）：可擦除可编程只读寄存器，一

种断电后仍能保留数据的计算机储存芯片——即非易失性的（非挥发性）。EPROM 只能用强紫外线照射来擦除。

E2PROM(Electrically Erasable Programmable Read-Only Memory)：带电可擦可编

程只读存储器--一种掉电后数据不丢失的存储芯片。可通过高于普通电压的作用来擦除和重编程（重写）。

VLSI(Very Large Scale Integration)：超大规模集成电路，指几毫米见方的硅片上

集成上万至百万晶体管、线宽在1微米以下的集成电路。

ULSI（Ultra Large Scale Integration）：甚大规模集成电路，超深亚微米级工艺的集

成电路。

ASIC（Application Specific Integrated Circuit）：专用集成电路，针对整机或系统的需要,专门为之设计制造的集成电路,。

FPGA（Field－Programmable Gate Array）：现场可编程门阵列，它是在PAL、GAL、

CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

MEMS（MEMS, Micro-Electro-Mechanical System）：微机电系统是指可批量制作

的，集微型机构、微型传感器、微型执行器以及信号处理和控制电路、直至接口、通信和电源等于一体的微型器件或系统。

1.世界上第一块晶体管是谁发明的？在哪一年发明的？

1947年12月，美国贝尔实验室的肖克利、巴丁和布拉顿组成的研究小组，研制出一种点接触型的锗晶体管。

2.世界上第一块集成电路是谁发明的？在哪一年发明的？

杰克·基尔比（Jack Kilby）在1958年发明了锗集成电路。

3.世界上第一块硅基集成电路是谁发明的？在哪一年发明的？

罗伯特·诺伊斯（Robert Noyce）在1959年发明了硅集成电路。

二、作图简答

1、N沟道MOSFET器件结构（会画、认识部件即可）

2、MOSFET的工作原理—导通过程(理解复述)

V GS > 0时, 在栅极下面的二氧化硅中将产生一个指向P 型衬底、且垂直衬底表面的电场。电场排斥空穴，吸引电子到半导体表面。

VGS 越大吸引到半导体表面的电子就越多，当VGS >VT 时，吸引到栅极附近P 型硅表面的电子积累形成N 型反型薄层。器件表面的导电类型从原来的P 型反型到现在的N 型，导电沟道形成。

继续增大V GS 可使形成的反型层增宽(N 型导电沟道)，将源区和漏区连接起来。V GS 越大,反型层越宽, 源漏间的导电能力越强。

将开始形成反型层所需的VGS 值称为开启电压VT ,也称为阈值电压。

开启电压VT 是增强型MOSFET 的重要参数，其大小主要取决于SiO2层的厚度以及衬底掺杂浓度。

饱和：V GS >V T 且V DS >V GS >V T 开启：V GS >V T

3、输入输出特性曲线图(画图、标注)

饱和：V GS >V T 且V DS >V GS >V T 开启：V GS >V T

4、CMOS反相器剖面图（会画、认识部件即可）

5、三种反相器电路图（能识别，能画）

CMOS反相器

电阻负载反相器

饱和负载反相器

6、直流电压传输特性曲线（会画图，划线公式记忆）

直流电压传输特性曲线

最大输入低电平噪声容限：it NLM V V = 最大输入高电平噪声容限：

it D D NH M V V V -=

reff

TN

TP DD TN it K V V V V V +-++

=1

饱和负载

电阻负载

7、CMOS与非门/或非门的构造方法（电路图、划线公式）

与非门（当A、B通输入时的电路图）

等效反相器 最大直流噪声容限要求：

22121N

N N N N Neff K K K K K K =

+?=

P

P P Peff K K K K 221=+=

Peff

Neff K K =

4

/==P N reff K K K

或非门

等效反相器 最大直流噪声容限要求：

22121P

P P P P Peff K

K K K K K =+?=

N

N N Neff K K K K 221=+=

Peff

Neff K K =

4/1/=P N K K

CMOS 反相器的优势（记忆）

（1）无比电路, 具有最大的逻辑摆幅

（2）在低电平状态不存在直流导通电流,静态功耗低 （3）直流噪声容限大

8、CMOS 与或非门/或与非门的构造方法（电路图记忆，输出表达式会写）

注：或与非门上面全是P 型，即上边A 、B 、C 、D 的G 极都有圈

9、复杂逻辑门设计方法

（1）等效导电因子的求法

并联：直接求和

1

)11(

-+++=NA NB NC ND Neff K K K K K

串联：取倒数之和的倒数

1

11])11([1---??????+++=PB PA PC PD Peff

K K K K K

（2）瞬态特性的分析

1.几个充电支路？

2.几个放电支路？

老子课都没上过，你让我分析这个……

10、类NMOS、PMOS电路

（1）直流电压传输特性曲线

类NMOS直流电压传输特性曲线

优点：n输入逻辑门需要(n +1)个MOS管，在实现复杂逻辑门时有利于减小面积。缺点：

1.是有比电路，达不到最大逻辑摆幅。

2.有较大的静态功耗。

3.类NMOS电路上升时间较长。

应用：适用于对面积要求严格而性能要求不高的情况。PMOS不考

11、大扇入情况下电路的解决方案

唯一考点：降低扇入系数有利于降低速度。

12、MOS传输门电路

传输门实现的典型逻辑电路（写出Y的表达式，五选一考原图）

Y=A+B

Y+

A

=

A

B

B

1D S SD Y +=（不确定，毕竟没上过课）

B

A K

B A K B A K AB K Y 0123+++=

=(真值表像是或非门的，不确定)

Y+

A

B

传输门逻辑的特点（记忆）：

1.传输门结构灵活，可以用较少的器件实现逻辑功能，可减少电路中MOS管数目，从而提高集成度，速度和降低功耗。

2.有些传输门电路达不到最大逻辑摆幅，驱动CMOS逻辑门时会产生直流导通电流，增加电路功耗。

3.传输门驱动能力弱，传输延迟随级联数目平方增加。

4.设计传输门必须避免输出不确定状态。

13、动态电路（记忆）

动态电路的特点

动态电路的优点：

减少了MOS管，有利于减小面积

减少了电容，有利于提高速度

时钟控制上拉下拉通路不同时导通，无比电路

动态电路的缺点：

靠电容存储电荷保持信息，影响电路可靠性

存在电荷分享、电路级联、电荷泄漏等问题

需要时钟信号控制，增加电路设计复杂性

三、设计题(PPT上原题，背下即可)

1、四选一多路器

要求掌握：

（1）最小晶体管

（2）最小扇入系数

的设计方法

2、时序逻辑电路设计（电路逻辑图会给，要求画时序图）

要求：根据所给逻辑电路画时序图

3、静态存储和动态存储（给电路图，完成以下）

要求：

（1）识别电路

（2）画真值表

PS:静态存储和动态存储

掌握概念：

静态存储靠存储节点稳定的高低电平保持信息，只要不断电可长期保持状态，可靠性高。

动态存储靠节点电容保持状态，保持时间短，可靠性差。

PS:本资料作者从未去上过课，如有错误，纯属应该。

鸣谢：科长大石

(完整版)集成电路工艺原理期末试题

电子科技大学成都学院二零一零至二零一一学年第二学期 集成电路工艺原理课程考试题A卷（120分钟）一张A4纸开卷教师：邓小川 一二三四五六七八九十总分评卷教师 1、名词解释：(7分) 答：Moore law：芯片上所集成的晶体管的数目，每隔18个月翻一番。 特征尺寸：集成电路中半导体器件能够加工的最小尺寸。 Fabless：IC 设计公司，只设计不生产。 SOI：绝缘体上硅。 RTA：快速热退火。 微电子：微型电子电路。 IDM：集成器件制造商。 Chipless：既不生产也不设计芯片，设计IP内核，授权给半导体公司使用。 LOCOS：局部氧化工艺。 STI：浅槽隔离工艺。 2、现在国际上批量生产IC所用的最小线宽大致是多少，是何家企业生产？请 举出三个以上在这种工艺中所采用的新技术（与亚微米工艺相比）？(7分) 答：国际上批量生产IC所用的最小线宽是Intel公司的32nm。 在这种工艺中所采用的新技术有：铜互联；Low-K材料；金属栅；High-K材料；应变硅技术。 3、集成电路制造工艺中，主要有哪两种隔离工艺？目前的主流深亚微米隔离工 艺是哪种器件隔离工艺，为什么？(7分) 答：集成电路制造工艺中，主要有局部氧化工艺－LOCOS；浅槽隔离技术－STI两种隔离工艺。 主流深亚微米隔离工艺是：STI。STI与LOCOS工艺相比，具有以下优点：更有效的器件隔离；显著减小器件表面积；超强的闩锁保护能力；对沟道无 侵蚀；与CMP兼容。 4、在集成电路制造工艺中，轻掺杂漏（LDD）注入工艺是如何减少结和沟道区间的电场，从而防止热载流子的产生？(7分) 答：如果没有LDD形成，在晶体管正常工作时会在结和沟道区之间形成高

《数字集成电路基础》试题C

《数字集成电路基础》试题C （考试时间：120分钟） 班级：姓名：学号：成绩： 一、填空题（共30分） 1.三极管有NPN和PNP两种类型，当它工作在放大状态时，发射结＿＿＿＿，集电 结＿＿＿＿＿＿；NPN型三极管的基区是＿＿＿＿＿＿型半导体，集电区和发射区是＿＿＿＿＿＿型半导体。 2.把高电压作为逻辑1，低电平作为逻辑0的赋值方法称作＿＿＿＿＿＿＿逻辑赋 值。一种电路若在正逻辑赋值时为与非门，则在负逻辑赋值时为＿＿＿＿＿＿＿＿。 3.四位二进制编码器有＿＿＿＿个输入端；＿＿＿＿个输出端。 4.将十进制数287转换成二进制数是＿＿＿＿＿＿＿＿；十六进制数是＿＿＿＿＿ ＿＿。 5.根据触发器功能的不同，可将触发器分成四种，分别是＿＿＿＿触发器、＿＿＿ ＿触发器、＿＿＿＿触发器和＿＿＿＿触发器。 3＝＿＿＿＿＿＿。 A.发射结和集电结均处于反向偏置 B.发射结正向偏置，集电结反向偏置 C.发射结和集电结均处于正向偏置 2.在下列三个逻辑函数表达式中，＿＿＿＿是最小项表达式。 A．B C ) A BC ,B ,A = + Y+ ( A B B ) A B ,A ( C B = B. C Y+ A

C. C AB ABC B C A C B A )D ,C ,B ,A (Y +++??= 3．用8421码表示的十进制数45，可以写成＿＿＿＿＿＿＿＿＿＿ A ．45 B. [101101]BCD C. [01000101]BCD D. [101101]2 4．采用OC 门主要解决了＿＿＿＿＿ A ．TTL 与非门不能相与的问题 B. TTL 与非门不能线与的问题 C. TTL 与非门不能相或的问题 5．已知某触发的特性表如下（A 、B 为触发器的输入）其输出信号的逻辑表达式为＿＿＿ A ． Q n+1 ＝A B. n n 1n Q A Q A Q +=+ C. n n 1n Q B Q A Q +=+ 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． BC A C B A C B B A Y 1+?++= 2． Y 2＝Σm （0，1，8，9，10，11） 3． Y 3见如下卡诺图

数字集成电路复习笔记

数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH

集成电路工艺复习

1.特征尺寸（C r i t i c a l D i m e n s i o n,C D）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.单晶硅生长：直拉法（CZ法）和区熔法（FZ法）。区熔法（FZ法）的特点使用掺杂好的多晶硅棒；优点是纯度高、含氧量低；缺点是硅片直径比直拉的小。 4.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 5.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋ H2O ＋O2 → SiO2+H2 ③水汽氧化：Si ＋ H2O → SiO2 ＋ H2 硅的氧化温度：750 ℃～1100℃ 6.硅热氧化过程的分为两个阶段： 第一阶段：反应速度决定氧化速度，主要因为氧分子、水分子充足，硅原子不足。 第二阶段：扩散速度决定氧化速度，主要因为氧分子、水分子不足，硅原子充足

数字集成电路设计笔记归纳资料.doc

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH GS V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子 迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<） ，c sat μξυυ==（c ξξ≥），出现饱和速度时的漏源电压DSAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。

模拟集成电路设计期末试卷

《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_ 较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来 表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输 出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制 沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容C in为__ C F（1－A）__。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，V GS=V TH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当V GS

集成电路工艺复习资料

1.特征尺寸（Critical Dimension,CD）的概念 特征尺寸是芯片上的最小物理尺寸，是衡量工艺难度的标志，代表集成电路的工艺水平。①在CMOS技术中，特征尺寸通常指MOS管的沟道长度，也指多晶硅栅的线宽。②在双极技术中，特征尺寸通常指接触孔的尺寸。 2.集成电路制造步骤： ①Wafer preparation(硅片准备) ②Wafer fabrication (硅片制造) ③Wafer test/sort (硅片测试和拣选) ④Assembly and packaging (装配和封装) ⑤Final test(终测) 3.不同晶向的硅片，它的化学、电学、和机械性质都不同，这会影响最终的器件性能。例如迁移率，界面态等。MOS集成电路通常用（100）晶面或<100>晶向；双极集成电路通常用（111）晶面或<111>晶向。 4.硅热氧化的概念、氧化的工艺目的、氧化方式及其化学反应式。 氧化的概念：硅热氧化是氧分子或水分子在高温下与硅发生化学反应，并在硅片表面生长氧化硅的过程。 氧化的工艺目的：在硅片上生长一层二氧化硅层以保护硅片表面、器件隔离、屏蔽掺杂、形成电介质层等。 氧化方式及其化学反应式：①干氧氧化：Si＋O2 →SiO2 ②湿氧氧化：Si ＋H2O ＋O2 →SiO2+H2 ③水汽氧化：Si ＋H2O →SiO2 ＋H2 硅的氧化温度：750 ℃～1100℃ 5.SiO2在集成电路中的用途 ①栅氧层：做MOS结构的电介质层（热生长） ②场氧层：限制带电载流子的场区隔离（热生长或沉积） ③保护层：保护器件以免划伤和离子沾污（热生长） ④注入阻挡层：局部离子注入掺杂时，阻挡注入掺杂（热生长） ⑤垫氧层：减小氮化硅与硅之间应力（热生长） ⑥注入缓冲层：减小离子注入损伤及沟道效应（热生长）

数字集成电路--电路、系统与设计(第二版)复习资料

第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。

模拟集成电路复习

1、 研究模拟集成电路的重要性：（1）首先，MOSFET 的特征尺寸越来越小，本征速度越来 越快；（2）SOC 芯片发展的需求。 2、 模拟设计困难的原因：（1）模拟设计涉及到在速度、功耗、增益、精度、电源电压等多 种因素间进行折衷，而数字电路只需在速度和功耗之间折衷；（2）模拟电路对噪声、串扰和其它干扰比数字电路要敏感得多；（3）器件的二级效应对模拟电路的影响比数字电路要严重得多；（4）高性能模拟电路的设计很少能自动完成，而许多数字电路都是自动综合和布局的。 3、 鲁棒性就是系统的健壮性。它是在异常和危险情况下系统生存的关键。所谓“鲁棒性”， 是指控制系统在一定的参数摄动下，维持某些性能的特性。 4、 版图设计过程：设计规则检查（DRC ）、电气规则检查（ERC ）、一致性校验（LVS ）、RC 分布参数提取 5、 MOS 管正常工作的基本条件是:所有衬源（B 、S ）、衬漏（B 、D ）pn 结必须反偏 6、 沟道为夹断条件： ?GD GS DS T DS GS TH H V =V -≤V V V -V ≥V 7、 （1）截止区：Id=0；Vgs

集成电路设计基础复习

1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：

数字集成电路必备考前复习总结

Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息

#《数字集成电路设计》复习提纲

《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5

集成电路工艺原理(期末复习资料)

第一章 1、何为集成电路：通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、 电容等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如Si、GaAs）上，封装在一个内，执行特定电路或系统功能。 关键尺寸：集成电路中半导体器件能够加工的最小尺寸。 2、它是衡量集成电路设计和制造水平的重要尺度，越小，芯片的集成度越高，速度越 快，性能越好 3、摩尔定律：、芯片上所集成的晶体管的数目，每隔18个月就翻一番。 4、High-K材料：高介电常数，取代SiO2作栅介质，降低漏电。 Low-K 材料：低介电常数，减少铜互连导线间的电容，提高信号速度 5、功能多样化的“More Than Moore”指的是用各种方法给最终用户提供附加价值，不 一定要缩小特征尺寸，如从系统组件级向3D集成或精确的封装级(SiP)或芯片级(SoC)转移。 6、IC企业的分类：通用电路生产厂；集成器件制造；Foundry厂；Fabless：IC 设计公 司；Chipless；Fablite 第二章：硅和硅片的制备 7、单晶硅结构：晶胞重复的单晶结构能够制作工艺和器件特性所要求的电学和机械性 能 8、CZ法生长单晶硅把熔化的半导体级硅液体变成有正确晶向并且被掺杂成n或p型 的固体硅锭； 9、直拉法目的：实现均匀掺杂和复制籽晶结构，得到合适的硅锭直径，限制杂质引入； 关键参数：拉伸速率和晶体旋转速度 10、CMOS （100）电阻率：10~50Ω?cm BJT（111）原因是什么？ 11、区熔法？纯度高，含氧低；晶圆直径小。 第三章集成电路制造工艺概况 12、亚微米CMOS IC 制造厂典型的硅片流程模型 第四章氧化；氧化物 12、热生长：在高温环境里，通过外部供给高纯氧气使之与硅衬底反应，得到一层热生长的SiO2 。 13、淀积：通过外部供给的氧气和硅源，使它们在腔体中方应，从而在硅片表面形成一层薄膜。 14、干氧：Si（固）＋O2（气）－> SiO2(固)：氧化速度慢，氧化层干燥、致密，均匀性、重复性好，与光刻胶的粘附性好. 水汽氧化：Si （固）＋H2O （水汽）－>SiO2（固）+ H2 （气）：氧化速度快，氧化层疏松，均匀性差，与光刻胶的粘附性差。 湿氧：氧气携带水汽，故既有Si与氧气反应，又有与水汽反应。氧化速度氧化质量介于以上两种方法之间。

《数字集成电路基础》试题D

《数字集成电路基础》试题D （考试时间：120分钟） 班级： 姓名： 学号： 成绩： 一、填空题（共30分） 1. 当PN 结外加正向电压时，PN 结中的多子＿＿＿＿＿＿形成较大的正向电流。 2. NPN 型晶体三极管工作在饱和状态时，其发射结和集电结的外加电压分别处于＿ ＿＿＿＿＿偏置和＿＿＿＿＿＿＿偏置。 3. 逻辑变量的异或表达式为：_____________________B A =⊕。 4. 二进制数A=1011010；B=10111，则A -B=＿＿＿＿＿＿＿。 5. 组合电路没有＿＿＿＿＿＿功能，因此，它是由＿＿＿＿＿＿组成。 6. 同步RS 触发器的特性方程为：Q n+1 =＿＿＿＿＿＿,其约束方程为：＿＿＿＿＿＿。 7. 将BCD 码翻译成十个对应输出信号的电路称为＿＿＿＿＿＿＿＿，它有＿＿＿个 输入端，＿＿＿＿输出端。 8. 下图所示电路中，Y 1 Y 3 ＝＿＿＿＿＿＿。 二、选择题(共 20分) 1. 四个触发器组成的环行计数器最多有＿＿＿＿个有效状态。 A.4 B. 6 C. 8 D. 16 2. 逻辑函数D C B A F +=，其对偶函数F * 为＿＿＿＿＿＿＿＿。 A ．( )()D C B A ++ B. ()()D C B A ++ C. ()()D C B A ++ 3. 用8421码表示的十进制数65，可以写成＿＿＿＿＿＿。 A ．65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 1 A B 3

4. 用卡诺图化简逻辑函数时，若每个方格群尽可能选大，则在化简后的最简表达式 中 。 A ．与项的个数少 B . 每个与项中含有的变量个数少 C . 化简结果具有唯一性 5. 已知某电路的真值表如下，该电路的逻辑表达式为 。 A ．C Y = B. A B C Y = C ．C AB Y += D ．C C B Y += 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． 证明等式:AB B A B A B A +?=+ 2． Y 2＝Σm （0，1，2，3，4，5，8，10，11，12） 3． Y 3＝ABC C AB C B A C B A +++? 四、分析设计题 (共 30分)

《模拟集成电路设计原理》期末考试

1 《模拟集成电路设计原理》期末考试 一．填空题（每空1分，共14分） 1、与其它类型的晶体管相比，MOS器件的尺寸很容易按____比例____缩小，CMOS电路被证明具有_较低__的制造成本。 2、放大应用时，通常使MOS管工作在_ 饱和_区，电流受栅源过驱动电压控制，我们定义_跨导_来表示电压转换电流的能力。 3、λ为沟长调制效应系数，对于较长的沟道，λ值____较小___（较大、较小）。 4、源跟随器主要应用是起到___电压缓冲器___的作用。 5、共源共栅放大器结构的一个重要特性就是_输出阻抗_很高，因此可以做成___恒定电流源_。 6、 6、由于_尾电流源输出阻抗为有限值_或_电路不完全对称_等因素，共模输入电平的变化会引起差动输出的改变。 7、理想情况下，_电流镜_结构可以精确地复制电流而不受工艺和温度的影响，实际应用中，为了抑制沟长调制效应带来的误差，可以进一步将其改进为__共源共栅电流镜__结构。 8、为方便求解，在一定条件下可用___极点—结点关联_法估算系统的极点频率。 9、与差动对结合使用的有源电流镜结构如下图所示，电路的输入电容Cin为__ CF（1－A） __。 10、λ为沟长调制效应系数，λ值与沟道长度成___反比__（正比、反比）。 二．名词解释（每题3分，共15分） 11、1、阱 解：在CMOS工艺中，PMOS管与NMOS管必须做在同一衬底上，其中某一类器件要做在一个“局部衬底”上，这块与衬底掺杂类型相反的“局部衬底”叫做阱。 2、亚阈值导电效应 解：实际上，VGS=VTH时，一个“弱”的反型层仍然存在，并有一些源漏电流，甚至当VGS

半导体集成电路工艺复习

第一次作业： 1，集成时代以什么来划分？列出每个时代的时间段及大致的集成规模。答： 类别时间 数字集成电路 模拟集成电路MOS IC 双极IC SSI 1960s前期 MSI 1960s~1970s 100～500 30～100 LSI 1970s 500～2000 100～300 VLSI 1970s后期~1980s后期>2000 >300 ULSI 1980s后期~1990s后期 GSI 1990s后期~20世纪初 SoC 20世纪以后 2，什么是芯片的集成度？它最主要受什么因素的影响？ 答：集成度：单个芯片上集成的元件（管子）数。受芯片的关键尺寸的影响。 3，说明硅片与芯片的主要区别。 答：硅片是指由单晶生长，滚圆，切片及抛光等工序制成的硅圆薄片，是制造芯片的原料，用来提供加工芯片的基础材料；芯片是指在衬底上经多个工艺步骤加工出来的，最终具有永久可是图形并具有一定功能的单个集成电路硅片。 4，列出集成电路制造的五个主要步骤，并简要描述每一个步骤的主要功能。 答：晶圆(硅片)制备(Wafer Preparation)； 硅(芯）片制造(Wafer Fabrication)：在硅片上生产出永久刻蚀在硅片上的一整套集成电路。硅片测试/拣选(Die T est/Sort)：单个芯片的探测和电学测试，选择出可用的芯片。 装配与封装(Assembly and Packaging)：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 成品测试与分析（或终测）(Final T est)：对封装后的芯片进行测试，以确定是否满足电学和特性参数要求。 5，说明封装的主要作用。对封装的主要要求是什么。 答：封装的作用：提供信号及电源线进出硅芯片的界面；为芯片提供机械支持，并可散去由电路产生的热能；保护芯片免受如潮湿等外界环境条件的影响。 主要要求：电气要求：引线应当具有低的电阻、电容和电感。机械特性和热特性：散热率应当越高越好;机械特性是指机械可靠性和长期可靠性。低成本：成本是必须要考虑的比较重要的因素之一。 6，什么是芯片的关键尺寸？这种尺寸为何重要？自半导体制造业开始以来，芯片的关键尺寸是如何变化的？他对芯片上其他特征尺寸的影响是什么？ 答：芯片上器件的物理尺寸被称为特征尺寸；芯片上的最小的特征尺寸被称为关键尺寸，且被作为定义制造工艺水平的标准。 为何重要：他代表了工艺上能加工的最小尺寸，决定了芯片上的其他特征尺寸，从而决定了芯片的面积和芯片的集成度，并对芯片的性能有决定性的影响，故被定义为制造工艺水平的标准。