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【最新版】基于FPGA的电子琴设计30831554毕业论文

泉州师范学院

毕业论文(设计)

题目基于FPGA的电子琴设计

物理与信息工程学院电子信息科学与技术专业 2007 级学生姓名吴丽萍学号

指导教师曾永西职称讲师

完成日期 2011年3月30日

教务处制

基于FPGA的电子琴设计

泉州师范学院电子信息科学与技术专业吴丽萍

指导教师曾永西讲师

【摘要】介绍了基于FPGA的电子琴的工作原理和设计过程。用Altera公司的EP2C8Q208C8N芯片为核心器件,通过运用硬件编程语言VHDL描述,在Quartus II平台上,实现了电子琴的手动弹奏和自动演奏功能。本系统主要由音频发生模块,键盘控制模块和存储器模块组成。选择手动弹奏模式按键时,按下音符键后就会选通相应的频率输出;选择自动演奏模式按键时,储存器会将编写好的音乐信息依次取出,去选通各个对应的频率输出,实现自动演奏。音频发生器由分频器来实现,可产生16个频率,这些频率经放大后驱动喇叭,从而发出声音。

【关键词】FPGA;Quartus II;VHDL;电子琴; 音符

目录

第1章引言 ................................................................................................................................... .3

1.1课题分析 (3)

1.2 VHDL语言和QUARTUS II环境简介 (3)

1.2.1 VHDL简介 (3)

1.2.2 Quartus II简介 (3)

第2章方案选择及原理分析 (4)

2.1 方案比较 (4)

2.2 电子琴设计原理 (4)

2.2.1 分频模块设计方法 (5)

2.2.2按键模块设计方法 (6)

2.2.3顶层模块设计方法 (6)

2.3系统设计的主要组成部分 (6)

第3章硬件设计 (6)

3.1现场可编程门阵列FPGA简介 (6)

3.2按键模块及其功能 (7)

3.3显示电路模块及功能 (7)

第4章软件设计 (7)

4.1系统的流程 (7)

4.2设计模块 (7)

4.2.1自动演奏模块 (9)

4.2.2音阶发生器模块 (9)

4.2.3数控分频模块 (10)

第5章软硬件的系统测试 (10)

结论 (10)

参考文献 (11)

致谢 (11)

附录I歌谱 (12)

附录Ⅱ电路图 ............................................................................................................................. (14)

附录III程序 .............................................................................................................................. ..14

第一章引言

电子琴作为音乐与科技的产物,在电子化和信息化的时代,为音乐的大众化做出了很大的贡献,歌曲的制作大多数都要由电子琴来完成,然后通过媒介流传开来,电视剧和电影的插曲、电视节目音效、甚至你的手机铃声,都很可能包含电子琴的身影。

1.1课题分析

随着电子技术的高速发展,由于FPGACPLD具有高速、高可靠性、串并行工作方式等突出优点,所以在电子设计中受到广泛的应用,并且它代表着未来EDA设计的方向。FPGACPLD的设计采用了高级语言,例如VHDL语言,AHDL语言。从而进一步打破了软硬件之间的界限,加速了产品的开发过程,缩短了设计周期。所以采用FPGACPLD取代传统的标准集成电路、接口电路已经成为电子技术发展的必然趋势。

EDA(电子设计自动化) 代表了当今电子设计技术的最新发展方向,它的基本特征是:设计人员按照“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键电路用一片或几片集成电路(FPGACPLD) 实现。

电子琴是数字电路中的一个典型应用。在实际的硬件设计中用到的器件非常多,连线比较复杂,同时会产生比较大的延时,从而造成测量误差较大,可靠性不好。以EDA工具作为开发手段,运用VHDL硬件描述语言将使整个系统大大简化,提高了电子琴整体的性能和可靠性。

1.2 VHDL语言和QUARTUS II环境简介

1.2.1 VHDL语言简介

VHDL是超高速集成电路硬件描述语言,是一种用于电路设计的高级语言。它出现于80年代后期,最初是由美国国防部开发出来的,是为了供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。VHDL主要是应用在数字电路的设计中。目前,它在中国的应用多数是用在FPGACPLDEPLD的设计中,同时也被一些实力较为雄厚的单位用来设计ASIC。

VHDL具有多层次描述系统硬件功能的能力,支持自顶向下和基于库的设计特点。其开发流程:在顶层用方框图或硬件语言对电路的行为进行描述后,进行系统仿真验证和纠错。再用逻辑综合优化工具生成具体的门级逻辑电路的网表。然后通过适配器将网表文件配置于指定的目标器件,产生最终下载文件或配置文件。最后把适配后生成的下载或配置文件通过编程器或编程电缆下载到具体的FPGACPLD器件中去,以便进行硬件调试和验证,而实现可编程的专用集成电路ASIC的设计。

VHDL主要用于描述数字系统的结构,行为,功能和接口。除了含有许多具有硬件特征的语句外,VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL系统设计与其他硬件描述语言相比,VHDL具有更强的行为描述能力,从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构,从逻辑行为上描述和设计大规模电子系统的重要保证。[1]

1.2.2 Quartus II简介

Quartus II 是Altera公司的综合性PLD开发软件,支持原理图、VHDL、VerilogHDL 以及AHDL(Altera Hardware Description Language)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整CPLD设计流程。

Quartus II支持Altera的IP核,包含了LPMMegaFunction宏功能模块库,使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度。Maxplus II 作为Altera 的上一代PLD设计软件,由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持,Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer 的设计辅助工具,集成了SOPC和HardCopy设计流程,并且继承了Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口,越来越受到数字系统设计者的欢迎。[2]

第2章方案选择及原理分析

2.1 方案比较

方案一:采用数字逻辑电路制作,用IC拼凑焊接实现。其特点是直接用现成的IC组合而成,简单方便,但本系统需用到许多分频器,这就使得需要用到相当多的IC,从而造成了体积过于庞大,而且连线也会比较复杂。

方案二:采用单片机实现,通过软件编程,仿真后将程序用编程器写入到单片机芯片

上,该方案成本低,稳定度也比较好,但外围电路多,特别是播放音乐时需要用到大容量的外部存储器,这样就增加了编程难度,调试不够直观,也不够灵活方便。

方案三:采用可编程逻辑器件(FPGA)制作,将所有器件集成在一块芯片上,大大减小了电子琴的体积,用VHDL编程实现时更加方便,而且易于进行功能扩展,并可调试仿真,制作时间大大缩短,因此选用了方案三进行设计。

2.2 电子琴设计原理

乐曲都是由一连串的音符组成,按照乐曲的乐谱依次输出这些音符所对应的频率,就可以在扬声器上连续地发出各个音符的音调。为了准确地演奏出一首乐曲,仅仅让扬声器能够发出声音是远远不够的,还必须准确地控制乐曲的节奏,即每个音符的持续时间。由此可见,乐曲中每个音符的发音频率以及音符持续的时间是乐曲能够连续演奏的两个关键因素。

乐曲的12平均率规定:每2个八度音之间的频率要相差1倍,比如简谱中的中音2与高音2。在2个八度音之间,又可分为12个半音。另外,音符A(简谱中的低音5)的频率为392Hz,音符E到F之间、B到C之间为半音,其余为全音。由此可以计算出简谱中从低音l至高音1之间每个音符的频率。简谱音名与频率对应关系如图2-1所示:

音名频率Hz音名频率Hz音名频率Hz

低音1262 中音1523 高音11047

低音2296 中音2587 高音21175

低音3330 中音3659 高音31319

低音4350 中音4698 高音41397

低音5392 中音5784 高音51568

低音6440 中音6880 高音61760

低音7494 中音7988 高音71976

表2-1 简谱音名与频率的对应关系

产生各音符所需的频率使用一分频器来实现,由于各音符对应的频率多为非整数,而分频系数又不能为小数,所以必须将计算得到的分频数四舍五入取整数。若分频器时钟频率过低,则由于分频系数过小,四舍五入取整数后的误差较大;若时钟频率过高,虽然误差变小,但分频数将会变大。在实际的设计中应综合考虑这两方面的因素,在尽量减小频率误差的前提下取合适的时钟频率。实际上,只要各个音符间的相对频率关系不变,演奏出的乐曲听起来都不会走调。

设计的音乐电子琴选取12MHZ的系统时钟频率。在数控分频器模块,首先对时钟频率进行12分频,得到1MHZ的输入频率,然后再次分频得到各音符的频率。由于数控分频器输出的波形是脉宽极窄的脉冲波,为了更好的驱动扬声器发声,在到达扬声器之前需要均衡占空比,从而生成各音符对应频率的对称方波输出。这个过程实际上进行了一次二分频,频率变为原来的二分之一即0.5MHZ。

因此,分频系数的计算可以按照下面的方法进行。以中音1为例,对应的频率值为523Hz,它的分频系数应该为:

至于其他音符,可由上式求出对应的分频系数,这样利用程序可以很轻松地得到相应的乐声。各音名对应的分频系数如图2-2所示:

音名频率Hz 分频系数音名频率Hz 分频系数

中音1 523 956 高音1 1047 478

中音2 578 865 高音2 1175 425

中音3 659 759 高音3 1319 379

中音4 698 716 高音4 1397 358

中音5 784 668 高音5 1586 315

中音6 880 568 高音6 1760 284

中音7988 506 高音71976 253

低音5392 1276 低音6440 1136

表2-2 各音名对应的分频系数

音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。因此,要控制音符的音长,就必须知道乐曲的速度和每个音符所对应的节拍数。如果将全音符的持续时间设为1s的话,那么一拍所应该持续的时间为0.25秒,则只需要提供一个4HZ的时钟频率即可产生四分音符的时长。

至于音长的控制,在自动演奏模块,每个乐曲的音符是按地址存放的,播放乐曲时按4HZ的时钟频率依次读取简谱,每个音符持续时间为0.25秒。如果乐谱中某个音符为三拍音长,那又该如何控制呢?其实只要在3个连续地址存放该音符,这时就会发三个0.25秒的音长,即持续了三拍的时间,通过这样一个简单的操作就可以控制音长了。[3]

2.2.1分频模块设计方法

方法一:使用加法计数器。在计数器值小于分频系数值时,保持分频的时钟信号不变,当计数器加到分频系数值时,令分频时钟信号发生跳变,同时将零设为此时的计数器值,这样分频时钟信号就会再次发生跳变。但是这种占空比不等于50%的信号是无法驱动实验板上的扬声器发声的。

方法二:使用减法计数器,计数器的数值由分频系数值向下递减,在减为零时跳变并重新赋值,原理与第一种类似。

方法三:先对时钟脉冲进行分频得到1MHZ的脉冲,然后按照输入的分频系数对1MHZ的再次分频,得到所需的音符频率,最后在音调输出时再进行二分频,将脉冲展开能够直接得到占空比为50%的分频信号,将脉冲展宽,使扬声器有足够发生功率。在思索一番后,最终确定了这一个方案,相比较与以上两种实现方法,这种方法的好处在于能够直接得到占空比为50%的分频信号。

2.2.2按键模块设计方法

按键模块在这个系统中的作用是每按下实验板上的一个键,该模块要相应的输出一个分频系数,用程序将该分频系数送到分频模块后将会产生一个特定频率的信号,传送到实验板上的扬声器里,并发出不同频率的声音即音符。由于每输入一个信号,就产生一个特定的输出信号,且每种情况均能罗列,再加上情况总数(电子琴音调个数)不是很大,故我们使case语句来实现。

2.2.3 顶层模块设计方法

顶层模块的设计就是要设计一个顶层模块将各模块进行例化连接,再组成一个协同发挥功能的的整体。我们注意到,分频模块需要一个分频系数,而键入模块将会产生一个分频系数,因此分频系数在整个系统中将既不输入也不输出,在例化时,我们使用一个信号与之相连,这样它就能在模块间传递。

2.3系统设计的主要组成部分

本设计采用VHDL语言编程设计实现,音频发生部分、键输入部分和数码显示部分以

外,其余全部在一片FPGA芯片上实现。其系统结构如下图2.3所示:

图2-3音乐电子琴的系统设计框图

硬件系统主要由FPGA模块,显示模块,按键模块以及扬声器电路组成。系统结构精简、可靠,而且灵活性高。

第3章硬件设计

3.1 Cyclone II芯片简介

在Cyclone I器件系列非常成功的基础上,Altera公司的Cyclone II系列扩大了FPGA 的密度,最多可以达到68416个逻辑单元,并且还提供了622个可用的输入输出引脚和1.1M 比特的嵌入式寄存器。Cyclone II器件的制造基于300mm晶圆,采用台积电90nm、低K 值电介质工艺,这种工艺技术采用了低绝缘体过程,确保了快速性、有效性和低成本。Cyclone II器件通过使硅片的面积最小化,所以可以在单芯片上支持复杂的数字系统,而且在成本上还可以和ASIC进行竞争。Altera 最新一代低价位的FPGA——cyclone II FPGA 系列,和同类90nmFPGA器件相比,它提高了百分之六十的性能和降低了一半的功耗。它的低成本和优化特征使Cyclone II 系列为各种各样的汽车、消费、通讯、视频处理、测试以及测量、和其他最终市场提供了理想的解决方案。

Cyclone II设备系列拥有以下的特点:

●4608到68416 LEs 的高密度的结构;

●嵌入式乘法器;

●先进的IO口支持;

●灵活的时钟管理电路;

●设备的配置;[4]

3.2按键模块及其功能

独立式键盘输入电路的VHDL程序设计主要包括:键盘去抖电路、输入信息译码电路和LED显示被按下等电路组成,其中重点为输入信息译码电路的设计。如图所示独立式键盘电路接口信息为独立的译码电路,译码时只对单键输入进行,该系统中用到了16个独立键。如图3-1所示是独立式键盘电路图:

图3-1 独立式键盘电路图

3.3显示电路模块功能

显示模块主要是由1块74LS48译码芯片和1个共阴极七段LED显示器及1个发光二极管组成,由七段LED显示测量的频率值,发光二极管显示高音的音符。74LS48是输出

高电平有效的中规模集成BCD七段显示译码驱动器,74LS48的输入端是四位二进制信号(8421BCD码),a、b、c、d、e、f、g是七段译码器的输出驱动信号,高电平有效。可直接驱动共阴极七段数码管,使能端全部悬空。74LS48简图3-2:

图3-2 74LS48简图

第4章软件设计

4.1系统的流程

本设计采用Altera公司的EDA软件系统EP2C8Q208C8来完成。采用自顶向下的设计方法。图4-1为其软件流程图:

4-1 系统的流程图

软件设计采用结构化程序设计方法,功能模块各自独立,实际上在设计中将键盘输入和乐曲存储放在了一个自动演奏模块中,软件设计的核心部分是数控分频器,键盘输入和乐曲储存都是提供给它相应的分频比。对输入的基准时钟进行多次分频,最终输出的就是想得到的音阶的频率。

4.2 设计模块

本系统主要由三个功能模块组成:music.vhd、tone.vhd和speaker.vhd。系统顶层设计原理图如图4-2所示,该系统有4个输入,3个输出端口。其原理图如4-2:

图4-2 音乐电子琴的系统框图

4.2.1自动演奏模块

自动演奏模块的作用是产生8位发声控制输入index,based on FPGA

Institute of Physics and Information Engineering

Electronic Information Science and Technology

LiPingWu Lecturer YongXi Zeng

Abstract:This paper introduces keyboards on FPGA working principle and design process. Altera company with EP2C8Q208C8N chips for the core device, by using Quartus II described VHDL, realized the keyboards on the platform of the manual play and automatic play function. Design main , press notes key will choose the proper frequency output; Select the auto play mode button, storage containers will be writing good music information in general to choose and removed every corresponding frequency output, the realization of automatic instrument. Audio generator frequency device to achieve by points, can produce 16 frequency, these frequencies after enlargement drive , can sound.

Keywords: FPGA; Quartus II; VHDL; Keyboard; Notes

附录:

1.简谱

2.电路图

3.程序

存储模块:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY MUSIC IS

PORT ( CLK :IN STD_LOGIC;

HANDTOAUTO : IN STD_LOGIC;

TONEKEY :IN STD_LOGIC_VECTOR(15 DOWNTO 0);

SEL : IN STD_LOGIC_VECTOR(1 DOWNTO 0);

TONE_KEY_0 : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)); END MUSIC;

ARCHITECTURE BEHA VIORAL OF MUSIC IS COMPONENT LAOHU

PORT ( CLK :IN STD_LOGIC;

AUTO: IN STD_LOGIC;

TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0);

TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));

END COMPONENT;

COMPONENT ABC

PORT ( CLK :IN STD_LOGIC;

AUTO: IN STD_LOGIC;

TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0);

TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));

END COMPONENT;

COMPONENT mama

PORT ( CLK :IN STD_LOGIC;

AUTO: IN STD_LOGIC;

TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0);

TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));

END COMPONENT;

COMPONENT lianzhu

PORT ( CLK :IN STD_LOGIC;

AUTO: IN STD_LOGIC;

TONE_KEY2:IN STD_LOGIC_VECTOR(15 DOWNTO 0);

TONE_KEY_0: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));

END COMPONENT;

COMPONENT MUX21

PORT ( a,b,c,d :IN STD_LOGIC_VECTOR(15 DOWNTO 0);

S: IN STD_LOGIC_VECTOR(1 DOWNTO 0);

Y: OUT STD_LOGIC_VECTOR(15 DOWNTO 0) );

END COMPONENT;

SIGNAL S1,S2,S3,S4:STD_LOGIC_VECTOR(15 DOWNTO 0);

BEGIN

U0:LAOHU PORT MAP(CLK=>CLK, TONE_KEY2=> TONEKEY, TONE_KEY_0=>S1,AUTO=>HANDTOAUTO);

U1:ABC PORT MAP(CLK=>CLK, TONE_KEY2=> TONEKEY, TONE_KEY_0=>S2,AUTO=>HANDTOAUTO);

U2:mama PORT MAP(CLK=>CLK, TONE_KEY2=> TONEKEY, TONE_KEY_0=>S3,AUTO=>HANDTOAUTO);

U3:lianzhu PORT MAP(CLK=>CLK, TONE_KEY2=> TONEKEY, TONE_KEY_0=>S4,AUTO=>HANDTOAUTO);

U4:MUX21 PORT MAP(a=>S1, b=> S2,c=>S3,d=>S4, S=>SEL, Y=>TONE_KEY_0);

END BEHAVIORAL;

按键模块:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY TONE IS

PORT ( INDEX : IN STD_LOGIC_VECTOR(15 DOWNTO 0); --音符输入信号

TUNE_SEG : out integer range 0 to 15; --音符显示信号

HIGH : OUT STD_LOGIC; --高低音显示信号

TONE0 : OUT INTEGER RANGE 0 TO 2047); --音符的分频系数

END TONE;

ARCHITECTURE BEHA VIORAL OF TONE IS

BEGIN

SEARCH :PROCESS(INDEX) --此进程完成音符到音符的分频系数译码,音符的显示,高低音阶

BEGIN

CASE INDEX IS

WHEN "0000" => TONE0<=2047; TUNE_SEG<=0;HIGH<='1'; --休止

WHEN "0001" => TONE0<=773; TUNE_SEG<=1;HIGH<='1';

WHEN "0010" => TONE0<=912; TUNE_SEG<=2;HIGH<='1';

WHEN "0100" => TONE0<=1036; TUNE_SEG<=3;HIGH<='1';

WHEN "1000" => TONE0<=1116; TUNE_SEG<=4;HIGH<='1';

WHEN "0000" => TONE0<=1197; TUNE_SEG<=5;HIGH<='1';

WHEN "0000" => TONE0<=1290; TUNE_SEG<=6;HIGH<='1';

WHEN "0000" => TONE0<=1372; TUNE_SEG<=7;HIGH<='1';

WHEN "0000" => TONE0<=347; TUNE_SEG<=5;HIGH<='1';--di 5

WHEN "0000" => TONE0<=1410; TUNE_SEG<=1;HIGH<='0';--gao yin 1 WHEN "0000" => TONE0<=1480; TUNE_SEG<=2;HIGH<='0';--gao yin 2 WHEN "0000" => TONE0<=1542; TUNE_SEG<=3;HIGH<='0';--gao yin 3 WHEN "0000" => TONE0<=1582; TUNE_SEG<=4;HIGH<='0';--gao yin 4 WHEN "0000" => TONE0<=1662; TUNE_SEG<=5;HIGH<='0';--gao yin 5 WHEN "0000" => TONE0<=1668; TUNE_SEG<=6;HIGH<='0';--gao yin 6 WHEN "0000" => TONE0<=1710; TUNE_SEG<=7;HIGH<='0';--gao yin 7 WHEN "0000" => TONE0<=533; TUNE_SEG<=6;HIGH<='0';--di 6

WHEN OTHERS => TONE0<=2047; TUNE_SEG<=0;HIGH<='0'; END CASE;

END PROCESS;

END BEHAVIORAL;

音频模块:

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY SPEAKER IS

PORT ( CLK1 : IN STD_LOGIC; --系统时钟12MHZ TONE1 : IN INTEGER RANGE 0 TO 2047; --音符分频系数

SPKS : OUT STD_LOGIC); --驱动扬声器的音频信号END SPEAKER;

ARCHITECTURE BEHA VIORAL OF SPEAKER IS

SIGNAL PRECLK, FULLSPKS:STD_LOGIC;

BEGIN

P1:PROCESS(CLK1) --此进程对系统时钟进行12分频

V ARIABLE COUNT: INTEGER RANGE 0 TO 15;

BEGIN

PRECLK<='0';

IF COUNT>11 THEN

PRECLK<='1'; COUNT:=0;

ELSIF CLK1'EVENT AND CLK1='1' THEN COUNT:=COUNT+1;

END IF;

END PROCESS P1;

P2:PROCESS(PRECLK,TONE1) --对0.75MHZ的脉冲再次分频,得到所需要的音符频率V ARIABLE COUNT11:INTEGER RANGE 0 TO 2047;

BEGIN

IF PRECLK'EVENT AND PRECLK='1' THEN

IF COUNT11=2047 THEN COUNT11:=TONE1 ; FULLSPKS<='1';

ELSE COUNT11:=COUNT11+1; FULLSPKS<='0';

END IF;

END IF;

END PROCESS P2;

P3:PROCESS(FULLSPKS) --此进程对FULLSPKS进行2分频

V ARIABLE COUNT2: STD_LOGIC:='0';

BEGIN

IF FULLSPKS'EVENT AND FULLSPKS='1' THEN COUNT2:=NOT COUNT2;

IF COUNT2='1' THEN SPKS<='1';

ELSE SPKS<='0';

END IF;

END IF;

IF TONE1=2047 THEN COUNT2:='1';

END IF;

END PROCESS P3;

END BEHAVIORAL;

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